JP4114946B2 - データ処理装置 - Google Patents
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Description
図1には本発明の一例に係るデータプロセッサのブロック図が例示される。同図に示されるデータプロセッサ1は、例えばCMOS集積回路製造技術により単結晶シリコンのような1個の半導体基板(半導体チップ)に形成されている。
図3には所定のレジスタセットに対する退避・復帰用の制御レジスタの一例が示される。割り込みコントローラ4にはバンクコントロールレジスタIBCR、バンク番号レジスタIBNRが設けられる。バンクコントロールレジスタIBCRは割り込み優先レベル或は割込要因(割り込み要求)に対して、レジスタバンクRBK0〜RBKi使用の許可/禁止を設定するレジスタである。ここでは、割り込み優先レベルが1〜15とされ、レベルが大きいほど割り込み優先度が高いとされ、0はマスクされる。さらに、その夫々に対して、レジスタバンク使用の許可/禁止を設定するE1〜E15がビット1〜ビット15に割当てられる。“0”は使用禁止、“1”は使用許可を意味する。ビット0は予約ビットとされる。
前記レジスタバンクRBK0〜RBKiの動作形態はFILO(ファーストイン・ラストアウト)動作、即ち先入れ・後出し動作される。レジスタバンクRBK0〜RBKiのFILO動作にはシステムコントローラ26及び命令デコーダ21の制御が介在される。前記バンク番号BNはシステムコントローラ26に与えられる。システムコントローラ26は割り込みコントローラ4から割込み信号IRQが与えられ、命令デコーダ21から所定の命令デコード信号が与えられる。その他に図示を省略するモード信号などが与えられる。システムコントローラ26は命令実行のフロー制御、動作モード制御、バンクメモリ3のアクセス制御等を行なうロジック回路とされる。
図5には割り込み発生時のCPU例外処理と並行してレジスタ退避処理が可能にされる様子が例示される。前記所定のレジスタセットの各レジスタは例えば32ビットとされる。このとき、レジスタバンク操作用の前記専用バス17は、例えば4個のレジスタを並列に入出力可能な128ビットとされる。専用バス17をそのようにワイドバス幅とすれば、複数レジスタを同時に転送可能となり、転送効率が上がる。レジスタバンク操作用のバス17はそれに専用化されるから、CPU2は他の処理と並行してレジスタセットに対する退避・復帰処理を行うことができる。割り込み発生時のCPU例外処理と並行してレジスタ退避処理を行い、見かけ上レジスタ退避によるオーバヘッドをゼロ若しくは大幅に低減することも可能である。図5では、レジスタセットの退避は、割り込み受付によって自動的に開始されるから、割り込みサービスルーチンの先頭命令が割り込みベクタに従ってフェッチされる前に開始され、割り込み応答性能は更に向上する。
次にレジスタバンクのオーバーフロー処理について説明する。レジスタバンクがオーバーフローしたことを検知可能にするため、ステータスレジスタSRに、レジスタバンクがオーバーフローしたことを示すオーバーフローフラグBOを設定する。図8にオーバーフローフラグBOが例示される。
CPU2がOSの管理の下でマルチタスク処理を行なう場合、図9に例示されるように、割り込み処理の後の復帰先は必ずしも割り込み発生元とはならない。OSが管理するイベントの状況により、別のタスク(タスクB)に復帰する場合もある。
CPU2の命令セットには図12に示すように、レジスタバンク転送命令がある。レジスタバンク転送命令は、デバッグ用命令であり、レジスタバンクの任意のデータを汎用レジスタR0との間で転送する命令である。LDBANK命令はRmが示すレジスタバンクアドレスからの4バイトデータをR0に転送する命令である。STBANK命令はR0をRnが示すレジスタバンクアドレスへ転送する命令である。
2 CPU
3 バンクメモリ
RBK0〜RBKi レジスタバンク
4 割り込みコントローラ
IRQ 割り込み信号
IBCR バンクコントロールレジスタ
IBNR バンク番号レジスタ
BN バンク番号
7 RAM
17 レジスタバンク専用バス
21 命令デコーダ
23 レジスタ回路
26 システムコントローラ
27 プログラムカウンタ(PC)
R0〜R15 汎用レジスタ
SP スタックポインタ
MACH,MACL 乗算レジスタ
PR プロシージャレジスタ
GBR グローバルベースレジスタ
IVN 割り込みベクタレジスタ
RBR リードバッファレジスタ
WBR ライトバッファレジスタ
SR ステータスレジスタ
BO オーバーフローフラグ
Claims (1)
- 所定のレジスタセットを有する中央処理装置と、
前記所定のレジスタセットに応ずる複数のレジスタバンクと有し、
前記複数のレジスタバンクは前記所定のレジスタセットが保有する記憶情報の退避に利用され、
前記退避処理は、前記中央処理装置による割込処理ルーチンの先頭命令のフェッチ前に開始され、
前記中央処理装置の命令セットには、最後に退避されたレジスタバンクから記憶情報を前記所定のレジスタセットに復帰させるレジスタ復帰命令と、割り込み例外処理でスタック領域に退避したプログラムカウンタの値とステータスレジスタの値をそれぞれ復帰させて元のプログラム実行処理に復帰させるリターン命令と、を別々に有し、
前記データ処理装置は、割込み例外処理を用いたタスクスイッチに際して、割り込み例外処理からの復帰において、前記レジスタ復帰命令を実行してスイッチ元タスクにおけるレジスタバンクのデータをレジスタセットに復帰し、復帰データをOSが管理するOS内部テーブルに保存し、スイッチ先タスクのレジスタセットデータをOS内部テーブルから前記所定のレジスタセットに復帰し、前記リターン命令を実行してスイッチ先タスクのプログラム実行処理に移行することを特徴とするデータ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007208214A JP4114946B2 (ja) | 2007-08-09 | 2007-08-09 | データ処理装置 |
Applications Claiming Priority (1)
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JP2007208214A JP4114946B2 (ja) | 2007-08-09 | 2007-08-09 | データ処理装置 |
Related Parent Applications (1)
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JP4114946B2 true JP4114946B2 (ja) | 2008-07-09 |
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JP2007208214A Expired - Lifetime JP4114946B2 (ja) | 2007-08-09 | 2007-08-09 | データ処理装置 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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2007
- 2007-08-09 JP JP2007208214A patent/JP4114946B2/ja not_active Expired - Lifetime
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