JPH07219766A - 演算処理装置 - Google Patents
演算処理装置Info
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- JPH07219766A JPH07219766A JP6010847A JP1084794A JPH07219766A JP H07219766 A JPH07219766 A JP H07219766A JP 6010847 A JP6010847 A JP 6010847A JP 1084794 A JP1084794 A JP 1084794A JP H07219766 A JPH07219766 A JP H07219766A
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- JP
- Japan
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- instruction
- execution means
- instruction group
- execution
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
Abstract
(57)【要約】
【目的】 少ないハードウェア量（低コスト）で演算処
理を高速に行うことができる演算処理装置を提供するこ
とである。 【構成】 高速演算処理が要求される命令群を格納した
プログラムメモリを備え、該プログラムに格納された前
記命令群を順次解読して実行する演算処理装置におい
て、前記命令群のスタート番地が設定されるスタートア
ドレスレジスタと、前記命令群のエンド番地が設定され
るエンドアドレスレジスタと、前記命令群の解読結果を
格納するためのＦＩＦＯ型メモリとを設け、命令群解読
命令により、前記スタート番地からエンド番地までの前
記命令群を前記プログラムメモリから順次読出して解読
すると共にその解読結果を前記ＦＩＦＯ型メモリに格納
し、命令群実行命令により、前記ＦＩＦＯ型メモリに格
納された前記命令群の解読結果を１クロック毎に実行す
る
理を高速に行うことができる演算処理装置を提供するこ
とである。 【構成】 高速演算処理が要求される命令群を格納した
プログラムメモリを備え、該プログラムに格納された前
記命令群を順次解読して実行する演算処理装置におい
て、前記命令群のスタート番地が設定されるスタートア
ドレスレジスタと、前記命令群のエンド番地が設定され
るエンドアドレスレジスタと、前記命令群の解読結果を
格納するためのＦＩＦＯ型メモリとを設け、命令群解読
命令により、前記スタート番地からエンド番地までの前
記命令群を前記プログラムメモリから順次読出して解読
すると共にその解読結果を前記ＦＩＦＯ型メモリに格納
し、命令群実行命令により、前記ＦＩＦＯ型メモリに格
納された前記命令群の解読結果を１クロック毎に実行す
る
Description
【０００１】
【産業上の利用分野】本発明は、デジタルサーボ制御な
どに使用される積和演算処理等の特に高速処理が要求さ
れるソフトウェアを実行する演算処理装置に関し、特に
マイクロコンピュータで構成される演算処理装置に関す
る。
どに使用される積和演算処理等の特に高速処理が要求さ
れるソフトウェアを実行する演算処理装置に関し、特に
マイクロコンピュータで構成される演算処理装置に関す
る。
【０００２】
【従来の技術】電子計算機システムの中核となる中央処
理装置（ＣＰＵ）は、年々高速処理の要求が増してきて
いる。その中で、電子計算機システムを実現するソフト
フェアの内、例えば（Ａ×Ｂ＋Ｃ）というように、乗算
してその結果を加算するといった積和演算処理などの特
に高速処理が要求されるソフトウェアが一部に存在す
る。
理装置（ＣＰＵ）は、年々高速処理の要求が増してきて
いる。その中で、電子計算機システムを実現するソフト
フェアの内、例えば（Ａ×Ｂ＋Ｃ）というように、乗算
してその結果を加算するといった積和演算処理などの特
に高速処理が要求されるソフトウェアが一部に存在す
る。
【０００３】従来、このような高速処理が要求されるソ
フトウェアをハードウェアで実現する手法の１つとし
て、ディジタル・シグナル・プロセッサ（ＤＳＰ）など
の専用ハードウェアを用いたものがある。
フトウェアをハードウェアで実現する手法の１つとし
て、ディジタル・シグナル・プロセッサ（ＤＳＰ）など
の専用ハードウェアを用いたものがある。
【０００４】図５は、ＤＳＰ機能を用いた従来の電子計
算機システムのブロック図である。
算機システムのブロック図である。
【０００５】この電子計算機システムは、ＣＰＵ１０
１、外部ＤＳＰ１０２及び外部プログラムメモリ１０３
から構成され、これらがアドレスバス１０４及びデータ
バス１０５を介して接続されている。さらに、ＣＰＵ１
０１から送出される読出し信号ＲＤの信号線１０６が外
部ＤＳＰ１０２及び外部プログラムメモリ１０３に接続
され、同じくＣＰＵ１０１から送出される書き込み信号
ＷＲの信号線１０７が外部ＤＳＰ１０２に接続されてい
る。
１、外部ＤＳＰ１０２及び外部プログラムメモリ１０３
から構成され、これらがアドレスバス１０４及びデータ
バス１０５を介して接続されている。さらに、ＣＰＵ１
０１から送出される読出し信号ＲＤの信号線１０６が外
部ＤＳＰ１０２及び外部プログラムメモリ１０３に接続
され、同じくＣＰＵ１０１から送出される書き込み信号
ＷＲの信号線１０７が外部ＤＳＰ１０２に接続されてい
る。
【０００６】そして、ＣＰＵ１０１がＤＳＰ１０２へデ
ータを送るときには、ＣＰＵ１０１がＤＳＰ１０２へ信
号線１０７及びアドレスバス１０４を介して書き込み信
号ＷＲ及びアドレスをそれぞれ送出することにより、該
アドレスで指定されたＤＳＰ１０２内の所定領域にデー
タが取り込まれる。また、ＣＰＵ１０１がＤＳＰ１０２
からデータを取り込むときには、ＣＰＵ１０１がＤＳＰ
１０２へ信号線１０６及びアドレスバス１０４を介して
書き込み信号ＷＲ及びアドレスを送出することにより、
該アドレスで指定されたＤＳＰ１０２内の所定領域から
データが読み出される。
ータを送るときには、ＣＰＵ１０１がＤＳＰ１０２へ信
号線１０７及びアドレスバス１０４を介して書き込み信
号ＷＲ及びアドレスをそれぞれ送出することにより、該
アドレスで指定されたＤＳＰ１０２内の所定領域にデー
タが取り込まれる。また、ＣＰＵ１０１がＤＳＰ１０２
からデータを取り込むときには、ＣＰＵ１０１がＤＳＰ
１０２へ信号線１０６及びアドレスバス１０４を介して
書き込み信号ＷＲ及びアドレスを送出することにより、
該アドレスで指定されたＤＳＰ１０２内の所定領域から
データが読み出される。
【０００７】このように構成される電子計算機システム
において、高速処理が要求される積和演算等の特定の演
算処理ルーチンを実行するには、外部プログラムメモリ
１０３から読み出された該演算処理ルーチンに関する命
令コードをＣＰＵ１０１により解読し、ＣＰＵ１０１内
部のＤＳＰ専用レジスタを経由してデータをＤＳＰ１０
２へ転送して演算処理させている。このようなＤＳＰを
使用する演算処理は、ＣＰＵのみによる演算処理に比べ
て数倍の速度で実行することができる。
において、高速処理が要求される積和演算等の特定の演
算処理ルーチンを実行するには、外部プログラムメモリ
１０３から読み出された該演算処理ルーチンに関する命
令コードをＣＰＵ１０１により解読し、ＣＰＵ１０１内
部のＤＳＰ専用レジスタを経由してデータをＤＳＰ１０
２へ転送して演算処理させている。このようなＤＳＰを
使用する演算処理は、ＣＰＵのみによる演算処理に比べ
て数倍の速度で実行することができる。
【０００８】また、上述の高速処理が要求されるソフト
ウェアに対処するためにＤＳＰのような特別なハードウ
ェアを使用しない演算処理の手法としては、（１）使用
者の使い勝手を考慮して数種類の演算命令を重ね合わせ
て１つにした複合演算命令（例えば積和演算命令）など
が準備されたＣＰＵを用いるもの、（２）上記の特定の
演算処理ルーチンをまとめてサブルーチンの形で処理す
るものがある。
ウェアに対処するためにＤＳＰのような特別なハードウ
ェアを使用しない演算処理の手法としては、（１）使用
者の使い勝手を考慮して数種類の演算命令を重ね合わせ
て１つにした複合演算命令（例えば積和演算命令）など
が準備されたＣＰＵを用いるもの、（２）上記の特定の
演算処理ルーチンをまとめてサブルーチンの形で処理す
るものがある。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
たＤＳＰを使用する演算処理では、次のような問題があ
った。すなわち、近年のマイクロコンピュータでは全て
の回路をシングルチップ内に構成する傾向となっている
が、ＤＳＰをマイクロコンピュータに内蔵しようとした
場合は、ハードウェア量が極端に多くなり、チップサイ
ズが大型化して製造価格が極めて高価になるという問題
があった。さらに、ＤＳＰを使用する高速演算処理で
は、積和演算や乗算など固定の命令のみしか使用できな
いという問題もある。
たＤＳＰを使用する演算処理では、次のような問題があ
った。すなわち、近年のマイクロコンピュータでは全て
の回路をシングルチップ内に構成する傾向となっている
が、ＤＳＰをマイクロコンピュータに内蔵しようとした
場合は、ハードウェア量が極端に多くなり、チップサイ
ズが大型化して製造価格が極めて高価になるという問題
があった。さらに、ＤＳＰを使用する高速演算処理で
は、積和演算や乗算など固定の命令のみしか使用できな
いという問題もある。
【００１０】また、ＤＳＰを使用しない手法として、複
合演算命令を用いる場合では、単に数種類の演算命令を
重ね合わせるだけなので、さほど高速ではなく、しかも
固定命令のため使用者は命令を任意に定義できなく使用
制限があるという問題がある。
合演算命令を用いる場合では、単に数種類の演算命令を
重ね合わせるだけなので、さほど高速ではなく、しかも
固定命令のため使用者は命令を任意に定義できなく使用
制限があるという問題がある。
【００１１】さらに、特定の演算処理ルーチンをサブル
ーチンの形で処理する場合では、使用者が命令群を任意
に定義できるので使用制限はないが、サブルーチンの命
令群を毎回解読する必要があり、しかもサブルーチンコ
ール（呼び出し）の実行時やサブルーチンからの復帰命
令実行時にスタック領域とのプログラムカウンタ、内部
レジスタなどデータの転送動作時間を要する。
ーチンの形で処理する場合では、使用者が命令群を任意
に定義できるので使用制限はないが、サブルーチンの命
令群を毎回解読する必要があり、しかもサブルーチンコ
ール（呼び出し）の実行時やサブルーチンからの復帰命
令実行時にスタック領域とのプログラムカウンタ、内部
レジスタなどデータの転送動作時間を要する。
【００１２】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、少ないハード
ウェア量（低コスト）で演算処理を高速に行うことがで
きる演算処理装置を提供することである。
するためになされたもので、その目的は、少ないハード
ウェア量（低コスト）で演算処理を高速に行うことがで
きる演算処理装置を提供することである。
【００１３】また、その他の目的は、使用者が任意に定
義した命令を扱うことが可能な演算処理装置を提供する
ことである。
義した命令を扱うことが可能な演算処理装置を提供する
ことである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、高速演算処理が要求される命令群
を格納したプログラムメモリを備え、該プログラムに格
納された前記命令群を順次解読して実行する演算処理装
置において、前記命令群のスタート番地が設定されるス
タートアドレスレジスタと、前記命令群のエンド番地が
設定されるエンドアドレスレジスタと、前記命令群の解
読結果を格納するためのＦＩＦＯ型メモリとを設け、命
令群解読命令により、前記スタート番地からエンド番地
までの前記命令群を前記プログラムメモリより順次読出
して解読すると共にその解読結果を前記ＦＩＦＯ型メモ
リに格納し、命令群実行命令により、前記ＦＩＦＯ型メ
モリに格納された前記命令群の解読結果を１クロック毎
に実行することにある。
に、本発明の特徴は、高速演算処理が要求される命令群
を格納したプログラムメモリを備え、該プログラムに格
納された前記命令群を順次解読して実行する演算処理装
置において、前記命令群のスタート番地が設定されるス
タートアドレスレジスタと、前記命令群のエンド番地が
設定されるエンドアドレスレジスタと、前記命令群の解
読結果を格納するためのＦＩＦＯ型メモリとを設け、命
令群解読命令により、前記スタート番地からエンド番地
までの前記命令群を前記プログラムメモリより順次読出
して解読すると共にその解読結果を前記ＦＩＦＯ型メモ
リに格納し、命令群実行命令により、前記ＦＩＦＯ型メ
モリに格納された前記命令群の解読結果を１クロック毎
に実行することにある。
【００１５】
【作用】上述の如き構成によれば、予め使用者によって
高速演算処理が要求される命令群のスタート番地とエン
ド番地を設定してスタートアドレスレジスタ及びエンド
アドレスレジスタに記憶しておく。そして、命令群解読
命令が実行されたときに、前記スタート番地からエンド
番地までの前記命令群をプログラムメモリから順次読出
して解読すると共にその解読結果をＦＩＦＯ型ＲＡＭに
格納しておく。その後、命令群実行命令が実行されたと
きに、前記ＦＩＦＯ型ＲＡＭに格納された前記命令群の
解読結果を１クロック毎に読出して実行していく。
高速演算処理が要求される命令群のスタート番地とエン
ド番地を設定してスタートアドレスレジスタ及びエンド
アドレスレジスタに記憶しておく。そして、命令群解読
命令が実行されたときに、前記スタート番地からエンド
番地までの前記命令群をプログラムメモリから順次読出
して解読すると共にその解読結果をＦＩＦＯ型ＲＡＭに
格納しておく。その後、命令群実行命令が実行されたと
きに、前記ＦＩＦＯ型ＲＡＭに格納された前記命令群の
解読結果を１クロック毎に読出して実行していく。
【００１６】これにより、少ないハードウェア量で演算
処理を高速に行うことができ、しかも固定の命令のみで
なく使用者が任意に定義した命令をも扱うことができ
る。
処理を高速に行うことができ、しかも固定の命令のみで
なく使用者が任意に定義した命令をも扱うことができ
る。
【００１７】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は、本発明を実施した演算処理装置のブロ
ック図である。
明する。図１は、本発明を実施した演算処理装置のブロ
ック図である。
【００１８】この演算処理装置は、命令に従い各種の算
術論理演算等を実行するＣＰＵ１０と、このＣＰＵ１０
にアドレスバスＡＢ（２４ビット）及びデータバスＤＢ
（１６ビット）を介して接続された外部メモリ部３０と
を有し、該外部メモリ部３０には外部プログラムメモリ
３１が設けられている。
術論理演算等を実行するＣＰＵ１０と、このＣＰＵ１０
にアドレスバスＡＢ（２４ビット）及びデータバスＤＢ
（１６ビット）を介して接続された外部メモリ部３０と
を有し、該外部メモリ部３０には外部プログラムメモリ
３１が設けられている。
【００１９】外部プログラムメモリ３１には、通常の処
理を行うための命令群（以下、通常命令群という）のほ
か、積和演算処理などの特に高速処理が要求される演算
処理を行うための命令群（以下、高速命令群という）
と、該高速命令群の解読を指示する命令群解読命令（以
下、高速命令群解読命令という）と、この高速命令群の
実行を指示する命令群実行命令（以下、高速命令群実行
命令という）とが格納されている。
理を行うための命令群（以下、通常命令群という）のほ
か、積和演算処理などの特に高速処理が要求される演算
処理を行うための命令群（以下、高速命令群という）
と、該高速命令群の解読を指示する命令群解読命令（以
下、高速命令群解読命令という）と、この高速命令群の
実行を指示する命令群実行命令（以下、高速命令群実行
命令という）とが格納されている。
【００２０】ＣＰＵ１０は、外部プログラムメモリ３１
より読み出されたデータバスＤＢ上の命令コードをラッ
チするインストラクションレジスタ（ＩＲ）１１を有
し、このインストラクションレジスタ１１の出力側には
マイクロコードＲＯＭ１２が接続されている。
より読み出されたデータバスＤＢ上の命令コードをラッ
チするインストラクションレジスタ（ＩＲ）１１を有
し、このインストラクションレジスタ１１の出力側には
マイクロコードＲＯＭ１２が接続されている。
【００２１】ここで、マイクロコードＲＯＭ１２は、装
置全体の動作を制御するためのプログラムをマイクロコ
ードとして格納しており、その中には通常命令群を実行
制御するもののほかに、前記高速命令群解読命令及び前
記高速命令群実行命令を実行制御するためのプログラム
（図２及び図３に示す）も含まれている。そして、マイ
クロコードＲＯＭ１２は、インストラクションレジスタ
１１の出力によってアドレス指定された領域のマイクロ
コードを読み出す。
置全体の動作を制御するためのプログラムをマイクロコ
ードとして格納しており、その中には通常命令群を実行
制御するもののほかに、前記高速命令群解読命令及び前
記高速命令群実行命令を実行制御するためのプログラム
（図２及び図３に示す）も含まれている。そして、マイ
クロコードＲＯＭ１２は、インストラクションレジスタ
１１の出力によってアドレス指定された領域のマイクロ
コードを読み出す。
【００２２】さらに、マイクロコードＲＯＭ１２の出力
側には、該マイクロコードＲＯＭ１２から読み出された
マイクロコードを前記高速命令群解読命令の実行時に格
納するＦＩＦＯ（ファーストイン・ファーストアウト）
型ＲＡＭ１３と、マイクロコードＲＯＭ１２及びＦＩＦ
Ｏ型ＲＡＭ１３の出力を入力とし、前記高速命令群実行
命令の実行時／非実行時を示す選択信号Ｓ１２に応じて
そのいずれか一方の出力を選択するセレクタ１４とが接
続されている。
側には、該マイクロコードＲＯＭ１２から読み出された
マイクロコードを前記高速命令群解読命令の実行時に格
納するＦＩＦＯ（ファーストイン・ファーストアウト）
型ＲＡＭ１３と、マイクロコードＲＯＭ１２及びＦＩＦ
Ｏ型ＲＡＭ１３の出力を入力とし、前記高速命令群実行
命令の実行時／非実行時を示す選択信号Ｓ１２に応じて
そのいずれか一方の出力を選択するセレクタ１４とが接
続されている。
【００２３】セレクタ１４の出力側には、該セレクタ１
４の出力であるマイクロコードに基づきＣＰＵ１０の各
部分を制御するためのタイミング信号を発生するタイミ
ング信号発生回路１５が接続されている。このタイミン
グ信号には、外部プログラムメモリ３１に対して送出さ
れる読出し信号ＲＤや、前記ＦＩＦＯ型ＲＡＭ１３に対
して送出される書き込み信号ＦＷＲ及び読出し信号ＦＲ
Ｄ、スタートアドレスレジスタ１６及びエンドアドレス
レジスタ１７に対して送出される読出し要求信号ＲＲＤ
などがある。
４の出力であるマイクロコードに基づきＣＰＵ１０の各
部分を制御するためのタイミング信号を発生するタイミ
ング信号発生回路１５が接続されている。このタイミン
グ信号には、外部プログラムメモリ３１に対して送出さ
れる読出し信号ＲＤや、前記ＦＩＦＯ型ＲＡＭ１３に対
して送出される書き込み信号ＦＷＲ及び読出し信号ＦＲ
Ｄ、スタートアドレスレジスタ１６及びエンドアドレス
レジスタ１７に対して送出される読出し要求信号ＲＲＤ
などがある。
【００２４】ここで、スタートアドレスレジスタ１６及
びエンドアドレスレジスタ１７は、高速処理が要求され
る前記高速命令群の拡張ユニットの格納場所を示すレジ
スタであり、スタートアドレスレジスタ１６及びエンド
アドレスレジスタ１７の内容はそのスタート番地及びエ
ンド番地をそれぞれ示し、これは使用者が設定するよう
になっている。
びエンドアドレスレジスタ１７は、高速処理が要求され
る前記高速命令群の拡張ユニットの格納場所を示すレジ
スタであり、スタートアドレスレジスタ１６及びエンド
アドレスレジスタ１７の内容はそのスタート番地及びエ
ンド番地をそれぞれ示し、これは使用者が設定するよう
になっている。
【００２５】そして、ＡＬＵ１８には内部レジスタ１９
を介して前記外部プログラムメモリ３１が接続されてい
る。この内部レジスタ１９は、前記スタートアドレスレ
ジスタ１６及びエンドアドレスレジスタ１７中のスター
ト番地及びエンド番地をそれぞれ格納するテンポラリレ
ジスタ１９ａ，１９ｂや、次に読み出すべき命令の所在
を記憶するプログラムカウンタ（図示しない）、並びに
装置がどのような状況にあるかを記憶するステータスレ
ジスタ（図示しない）などの各種カウンタ及びレジスタ
から成り、前記高速命令群解読命令の実行が終了したと
きには、このことを示す解読命令実行終了信号ＦＷＲＥ
ＮＤをタイミング発生回路１５に対して送出する。
を介して前記外部プログラムメモリ３１が接続されてい
る。この内部レジスタ１９は、前記スタートアドレスレ
ジスタ１６及びエンドアドレスレジスタ１７中のスター
ト番地及びエンド番地をそれぞれ格納するテンポラリレ
ジスタ１９ａ，１９ｂや、次に読み出すべき命令の所在
を記憶するプログラムカウンタ（図示しない）、並びに
装置がどのような状況にあるかを記憶するステータスレ
ジスタ（図示しない）などの各種カウンタ及びレジスタ
から成り、前記高速命令群解読命令の実行が終了したと
きには、このことを示す解読命令実行終了信号ＦＷＲＥ
ＮＤをタイミング発生回路１５に対して送出する。
【００２６】次に、以上のように構成された演算処理装
置の動作を図２〜図４を参照しつつ説明する。
置の動作を図２〜図４を参照しつつ説明する。
【００２７】図２は前記高速命令群解読命令の実行制御
を示すプログラムのフローチャート、図３は前記高速命
令群実行命令の実行制御を示すプログラムのフローチャ
ート、及び図４は前記高速命令群実行命令の実行サイク
ルを示すタイミング図である。
を示すプログラムのフローチャート、図３は前記高速命
令群実行命令の実行制御を示すプログラムのフローチャ
ート、及び図４は前記高速命令群実行命令の実行サイク
ルを示すタイミング図である。
【００２８】外部プログラムメモリ３１からの高速命令
群解読命令をマイクロコードＲＯＭ１２が受け付ける
と、マイクロコードＲＯＭ１２は、該高速命令群解読命
令によってアドレス指定された領域のマイクロコードを
出力する。このマイクロコードは、高速命令群解読命令
の実行制御を行うプログラム（図２に示す）を表すもの
である。このとき、選択信号Ｓ１２が“０”であり、セ
レクタ１４はマイクロコードＲＯＭ１２の出力を選択し
ている。そのため、マイクロコードＲＯＭ１２から出力
された前記マイクロコードはセレクタ１４を経由してタ
イミング信号発生回路１５に送られる。この後より、Ｃ
ＰＵ１０は図２に示すプログラムに従った処理を行う。
群解読命令をマイクロコードＲＯＭ１２が受け付ける
と、マイクロコードＲＯＭ１２は、該高速命令群解読命
令によってアドレス指定された領域のマイクロコードを
出力する。このマイクロコードは、高速命令群解読命令
の実行制御を行うプログラム（図２に示す）を表すもの
である。このとき、選択信号Ｓ１２が“０”であり、セ
レクタ１４はマイクロコードＲＯＭ１２の出力を選択し
ている。そのため、マイクロコードＲＯＭ１２から出力
された前記マイクロコードはセレクタ１４を経由してタ
イミング信号発生回路１５に送られる。この後より、Ｃ
ＰＵ１０は図２に示すプログラムに従った処理を行う。
【００２９】すなわち、前記マイクロコードを受け取っ
たタイミング信号発生回路１５はスタートアドレスレジ
スタ１６及びエンドアドレスレジスタ１７に対して読出
し要求信号ＲＲＤを出力する。その結果、スタートアド
レスレジスタ１６及びエンドアドレスレジスタ１７は使
用者が予め設定したスタート番地及びエンド番地の内容
を内部レジスタ１９へ出力し、その内容は、それぞれＴ
ＭＰ１，ＴＭＰ２として内部レジスタ１９内のテンポラ
リレジスタ１９ａ，１９ｂにそれぞれ記憶される（ステ
ップＳ１）。
たタイミング信号発生回路１５はスタートアドレスレジ
スタ１６及びエンドアドレスレジスタ１７に対して読出
し要求信号ＲＲＤを出力する。その結果、スタートアド
レスレジスタ１６及びエンドアドレスレジスタ１７は使
用者が予め設定したスタート番地及びエンド番地の内容
を内部レジスタ１９へ出力し、その内容は、それぞれＴ
ＭＰ１，ＴＭＰ２として内部レジスタ１９内のテンポラ
リレジスタ１９ａ，１９ｂにそれぞれ記憶される（ステ
ップＳ１）。
【００３０】その後、タイミング信号発生回路１５は外
部プログラムメモリ３１へ読出し信号ＲＤを出力すると
共に、テンポラリレジスタ１９ａの内容であるＴＭＰ１
をアドレスバスＡＢを経由して外部プログラムメモリ３
１へ出力し、このＴＭＰ１に該当する外部プログラムメ
モリ３１中の命令コード（高速命令群の先頭）を読み出
す（ステップＳ２）。
部プログラムメモリ３１へ読出し信号ＲＤを出力すると
共に、テンポラリレジスタ１９ａの内容であるＴＭＰ１
をアドレスバスＡＢを経由して外部プログラムメモリ３
１へ出力し、このＴＭＰ１に該当する外部プログラムメ
モリ３１中の命令コード（高速命令群の先頭）を読み出
す（ステップＳ２）。
【００３１】読み出された命令コードをインストラクシ
ョンレジスタ１１にラッチし（ステップＳ３）、マイク
ロコードＲＯＭ１２はこの命令コードによってアドレス
指定された領域のマイクロコードを出力する（つまり、
該命令コードを解読する）（ステップＳ４）。
ョンレジスタ１１にラッチし（ステップＳ３）、マイク
ロコードＲＯＭ１２はこの命令コードによってアドレス
指定された領域のマイクロコードを出力する（つまり、
該命令コードを解読する）（ステップＳ４）。
【００３２】続いて、マイクロコードＲＯＭ１２から出
力された該マイクロコードは、セレクタ１４を介してタ
イミング発生回路１５へ送られ、これを受けてタイミン
グ発生回路１５はＦＩＦＯ型ＲＡＭ１３へ書き込み信号
ＦＷＲを出力する。この書き込み信号ＦＷＲに従って、
ＦＩＦＯ型ＲＡＭ１３はマイクロコードＲＯＭ１２から
出力された該マイクロコードを格納する（ステップＳ
５）。
力された該マイクロコードは、セレクタ１４を介してタ
イミング発生回路１５へ送られ、これを受けてタイミン
グ発生回路１５はＦＩＦＯ型ＲＡＭ１３へ書き込み信号
ＦＷＲを出力する。この書き込み信号ＦＷＲに従って、
ＦＩＦＯ型ＲＡＭ１３はマイクロコードＲＯＭ１２から
出力された該マイクロコードを格納する（ステップＳ
５）。
【００３３】そして、テンポラリレジスタ１９ａの内容
であるＴＭＰ１をインクリメントした後（ステップＳ
６）、その時のＴＭＰ１の値が前記エンド番地の内容で
あるＴＭＰ２の値と等しいか否かを判別し（ステップＳ
７）。最初はその判定が否定（ＮＯ）となるので、前記
ステップＳ２へ戻り、前記ステップＳ２〜ステップＳ７
の処理を繰り返し実行する。
であるＴＭＰ１をインクリメントした後（ステップＳ
６）、その時のＴＭＰ１の値が前記エンド番地の内容で
あるＴＭＰ２の値と等しいか否かを判別し（ステップＳ
７）。最初はその判定が否定（ＮＯ）となるので、前記
ステップＳ２へ戻り、前記ステップＳ２〜ステップＳ７
の処理を繰り返し実行する。
【００３４】このようにしてＣＰＵ１０は、通常のバス
サイクルでスタート番地からエンド番地までの高速命令
群を順次解読してＦＩＦＯ型ＲＡＭ１３に格納してい
く。そして、前記ＴＭＰ１と前記ＴＭＰ２との値が等し
くなり前記ステップＳ７の判定が肯定（ＹＥＳ）となっ
たときに、内部レジスタ１９からタイミング発生回路１
５に対して解読命令実行終了信号ＦＷＲＥＮＤが送ら
れ、これによって高速命令群解読命令の実行が終了す
る。その後、ＣＰＵ１０は次のサイクルから通常命令群
に移り、通常の処理で実行を再スタートする。
サイクルでスタート番地からエンド番地までの高速命令
群を順次解読してＦＩＦＯ型ＲＡＭ１３に格納してい
く。そして、前記ＴＭＰ１と前記ＴＭＰ２との値が等し
くなり前記ステップＳ７の判定が肯定（ＹＥＳ）となっ
たときに、内部レジスタ１９からタイミング発生回路１
５に対して解読命令実行終了信号ＦＷＲＥＮＤが送ら
れ、これによって高速命令群解読命令の実行が終了す
る。その後、ＣＰＵ１０は次のサイクルから通常命令群
に移り、通常の処理で実行を再スタートする。
【００３５】通常命令群の実行が進行して図４に示す時
刻Ｔ１に至りマイクロコードＲＯＭ１２が高速命令群実
行命令を受け付けると、高速命令群実行命令の実行制御
を表す図３のプログラムが実行される。
刻Ｔ１に至りマイクロコードＲＯＭ１２が高速命令群実
行命令を受け付けると、高速命令群実行命令の実行制御
を表す図３のプログラムが実行される。
【００３６】まず、マイクロコードＲＯＭ１２は、セレ
クタ１４に対し選択信号Ｓ１２を“１”にセットし、タ
イミング信号発生回路１５に対する入力信号をＦＩＦＯ
型ＲＡＭ１３の出力に切替える（ステップＳ１１）。
クタ１４に対し選択信号Ｓ１２を“１”にセットし、タ
イミング信号発生回路１５に対する入力信号をＦＩＦＯ
型ＲＡＭ１３の出力に切替える（ステップＳ１１）。
【００３７】そして、選択信号Ｓ１２が“１”となるタ
イミング（時刻Ｔ１）から１／２クロック経過した時刻
Ｔ２から、タイミング信号発生回路１５は、ＦＩＦＯ型
ＲＡＭ１３に対して１クロック毎に“１”の読出し信号
ＦＲＤを出力し、前記高速命令群解読命令の実行時に格
納されたＦＩＦＯ型ＲＡＭ１３中のｎ個のマイクロコー
ドをセレクタ１４を経由して順次読出して受け取ると共
に（ステップＳ１２）、これと同じ周期でＡＬＵ１８に
対して高速命令群の実行指令信号を順次出力する。これ
に従ってＡＬＵ１８は高速命令群を順次実行していく
（ステップＳ１３）。その際、１回の実行毎にＦＩＦＯ
型ＲＡＭ１３中のマイクロコードが空か否かが判別され
（ステップＳ１４）、前記ステップＳ１２〜ステップＳ
１４の処理が繰り返し実行される。
イミング（時刻Ｔ１）から１／２クロック経過した時刻
Ｔ２から、タイミング信号発生回路１５は、ＦＩＦＯ型
ＲＡＭ１３に対して１クロック毎に“１”の読出し信号
ＦＲＤを出力し、前記高速命令群解読命令の実行時に格
納されたＦＩＦＯ型ＲＡＭ１３中のｎ個のマイクロコー
ドをセレクタ１４を経由して順次読出して受け取ると共
に（ステップＳ１２）、これと同じ周期でＡＬＵ１８に
対して高速命令群の実行指令信号を順次出力する。これ
に従ってＡＬＵ１８は高速命令群を順次実行していく
（ステップＳ１３）。その際、１回の実行毎にＦＩＦＯ
型ＲＡＭ１３中のマイクロコードが空か否かが判別され
（ステップＳ１４）、前記ステップＳ１２〜ステップＳ
１４の処理が繰り返し実行される。
【００３８】ＦＩＦＯ型ＲＡＭ１３中のマイクロコード
が空になって前記ステップＳ１４の判別結果が肯定（Ｙ
ＥＳ）となると、ＦＩＦＯ型ＲＡＭ１３はマイクロコー
ドＲＯＭ１２に対して高速命令群実行命令を終了したこ
とを“１”で示す終了信号ＥＭＰＴＹを出力する（時刻
Ｔ３）。これによって、マイクロコードＲＯＭ１２は選
択信号Ｓ１２を“０”にリセットする結果、セレクタ１
４の出力はマイクロコードＲＯＭ１２側に切替えられ、
次の命令から通常命令群の実行が再スタートされる（時
刻Ｔ４）。
が空になって前記ステップＳ１４の判別結果が肯定（Ｙ
ＥＳ）となると、ＦＩＦＯ型ＲＡＭ１３はマイクロコー
ドＲＯＭ１２に対して高速命令群実行命令を終了したこ
とを“１”で示す終了信号ＥＭＰＴＹを出力する（時刻
Ｔ３）。これによって、マイクロコードＲＯＭ１２は選
択信号Ｓ１２を“０”にリセットする結果、セレクタ１
４の出力はマイクロコードＲＯＭ１２側に切替えられ、
次の命令から通常命令群の実行が再スタートされる（時
刻Ｔ４）。
【００３９】なお、終了信号ＥＭＰＴＹは、次の命令が
実行されると“０”にリセットされて実行前と同じ状態
に戻るので、前記高速命令群解読命令を１回の実行する
のみで、高速命令群実行命令を何度でも実行することが
できる。
実行されると“０”にリセットされて実行前と同じ状態
に戻るので、前記高速命令群解読命令を１回の実行する
のみで、高速命令群実行命令を何度でも実行することが
できる。
【００４０】本実施例は次のような利点を有する。
【００４１】従来のＤＳＰを使用しないで特定の演算処
理ルーチンをサブルーチンの形で処理する手法では、
（１）演算処理ルーチンの命令コードの受取り、（２）
受取った命令コードの解読、（３）サブルーチンへのコ
ール及びサブルーチンからの復帰命令の実行の各処理に
ついて、それぞれ毎回実行することが必要である。これ
に対して、本実施例では、前記（１），（２）の処理に
ついては高速命令群解読命令の実行時のみに行えばその
後は実行が不要となり、さらに前記（３）の処理につい
ては実行の必要が全くなくなる。
理ルーチンをサブルーチンの形で処理する手法では、
（１）演算処理ルーチンの命令コードの受取り、（２）
受取った命令コードの解読、（３）サブルーチンへのコ
ール及びサブルーチンからの復帰命令の実行の各処理に
ついて、それぞれ毎回実行することが必要である。これ
に対して、本実施例では、前記（１），（２）の処理に
ついては高速命令群解読命令の実行時のみに行えばその
後は実行が不要となり、さらに前記（３）の処理につい
ては実行の必要が全くなくなる。
【００４２】これにより、従来よりも少ないハードウェ
ア量（低コスト）で演算処理を高速に行うことができ、
しかも固定の命令のみでなく使用者が任意に定義した命
令を扱うことも可能である。
ア量（低コスト）で演算処理を高速に行うことができ、
しかも固定の命令のみでなく使用者が任意に定義した命
令を扱うことも可能である。
【００４３】
【発明の効果】以上詳細に説明したように本発明によれ
ば、命令群解読命令により、スタート番地からエンド番
地までの高速演算処理が要求される命令群をプログラム
メモリから順次読出して解読すると共にその解読結果を
ＦＩＦＯ型ＲＡＭに格納し、命令群実行命令により、前
記ＦＩＦＯ型ＲＡＭに格納された前記命令群の解読結果
を１クロック毎に実行するようにしたので、少ないハー
ドウェア量（低コスト）で演算処理を高速に行うことが
でき、しかも使用者が任意に定義した命令をも扱うこと
が可能となる。
ば、命令群解読命令により、スタート番地からエンド番
地までの高速演算処理が要求される命令群をプログラム
メモリから順次読出して解読すると共にその解読結果を
ＦＩＦＯ型ＲＡＭに格納し、命令群実行命令により、前
記ＦＩＦＯ型ＲＡＭに格納された前記命令群の解読結果
を１クロック毎に実行するようにしたので、少ないハー
ドウェア量（低コスト）で演算処理を高速に行うことが
でき、しかも使用者が任意に定義した命令をも扱うこと
が可能となる。
【図１】本発明を実施した演算処理装置のブロック図で
ある。
ある。
【図２】高速命令群解読命令の実行制御を示すプログラ
ムのフローチャートである。
ムのフローチャートである。
【図３】高速命令群実行命令の実行制御を示すプログラ
ムのフローチャートである。
ムのフローチャートである。
【図４】高速命令群実行命令の実行サイクルを示すタイ
ミング図である。
ミング図である。
【図５】ＤＳＰ機能を用いた従来の電子計算機システム
のブロック図である。
のブロック図である。
１０ ＣＰＵ １２ マイクロコードＲＯＭ １３ ＦＩＦＯ型ＲＡＭ １５ タイミング信号発生回路 １６ スタートアドレスレジスタ １７ エンドアドレスレジスタ １８ ＡＬＵ １９ 内部レジスタ １９ａ，１９ｂ テンポラリレジスタ ３１ 外部プログラムメモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 日向 誠治 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 篠田 俊幸 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (3)
- 【請求項１】 高速演算処理が要求される命令群を格納
したプログラムメモリを備え、該プログラムメモリに格
納された前記命令群を順次解読して実行する演算処理装
置において、 前記命令群のスタート番地が設定されるスタートアドレ
スレジスタと、前記命令群のエンド番地が設定されるエ
ンドアドレスレジスタと、前記命令群の解読結果を格納
するためのＦＩＦＯ型メモリとを設けると共に、 命令群解読命令により、前記スタート番地からエンド番
地までの前記命令群を前記プログラムメモリから順次読
出して解読すると共にその解読結果を前記ＦＩＦＯ型メ
モリに格納する第１の命令実行制御手段と、 命令群実行命令により、前記ＦＩＦＯ型メモリに格納さ
れた前記命令群の解読結果を１クロック毎に実行する第
２の命令実行制御手段とを設けることを特徴とする演算
処理装置。 - 【請求項２】 前記第１の命令実行制御手段は、 前記命令群解読命令により、前記スタートアドレスレジ
スタ及び前記エンドアドレスレジスタ中のスタート番地
及びエンド番地をそれぞれ前記第１及び第２のテンポラ
リレジスタにそれぞれ一時保持する保持実行手段と、 前記保持実行手段による前記スタート番地及びエンド番
地の一時保持後に前記第１のテンポラリレジスタの内容
で指定される前記プログラムメモリ中の前記命令群の命
令コードを読み出す第１読出し実行手段と、 前記第１読出し実行手段により読み出された命令コード
を解読する解読実行手段と、 前記解読実行手段による解読結果を前記ＦＩＦＯ型メモ
リへ格納する格納実行手段と、 前記解読結果の前記ＦＩＦＯ型メモリへの格納後に、前
記第１のテンポラリレジスタの内容を更新する更新実行
手段と、 前記第１のテンポラリレジスタの内容と前記第２のテン
ポラリレジスタ中の前記エンド番地との一致、不一致を
判定し、その判定結果が不一致である場合のみに、前記
第１読出し実行手段、前記解読実行手段、前記格納実行
手段及び前記更新実行手段を繰り返し実行する第１判定
実行手段とを備えたことを特徴とする請求項１記載の演
算処理装置。 - 【請求項３】 前記第２の命令実行制御手段は、 前記命令群実行命令により、前記ＦＩＦＯ型メモリ中の
内容を１クロック毎に読出す第２読出し実行手段と、 前記第２読出し実行手段により読み出されたＦＩＦＯ型
メモリ中の内容を実行する命令実行手段と、 前記命令実行手段の実行後に、前記ＦＩＦＯ型メモリ中
のデータの存否を判定し、前記ＦＩＦＯ型メモリ中にデ
ータが存在している場合のみに前記第２読出し実行手段
及び前記命令実行手段を繰り返し実行する第２判定実行
手段とを備えたことを特徴とする請求項１または請求項
２記載の演算処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6010847A JPH07219766A (ja) | 1994-02-02 | 1994-02-02 | 演算処理装置 |
| US08/382,794 US5677859A (en) | 1994-02-02 | 1995-02-02 | Central processing unit and an arithmetic operation processing unit |
| KR1019950001819A KR100188374B1 (ko) | 1994-02-02 | 1995-02-02 | 연산처리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6010847A JPH07219766A (ja) | 1994-02-02 | 1994-02-02 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07219766A true JPH07219766A (ja) | 1995-08-18 |
Family
ID=11761753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6010847A Pending JPH07219766A (ja) | 1994-02-02 | 1994-02-02 | 演算処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5677859A (ja) |
| JP (1) | JPH07219766A (ja) |
| KR (1) | KR100188374B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6502182B1 (en) | 1998-05-01 | 2002-12-31 | Yamaha Corporation | Digital signal processing device |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5864689A (en) * | 1995-12-05 | 1999-01-26 | Advanced Micro Devices, Inc. | Microprocessor configured to selectively invoke a microcode DSP function or a program subroutine in response to a target address value of branch instruction |
| KR20040081030A (ko) * | 2003-03-07 | 2004-09-20 | 마츠시타 덴끼 산교 가부시키가이샤 | 마이크로컴퓨터 응용시스템, 마이크로컴퓨터,신호처리시스템 및 신호처리ｌｓｉ |
| US7577824B2 (en) * | 2003-09-08 | 2009-08-18 | Altera Corporation | Methods and apparatus for storing expanded width instructions in a VLIW memory for deferred execution |
| CN1302377C (zh) * | 2003-10-24 | 2007-02-28 | 合邦电子股份有限公司 | 数字信号处理器的存储器程序修补及扩充方法 |
| US7548942B2 (en) * | 2004-09-20 | 2009-06-16 | Robert S. Turner | Base four processor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0369396A3 (en) * | 1988-11-14 | 1992-10-07 | Nec Corporation | Arithmetic processing unit capable of performing vector/matrix processing |
| DE69128741T2 (de) * | 1990-05-18 | 1998-07-16 | Koninkl Philips Electronics Nv | Mehrstufiger Befehlscachespeicher und Verwendungsverfahren dafür |
| US5218564A (en) * | 1991-06-07 | 1993-06-08 | National Semiconductor Corporation | Layout efficient 32-bit shifter/register with 16-bit interface |
| JP3055999B2 (ja) * | 1992-03-16 | 2000-06-26 | 日本電気株式会社 | マイクロプログラム制御装置群 |
| US5473557A (en) * | 1994-06-09 | 1995-12-05 | Motorola, Inc. | Complex arithmetic processor and method |
-
1994
- 1994-02-02 JP JP6010847A patent/JPH07219766A/ja active Pending
-
1995
- 1995-02-02 KR KR1019950001819A patent/KR100188374B1/ko not_active IP Right Cessation
- 1995-02-02 US US08/382,794 patent/US5677859A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6502182B1 (en) | 1998-05-01 | 2002-12-31 | Yamaha Corporation | Digital signal processing device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950025532A (ko) | 1995-09-18 |
| US5677859A (en) | 1997-10-14 |
| KR100188374B1 (ko) | 1999-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010904 |