JPH04111127A - 演算処理装置 - Google Patents

演算処理装置

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JPH04111127A
JPH04111127A JP2230106A JP23010690A JPH04111127A JP H04111127 A JPH04111127 A JP H04111127A JP 2230106 A JP2230106 A JP 2230106A JP 23010690 A JP23010690 A JP 23010690A JP H04111127 A JPH04111127 A JP H04111127A
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JP
Japan
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instructions
instruction
unit
processor unit
arithmetic
Prior art date
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JP2230106A
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English (en)
Inventor
Kiyoji Ueno
上野　喜代治
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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    • G—PHYSICS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は１チツプ化された演算処理装置に係り、特に
スーパースケーラ一方式の演算処理装置こ関する。
（従来の技術） 従来のマイクロプロセッサでは命令がシーケンシャルに
実行されているものか一般的である。しかし、最近では
スーパースケーラ−（Ｓｕｐｅｒｓｃａｌａｒ）やＶＬ
ＩＷ　（ｖｅｒｙ　ｌｏｎｇ　１ｎｓｔｒｕｃｔｉｏｎ
　ｗｏｒｄ）等のように複数のパイプラインを内蔵し、
命令を並列に実行する方式のものか導入されている。そ
の理由は、命令をシーケンシャルに実行する従来のマイ
クロプロセッサでは、１命令を実行するのに必要ナサイ
クル数（ＣＰＩ：ｃｙｃｌｅ　ｐｅｒ　１ｎｓｔｒｕｃ
ｔｉｏｎ　）か１０未満になる二とかないため、マイク
ロプロセッサの性能の指標であるＭＩＰＳ　（ｍｉｌｌ
ｉｏｎ　１ｎｓｔｒｕｃｔｉｏｎｐｅｒ　５ｅｃｏｎｄ
）値の向上か望めなくなって来ているからである。その
ため、最近では、ＣＰｌ値を下げるために命令を並列に
実行するスーパースケーラやＶＬＩ−といった方式を導
入し、ＭＩＰＳ値の向上を図っている。
特にスーパースケーラ一方式のマイクロプロセッサでは
、命令キャッシュ・ユニットから複数の命令を並列に出
力させ、これら複数の命令を複数の命令実行部、例えば
整数／論理演算プロセッサ・ユニット（Ｉｔりや浮動小
数点演算プロでツサ・ユニット（ＦＰＵ）等に供給する
ことによって、並列に命令を実行させている。
（発明か解決しようとする課題） しかしなから、従来のスーパースケーラ一方式のマイク
ロプロセッサでは、複数の各命令実行部に供給するため
の複数の命令を命令キャッシュ・ユニットから並列に出
力させるようにしており、命令実行部の数たけ命令を命
令キャッシュ・ユニットから出力させる必要かある。こ
のため、命令の供給を効率的に行うことかできないとい
う問題かある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、命令の供給を効率的に行うことかで
きるスーパースケーラ一方式による演算処理装置を提供
することにある。
［発明の構成コ （課題を解決するだめの手段） この発明の演算処理装置は、ｎ個（ｎは正の整数）の命
令を並列に出力する命令出力手段と、上記命令出力手段
から出力されたｎ個の命令を（ｎ＋１）個以上の系統に
分配して出力する命令分配手段と、上記命令分配手段か
ら出力される命令を受け、これら命令を並列に実行する
複数の命令実行手段とを具備したことを特徴とする。
（作　用） 命令出力手段から出力されたｎ個（ｎは正の整数）の命
令は命令分配手段により（ｎ＋１）個以上の系統に分配
され、複数の命令実行手段に供給される。このため、ｎ
個の命令て（ｎ＋１）個以上の命令実行手段における命
令実行が可能になり、この結果、命令の供給を効率的に
行うことかできる。
（実施例） 以下、図面を参照してこの発明を実施例により説明する
。第１図はこの発明に係る演算処理装置を１チツプ化さ
れたスーパースケーラ一方式のマイクロプロセッサに実
施した場合の全体の構成を示すブロック図である。図に
おいて、１１は命令キャッシュ・ユニットである。この
命令キャッシュ・ユニット１１には、例えば命令キャッ
シュ、この命令キャッシュから読み出される命令が供給
されるバッファ、このバッファの出力をデコートするデ
コーダや分岐プロセッサ等か設けられており、デコーダ
でデコードされた複数個の命令、例えば第１図の場合に
は４命令が並列に出力される。なお、上記４個の命令は
それぞれ例えば３２ビツトで構成されているとする。
上記命令キャッシュ・ユニット１１から出力される４個
の命令は命令供給器１２に入力される。命令供給器１２
は入力された各３２ビツトからなる４個の命令を３２ビ
ツト構成の５個の命令実行部のいずれか４個に分配して
出力する。上記命令供給器１２て分配された各３２ビツ
ト構成の４個の命令のうちの２個は整数／論理演算プロ
セッサ・ユニット（ＩＬＩ）１３に、他の１個の命令は
浮動小数点演算プロセッサ・ユニット（ＦＰｔＪ　）　
１４に供給され、残り１個の命令は分岐プロセッサ・ユ
ニット（ＢＰＬＩ　）　１５に供給される。そして、上
記両演算プロセッサ・ユニット１３．１４における演算
結果はデータ・キャッシュ１６に供給される。
第２図は上記命令供給器１２の具体的な構成を示すブロ
ック図である。この命令供給器１２は前記４個の命令を
５個に分配するクロスバスイッチ部２１と、上記４個の
命令に基づいて上記クロスバスイッチ部２１の動作を制
御するための制御信号を発生する制御部２２とから構成
されている。
上記クロスバスイッチ部２１には４個の命令に対応する
４個の入力ポート及び５個の出力ポートが設けられてお
り、これら入出力ポートの相互間にスイッチが接続され
た構成となっている。さらに上記制御部２２は４個の命
令を取り込み、その命令のデコード情報や各命令間の依
存関係の情報を用いて、上記スイッチの開閉制御を行う
だめの制御信号を発生する。
第３図は上記命令供給器１２内のクロスバスイッチ部２
１の詳細な構成を示すものである。このクロスバスイッ
チ部２１には前記４個の命令のビット数に対応して３２
個のスイッチ回路３Ｉ−１〜３１−３２が設けられてい
る。これら各スイッチ回路３１−１〜３１−３２は全て
同様に構成されており、３２ビツトの最下位ビットのデ
ータか供給されるスイッチ回路３１−１で例示するよう
に、前記４個の命令に対応した４個の入力ポートＩＮＯ
、ＩＮＩ　、　　ＩＮ２　、　ＩＮ３それぞれの最下位
ビットのデータが供給される４本の入力配線３２−１〜
３２−４と、５個の出カポ−ト０ＵＴＯ，０ＵＴＩ、　
０ＵＴ２．０ＬＩＴ３．０ＵＴ４それぞれの最下位ビッ
トのデータか出力される５本の出力配線３３−１〜３３
−５と、上記４本の各入力配線３２−１〜３２−４と上
記５本の各出力配線３３−１〜３３−５との間に接続さ
れ、前記制御部２２からの制御信号て導通制御される例
えばトライステートバッファやトランスファケート等に
よるスイッチＳＯＤ〜Ｓ０４，５１０〜Ｓ１．４Ｓ２０
〜Ｓ２４．Ｓ３０〜Ｓ３４とから構成されている。
上記のような構成において、命令キャッシュ・ユニット
１１から並列に出力される４個の命令は命令供給器１２
により、整数／論理演算プロセッサ・ユニット１３、浮
動小数点演算プロセッサ・ユニット１４及び分岐プロセ
ッサ・ユニット１５のいずれかに振り分けられて供給さ
れる。このとき、競合する命令及び無効な命令は、制御
部２２において予め設定されている所定のアルゴリズム
に従って制御信号が発生されることにより、命令の供給
が中止されたりあるいは何もしない命令に置換されて供
給される。命令が供給された整数／論理演算プロセッサ
・ユニット１３、浮動小数点演算プロセッサ・ユニット
１４及び分岐プロセッサ・ユニット１５では、その命令
に基づいて演算や処理か行われ、演算結果がデータ・キ
ャッシュ１６に格納される。
このように上記実施例によれば、命令実行部の数だけの
命令を命令キャッシュ・ユニットｌｌから出力させる必
要がなく、それよりも少ない数の命令を命令キャッシュ
・ユニット１１から出力させればよいので、従来に比べ
て命令の供給を効率的に行うことができる。このことは
特に命令実行部の数か多く、命令を並列に実行できる確
率か高くなる程、効率的になるといえる。
しかも、上記実施例によれば、命令供給器１２内のクロ
スバスイッチ部２１ては、入力命令と出力命令の流れる
方向を同一にすることができる。
なお、この発明は上記実施例に限定されるものではなく
、種々の変形が可能であることはいうまでもない。例え
ば上記実施例では４個の命令を５個に分配する場合につ
いて説明したが、これは命令供給器１２に入力される命
令の数及び出力される命令の数はそれぞれいくっであっ
てもよい。
［発明の効果コ 以上説明したようにこの発明によれば、命令の供給を効
率的に行うことができるスーパースケーラ一方式による
演算処理装置を提供することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例によるスーパースケーラ一
方式のマイクロプロセッサの全体の構成を示すブロック
図、第２図は上記実施例のマイク０プロセツサ内の命令
供給器の具体的な構成を示すブロック図、第３図は上記
命令供給器内のクロスバスイッチ部の詳細な構成を示す
回路図である。 １１・・命令キャッシュ・ユニット、１２・・・命令供
給器、１３・・・整数／論理演算プロセッサ・ユニット
（ＩＵ）　、１４・・・浮動小数点演算プロセッサ・ユ
ニット（ＦＰＵ）　　＋５・・・分岐プロセッサ・ユニ
ット（ＢＰＬＩ　）　、１６・・・データ・キャッシュ
、２１・・・クロスバスイッチ部、２２・・・制御部、
３１−１〜３１−３２・・・スイッチ回路、３２−１〜
３２−４・・・入力配線、３３−　１〜３３−　５−＝
出力配線、ＩＮＯ，ＩＮｌ、　　ｌＮ２１１１１３−・
入力ポート、０ＩＪＴＯ，０ＬＩＴＩ、　０ＬＩＴ２．
０ＵＴ３０ＵＴ４−・・出力ポート、Ｓ　００−　Ｓ　
０４．　　Ｓ　１０−　Ｓ　１４Ｓ２０〜Ｓ２４．Ｓ３
０〜Ｓ３４・・・スイッチ。 出願人代理人　弁理士　鈴江武彦

Claims (2)

    【特許請求の範囲】
  1. （１）ｎ個（ｎは正の整数）の命令を並列に出力する命
    令出力手段と、 上記命令出力手段から出力されたｎ個の命令を（ｎ＋１
    ）個以上の系統に分配して出力する命令分配手段と、 上記命令分配手段から出力される命令を受け、これら命
    令を並列に実行する複数の命令実行手段と を具備したことを特徴とする演算処理装置。
  2. （２）前記命令分配手段が、 前記ｎ個の命令を（ｎ＋１）個以上の系統に分配する複
    数のスイッチを備えたクロスバスイッチ部と、 上記クロスバスイッチ部内の複数のスイッチの動作を制
    御する制御部と から構成されている請求項１記載の演算処理装置。
JP2230106A 1990-08-31 1990-08-31 演算処理装置 Pending JPH04111127A (ja)

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JP2230106A JPH04111127A (ja) 1990-08-31 1990-08-31 演算処理装置
US07/750,940 US5367694A (en) 1990-08-31 1991-08-28 RISC processor having a cross-bar switch

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