JPS642986B2 - - Google Patents

Description

【発明の詳細な説明】

〔技術分野〕 本発明はデータ処理システムとりわけ可変幅デ
ータフイールドを所与の幅を有するデータバスへ
インターフエースするバスインターフエース装置
に関する。 〔背景技術〕 可変幅のデータフイールドの操作に関してはこ
れまで多くの方法が考えられている。以下にその
例を示す。 米国特許第4258419号には、オペランドの幅を
プログラマブルに変更させることのできる中央処
理装置を有するシステムが示されている。オペラ
ンドは１個以上のＮビツトのセグメントに形成さ
れている。中央処理装置は演算論理装置を有し、
演算論理装置はオペランドのうち最下位のＮビツ
トのセグメントから順に処理する。 米国特許第4219874号には、制御装置とそれに
接続された記憶装置とを有し、可変幅のデータを
取扱うデータ処理システムが示されている。２つ
のデータ交換バスが、記憶装置のデータ入力およ
びデータ出力にそれぞれ接続されている。２つの
スイツチが、制御装置およびデータ交換バスに接
続されている。演算論理装置が、制御装置、スイ
ツチ、および記憶装置に接続されている。データ
シフト装置がデータ交換バスおよび制御装置に接
続されている。データマスク装置がデータ交換バ
ス、制御装置、およびスイツチに接続されてい
る。以上のような構造によつて、主記憶装置のワ
ード境界に関して任意に配置されている複数のデ
ータフイールドの処理が可能となる。データシフ
ト装置によつて、オペランドのバイトを自動的に
整列することができる。データマスク装置によつ
て、オペランドの第１のワードと最後のワードの
無関係なバイトをマスクすることができる。 米国特許第3573744号には、データバツフアお
よびコンバータを含み、磁気テープのような第１
の記憶媒体から情報を受取り、それを別の形式に
変換し、プログラムを記憶するメモリのような第
２の記憶媒体へ変換したデータを送るシステムが
示されている。テープのエントリは各々ｍビツト
から成るｎ本のラインにより構成されている。１
つのエントリに関して各々のラインから読取られ
た情報は、ｍビツトから成る複数のレジスタの１
つに送られる。シフトレジスタを含む手段によつ
て、そのデータは複数のｍビツトレジスタから、
ｎ×ｍビツトを有する１つのワードに再構成され
て第２の記憶媒体に送られる。 米国特許第4126897号には、複数の入出力チヤ
ネルから共有の主記憶装置へ要求の転送を行うシ
ステムが示されている。ワードの長さは、単位幅
の要求を表わす“EOT”、および４単位幅の要求
を表わす“QW”のような指標によつて識別され
る。 1982年６月30日付の米国特許出願第394044号に
は、可変幅データフイールドを有する可変幅デー
タバスのアクセス機構が示されている。このアク
セス機構はモジユロN_c結合リングカウンタを使
用している。 以上のような先行技術はいずれも本発明による
バスインターフエース装置を示唆するものではな
い。 〔発明の目的〕 本発明の目的は可変幅データフイールドを所与
の幅を有するデータバスへインターフエースする
バスインターフエース装置を提供することにあ
る。 〔発明の概要〕 この目的を達成するため、可変幅Nfビツトの
データを所与の幅Ncビツトのバスにインターフ
エースする本発明のバスインターフエース装置
は、(a)NfビツトのデータをNcビツトごと順次的
にシフトさせるシフト手段と、(b)Nfビツトのデ
ータの最初のNcビツト及び順次的にシフトされ
たNcビツトごとのデータをNcビツトのバスに順
次的に転送する転送手段と、(c)NfがNcの整数倍
でない場合に、転送されるNcビツトのデータの
うちの有効ビツトを指定するマスク手段と、を具
備することを特徴としている。 〔実施例の説明〕 多くのコンピユータアプリケーシヨンにおい
て、固定または選択可能な入力データ幅を有する
システムに時時刻刻変化するデータストリームが
送られてくる。ある時点における所与のフイール
ド幅を有する一片のデータは１つのエンテイテイ
であつてプロセツサは一片のデータをそのように
取扱わねばならない。続く一片のデータもまた１
つのエンテイテイである。各々の一片のデータの
フイールド幅が異なる場合もある。 本発明はこうしたアプリケーシヨンの場合に有
効な装置を提供し、それは簡単かつ高速であり比
較的小規模の回路により実現でき、フイールド幅
に係る処理をプロセツサ自身が行うことを必要と
しない。 データの操作を含む多くのアプリケーシヨンに
おいては、可変幅を有するデータフイールドN_f
を不変ではあるが選択可能な幅N_cを有するデー
タバスへインターフエースすることが必要であ
る。データバスは例えばメモリまたはプロセツサ
への経路である。データフイールドの幅はデータ
バスの幅と比べて大きいか、等しいか、または小
さいがこれはデータフイールドの更新のたびに異
なる場合もある。データバスの幅はシステムごと
に決まつているが、初期パラメータの設定によつ
て変更することもできる。データフイールドは左
詰めまたは右詰めによつてデータバスと整列され
なければならない。またN_f＞N_cなる場合は境界
合せおよび他の制御を複数のサイクルにわたつて
繰返すことが必要である。第１図に示すように可
変幅フイールドN_fの実際の幅はデータフイール
ドレジスタ１０の中で別に記憶されている複数の
データ幅指定ビツトn_fによつて指定される。デー
タは論理装置１２に送られる。論理装置１２はデ
ータバス１６のバスレジスタ１４に接続されてい
る。実施例の説明にあたつてデータフイールドの
幅を、 ４≦N_f≦16 と仮定する。N_fはデータ幅指定ビツトn_fの値によ
つて指定されデータフイールド更新のたびに変化
する。またデータバスの幅N_cを、 ４≦N_c≦16 と仮定する。N_cの値は選択可能であるが、演算
が行われる間の長時間にわたつて不変である。論
理装置１２は第２．１図ないし第２．３図に示す
ようにモジユーロN_cダウンシフタを利用する。
データフイールドレジスタ１０およびバスレジス
タ１４はどちらも16ビツトの幅を有する。データ
フイールドレジスタ１０には４ビツトないし16ビ
ツトのデータがロードされる。今N_f＝13と仮定
しよう。バスレジスタ１４は上位のN_cビツトだ
けがデータバス１６に接続されるように初期設定
されている。一実施例としてN_c＝５を考える。
第２．１図に示すように第１のサイクルにおい
て、データフイールドレジスタ１０の16ビツトが
全てバスレジスタ１４にロードされる。しかしな
がらデータバス１６に出力されるのはN_cビツト
の第１のグループだけである。こうしてN_fビツ
トのうちのN_cビツトの第１のグループ（すなわ
ち13ビツトのうちの５ビツト）が適切に処理され
る。次に第２．２図に示すように第２のサイクル
において、データフイールドレジスタ１０のデー
タはN_cビツトだけシフトダウンされてバスレジ
スタ１４にロードされる。こうしてN_cビツトの
第２のグループが処理される。この時点で13ビツ
トのうち10ビツトの処理が終了する。次に第２．
３図に示すように第３のサイクルにおいて、デー
タフイールドレジスタ１０のデータは2N_cビツト
だけシフトダウンされてバスレジスタ１４にロー
ドされる。この場合は５ビツトのうち３ビツトだ
けが有効ビツトとしてデータバス１６に出力され
る（この動作については後に説明する）。このよ
うに５ビツトのうち２ビツトを無効にしないとし
ばしば不都合の生ずる場合がある。例えばデータ
をメモリに送る場合は２ビツトがメモリへの余分
な書込みとなつてしまう。 こうした事態が発生しないように、有効ビツト
位置を“１”で識別するマスクが生成される。有
効ビツトの数は各サイクルごとに非常に簡単な方
法によつて決定され、マスクに変換される。例え
ば有効ビツトの数が３であればこれは３個が
“１”で残りが全て“０”のマスクに変換される。
こうしたマスクはデータがメモリに送られる場合
はメモリチツプを付勢するために“選択信号”と
して、またはプロセツサのための直接マスクとし
て利用される場合がある。マスクが必要でない場
合は生成されない。シフト量の決定、境界合せ、
および他の制御だけでなくマスクの生成は非常に
容易にできる。これは後に説明する。その前に論
理装置１２のモジユーロN_cダウンシフタに関し
て、その構成の一例を示しその中で使用される回
路の数を概算しながら説明を行う。 データフイールドおよびデータバスが最大16ビ
ツト、最小４ビツトの幅を有する場合に、論理装
置１２のモジユーロN_cダウンシフタを実現する
簡単な回路の組合せの一例を第３．１図、第３．
２図、第３．３図、および第３．４図に示す。モ
ジユーロN_cダウンシフタ２８はデータフイール
ドレジスタ１０とバスレジスタ１４との間に接続
されており、シフト選択レジスタ３４の出力に応
答する。シフト選択レジスタ３４はシフトパルス
S₁，S₂，S₃，S₄，₁，₂，₃および₄の所望の組
合せを13個のシフト選択信号ANDゲート１８−
０，１８−４ないし１８−１５に送る。シフト選
択復号ANDゲート１８−０，１８−４ないし１
８−１５によつて所望のシフト量（０、および４
ないし15）の選択が可能となる。この選択は、モ
ジユーロN_cダウンシフタ２８の周辺に設けた他
の回路によつて制御される。これらについては後
に説明する。 第３．１図に示すようにライン２０に出力され
るシフト選択復号ANDゲート１８−０の“シフ
ト０”にはデータフイールドレジスタ１０の各ビ
ツトに対して１個のANDゲートが必要である。
従つてシフト０にとつては16（または32）ビツト
のモジユーロN_cダウンシフタの場合は16（または
32）個のANDゲートが必要である。これらの
ANDゲートは第３．１図および第３．２図にお
いて２２−１ないし２２−１６である。N_cの最
小値は４であるのでシフトの最小値（０は除く）
は、ライン２４に出力されるシフト選択復号
ANDゲート１８−４の“シフト４”に示すよう
に、４である。シフト４にとつては16（または32）
ビツトのモジユーロN_cダウンシフタの場合は、
12（または24）個のANDゲートが必要である。こ
れらのANDゲートは第３．１図および第３．２
図において２６−１ないし２６−１２である。モ
ジユーロN_cダウンシフタは左方へのシフトであ
るが循環させる必要はない。何故なら左方へはみ
でるビツトは前のサイクルですでに処理されてい
るからである。循環させる必要がないのでモジユ
ーロN_cダウンシフタの構成も容易にできる。前
述のように“シフト４”にとつては12個のAND
ゲートが必要であるがシフトの量が１つ増えるに
従つて必要なANDゲートの数は１個ずつ減つて
いく。16ビツトおよび32ビツトのモジユーロN_c
ダウンシフタの場合について、これらに必要な
ANDゲートの合計数を以下の表１に示す。フア
ンインおよびフアンアウトに必要な回路を除い
て、ダウンシフタに必要なANDゲートはわずか
94個である（16ビツトの場合）。これら94個の
ANDゲートにシフト選択復号ANDゲート（これ
は13個必要）を加えて、合計94＋13＝107個の
ANDゲートが必要である。32ビツトの場合も同
様にして合計438＋29＝467個のANDゲートが必
要である。これは16ビツトの場合の約４倍の数で
あり、比較的少ない数でモジユーロN_cダウンシ
フタを構成できる。

【表】

【表】 ト ト
合計 107 合計 467
第１図の論理装置１２の中のモジユーロN_cダ
ウンシフタは、所望の時刻に所望のシフト量を選
択するため別の制御回路を必要とする。こうした
制御回路を第４．１図および第４．２図に示す。 データバス１６の幅N_cは、レジスタ３０また
は特定の信号線に２進形式でn_cとして常設される
初期パラメータによつて決まつている。２進値n_c
は、加算器３２に印加されて、シフト選択レジス
タ３４が各サイクルごとにモジユーロN_cダウン
シフタ２８の所望のシフト量を選択する。第１の
サイクルで、“０”がマルチプレクサ３５を介し
て加算器３２に入力される。第１のサイクルは常
に“シフト０”であり、これはカウンタ３６によ
つて制御される。カウンタ３６はデータフイール
ドが更新される度にゼロにセツトされる。次のサ
イクルでカウント値は増分されて、前のシフト量
に対して10進値N_cが加えられ、以下サイクルご
とにN_cが加えられる。そうしてサイクルごとに
N_fビツトのうちのN_cビツトのグループが順に選
択される。 最後のグループのビツト数がN_cよりも小さい
場合は、加算器３８、Ｎレジスタ４４、および加
算器４０によつてマスクのための適切な値が次の
ようにして決定される。２進値n_cは回路６０で補
数化（２の補数化）されて符号が反転し、２進値
n_fと共に加算器３８に印加されて、その結果、 Ｎ＝n_f−（ｐ＋１）n_c が得られる。ここでｐは０ないし７の値をとり、
これはカウンタ３６のカウント値（すなわちサイ
クル数）である。Ｎがゼロより小さくかつｐがゼ
ロより大きい場合（第４．２図のANDゲート４
２の出力）は、N_fが初めからN_cよりも大きく複
数のサイクルが必要であることを意味する。さら
に最後のサイクルにおいては処理されるべきビツ
トの数がN_cよりも少ないことも意味する。処理
されるべきビツトの正しい数は、加算器４０を用
いて、Ｎレジスタ４４にある負の数とn_cとを加え
ることによつて決定される。加算器４０の出力値
R_sは、最後のサイクルの間にマスク選択レジス
タ４６に置かれる。マスク選択レジスタ４６は、
選択信号発生器（図示せず）への入力として使用
される。選択信号発生器は簡単な２つの復号器か
ら構成され、それらの出力がANDされて、マス
ク位置を表わす“１”のストリングおよび残り全
てが“０”のマスクを生成する。選択信号発生器
は本発明とは無関係であり、マスク選択レジスタ
４６に記憶されている値を使つて、バスレジスタ
１４において所望の有効ビツトを選択する方法は
他にも色々考えられる。 Ｎ＝０、すなわちN_fがN_cで割り切れる場合は、
N_f＝aN_c（ａは１以上の整数）であり、(イ)ａ＝１
の場合；ゼロ検出回路５６がＮ＝０を検知して
ORゲート５４が出力し、その出力と、“ｐ＝０”
の信号とを受け取るANDゲート５０の出力によ
つて、マスク選択レジスタ４６には加算器４０の
出力値R_s（この場合R_sの値はR_s＝N_c＋Ｎ＝n_c＋０
＝n_c）が入力される。また(ロ)ａ＞１の場合；
ANDゲート５０およびANDゲート42のいずれも
出力されずマスク選択レジスタ４６にはn_cが入力
される。以上のようにして、N_f＝aN_c（ａは１以
上の整数）の場合は、マスク選択レジスタ４６に
はn_cが入力される。 以上のようにマスク選択レジスタ４６への入力
n_cおよびR_sの選択はANDゲート５０およびAND
ゲート４２によつて制御される。 Ｎがゼロ以下であり、かつｐがゼロの場合は第
１のサイクルの際にN_fがN_cより小さい場合であ
る。この場合はデータフイールドの処理は第１の
サイクルだけでよく、前述の加算器４０の出力値
R_sを用いて所望のマスクが生成される。第１の
サイクルだけでよいという条件は、ANDゲート
５６およびＮレジスタ４４に接続されているOR
ゲート５４が出力する。“Ｎ≦０”信号と、AND
ゲート５２を介してカウンタ３６が出力する“ｐ
＝０”信号とを受取るANDゲート５０の出力に
より示される。 カウンタ３６はまた、新しいデータの第１のサ
イクルの際に最初に加算器３８に加えるべき値と
してn_fを選択し、後続のサイクルで加算器３８に
加えるべき値としてＮを選択するためにも利用さ
れる。カウンタ３６は各サイクルごとに１だけ増
分される。この増分はORゲート５４の出力をイ
ンバータ５５によつて反転し、その出力をカウン
タ３６に印加することによつて行われる。カウン
タ３６および他の必要なレジスタは、新しいデー
タフイールドの処理を開始するたびにゼロにセツ
トされる。N_fの幅を有するデータフイールドの
全てのビツトの処理が終了するまでこれらは自動
的に更新される。ただしこうした更新を行うため
のマスタクロツクおよび他の制御機構は図示して
いない。 本発明の目的からすれば、カウンタ３６は新し
いデータフイールドの処理の開始時にリセツトさ
れる１ビツトのラツチで十分である。本実施例で
３ビツトのカウンタ３６を用いている理由は、実
際のサイクルカウント値が必要になる場合のこと
（これは本発明とは無関係）を考慮したからであ
る。

【図面の簡単な説明】

第１図は本発明の構成を表わすブロツク図、第
２．１図ないし第２．３図はモジユーロN_cダウ
ンシフタの動作を表わすブロツク図、第３図は第
３．１図ないし第３．４図の関係を表わすブロツ
ク図、第３．１図ないし第３．４図はモジユーロ
N_cダウンシフタの構成を表わすブロツク図、第
４．１図および第４．２図はモジユーロN_cダウ
ンシフタの制御を行うための周辺の制御回路を表
わすブロツク図である。

Claims (1)

1. 【特許請求の範囲】 １ 可変幅Nfビツトのデータを所与の幅Ncビツ
   トのバスにインターフエースするバスインターフ
   エース装置であつて、 (a) 前記NfビツトのデータをNcビツトごと順次
   的にシフトさせるシフト手段と、 (b) 前記Nfビツトのデータの最初のNcビツト及
   び前記順次的にシフトされたNcビツトごとの
   データを前記Ncビツトのバスに順次的に転送
   する転送手段と、 (c) NfがNcの整数倍でない場合に、前記転送さ
   れるNcビツトのデータのうちの有効ビツトを
   指定するマスク手段と、 を備えたバスインターフエース装置。