JPH10117144A - Ａ／ｄコンバータ - Google Patents
Ａ／ｄコンバータInfo
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- JPH10117144A JPH10117144A JP8267439A JP26743996A JPH10117144A JP H10117144 A JPH10117144 A JP H10117144A JP 8267439 A JP8267439 A JP 8267439A JP 26743996 A JP26743996 A JP 26743996A JP H10117144 A JPH10117144 A JP H10117144A
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- JP
- Japan
- Prior art keywords
- conversion
- bits
- data
- bit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
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- H03—ELECTRONIC CIRCUITRY
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- H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【課題】本来のビット精度以下のマイクロコンピュータ
のビット幅で使用する場合も特別な処理を必要としない
Ａ／Ｄコンバータを提供する。 【解決手段】変換結果レジスタ４Ａが、変換データＤＣ
の上位８ビットを格納し、変換結果レジスタ５Ａが、変
換データＤＣの下位２ビットを格納する。８ビット精度
で用いる場合は変換結果レジスタ４Ａのみアクセスす
る。
のビット幅で使用する場合も特別な処理を必要としない
Ａ／Ｄコンバータを提供する。 【解決手段】変換結果レジスタ４Ａが、変換データＤＣ
の上位８ビットを格納し、変換結果レジスタ５Ａが、変
換データＤＣの下位２ビットを格納する。８ビット精度
で用いる場合は変換結果レジスタ４Ａのみアクセスす
る。
Description
【０００１】
【発明の属する技術分野】本発明はＡ／Ｄコンバータに
関し、特にマイクロコンピュータに内蔵されるＡ／Ｄコ
ンバータに関する。
関し、特にマイクロコンピュータに内蔵されるＡ／Ｄコ
ンバータに関する。
【０００２】
【従来の技術】現在８ビットシングルチップマイクロコ
ンピユータ（以下８ビットマイコン）に内蔵されるＡ／
Ｄコンバータの精度としては８ビットが主流であるが、
近年、より精細な制御を必要とする分野においては、１
０ビット精度の要求が高くなっている。例えば、バッテ
リチャージャのアプリケーションでは、二次電池がニッ
ケルカドミウムからニッケル水素／リチウムイオン電池
に移行するのに伴い、より細かな電圧変化を監視する必
要があるため、１０ビット楕度のＡ／Ｄが必要となる。
このような市場の要求に対して、１０ビットＡ／Ｄ内蔵
マイコンを８ビットＡ／Ｄ内蔵マイコンと別に開発する
ことは、非常に効率が悪いため、１０ビットＡ／Ｄ内蔵
マイコンを開発し、１０ビットＡ／Ｄ内蔵マイコンとし
ても８ビットＡ／Ｄ内蔵マイコンとしても製品化するこ
とで市場の要求に対応している。
ンピユータ（以下８ビットマイコン）に内蔵されるＡ／
Ｄコンバータの精度としては８ビットが主流であるが、
近年、より精細な制御を必要とする分野においては、１
０ビット精度の要求が高くなっている。例えば、バッテ
リチャージャのアプリケーションでは、二次電池がニッ
ケルカドミウムからニッケル水素／リチウムイオン電池
に移行するのに伴い、より細かな電圧変化を監視する必
要があるため、１０ビット楕度のＡ／Ｄが必要となる。
このような市場の要求に対して、１０ビットＡ／Ｄ内蔵
マイコンを８ビットＡ／Ｄ内蔵マイコンと別に開発する
ことは、非常に効率が悪いため、１０ビットＡ／Ｄ内蔵
マイコンを開発し、１０ビットＡ／Ｄ内蔵マイコンとし
ても８ビットＡ／Ｄ内蔵マイコンとしても製品化するこ
とで市場の要求に対応している。
【０００３】従来のこの種の一般的な８ビットマイコン
内蔵の１０ビットＡ／Ｄコンバータをブロックで示す図
３を参照すると、この従来のＡ／Ｄコンバータは、逐次
変換型Ａ／Ｄコンバータであり、抵抗ラダーとデジタル
信号で制御されるスイッチとから成りアナログ比較基準
電圧ＶＲＥＦを生成する抵抗ラダー型のＤ／Ａ変換器１
と、入力アナログ信号ＡＩＮと比較基準電圧ＶＲＥＦと
を比較し比較信号ＣＰを出力する電庄コンパレータ２
と、比較信号ＣＰを１ビットずつ格納する１０ビットの
逐次変換レジスタ３と、変換終了後に逐次変換レジスタ
３が生成した変換データＤＣの上位２ビットを格納する
８ビットの変換結果レジスタ４と、変換データＤＣの下
位８ビットを格納する８ビットの変換結果レジスタ５
と、変換結果レジスタ４，５の各々の出力データを伝送
する内部８ビットバス６とを備える。
内蔵の１０ビットＡ／Ｄコンバータをブロックで示す図
３を参照すると、この従来のＡ／Ｄコンバータは、逐次
変換型Ａ／Ｄコンバータであり、抵抗ラダーとデジタル
信号で制御されるスイッチとから成りアナログ比較基準
電圧ＶＲＥＦを生成する抵抗ラダー型のＤ／Ａ変換器１
と、入力アナログ信号ＡＩＮと比較基準電圧ＶＲＥＦと
を比較し比較信号ＣＰを出力する電庄コンパレータ２
と、比較信号ＣＰを１ビットずつ格納する１０ビットの
逐次変換レジスタ３と、変換終了後に逐次変換レジスタ
３が生成した変換データＤＣの上位２ビットを格納する
８ビットの変換結果レジスタ４と、変換データＤＣの下
位８ビットを格納する８ビットの変換結果レジスタ５
と、変換結果レジスタ４，５の各々の出力データを伝送
する内部８ビットバス６とを備える。
【０００４】次に、図３を参照して、従来のＡ／Ｄコン
バータの動作について説明すると、まず、入力アナログ
信号ＡＩＮが電圧コンパレータ２に供給されると、電圧
コンパレータ２はこの力アナログ信号ＡＩＮとＤ／Ａ変
換器１が生成する比較基準アナログ電圧ＶＲＥＦとを比
較し、１ビット分の比較信号ＣＰを生成する。この比較
は、最上位ビット（ＭＳＢ）から始め、逐次最下位ビッ
トまで行うので、結局、この比較信号ＣＰを最上位ビッ
ト（ＭＳＢ）から順に最下位ビット（ＬＳＢ）まで１ビ
ットずつ逐次変換レジスタ３に格納することになる。こ
のようにして逐次変換レジスタ３にはＡ／Ｄ変換された
デジタルの変換データＤＣが生成される。最下位ビット
までの変換が終了すると、逐次変換レジスタ３から出力
する変換データＤＣを変換結果レジスタ４，５に格納す
る。ここで、この種のＡ／Ｄ変換器では、変換データＤ
ＣのＬＳＢ出力を変換結果レジスタ５の最下位桁に格納
し、以下順次レジスタの上位桁に上位ビットを格納する
ＬＳＢ合わせ接続とするのが通例となっており、変換デ
ータＤＣは下位８ビットを変換結果レジスタ５に、上位
２ビットを変換結果レジスタ４に分割してそれぞれ格納
する。
バータの動作について説明すると、まず、入力アナログ
信号ＡＩＮが電圧コンパレータ２に供給されると、電圧
コンパレータ２はこの力アナログ信号ＡＩＮとＤ／Ａ変
換器１が生成する比較基準アナログ電圧ＶＲＥＦとを比
較し、１ビット分の比較信号ＣＰを生成する。この比較
は、最上位ビット（ＭＳＢ）から始め、逐次最下位ビッ
トまで行うので、結局、この比較信号ＣＰを最上位ビッ
ト（ＭＳＢ）から順に最下位ビット（ＬＳＢ）まで１ビ
ットずつ逐次変換レジスタ３に格納することになる。こ
のようにして逐次変換レジスタ３にはＡ／Ｄ変換された
デジタルの変換データＤＣが生成される。最下位ビット
までの変換が終了すると、逐次変換レジスタ３から出力
する変換データＤＣを変換結果レジスタ４，５に格納す
る。ここで、この種のＡ／Ｄ変換器では、変換データＤ
ＣのＬＳＢ出力を変換結果レジスタ５の最下位桁に格納
し、以下順次レジスタの上位桁に上位ビットを格納する
ＬＳＢ合わせ接続とするのが通例となっており、変換デ
ータＤＣは下位８ビットを変換結果レジスタ５に、上位
２ビットを変換結果レジスタ４に分割してそれぞれ格納
する。
【０００５】次にこの従来の１０ビットＡ／Ｄコンバー
タを８ビット精度で使用する場合のデータの処理方法に
ついて説明すると、８ビットＡ／Ｄコンバータとして使
用する場合も変換結果レジスタ４，５には１０ビット分
のデータが格納されているため、無効となる下位２ビッ
トのデータをハードウェアまたはソフトウェアにてマス
クする処理が必要となる。また、有効とする８ビットデ
ータは、上位２ビットが変換結果レジスタ４に、下位６
ビットが変換結果レジスタ５に分割して格納されている
ため、この有効８ビットデータを得るためにはソフトウ
ェアによりこれら分割データを１つの８ビットデータと
してまとめるデータ併合処理が必要となる。
タを８ビット精度で使用する場合のデータの処理方法に
ついて説明すると、８ビットＡ／Ｄコンバータとして使
用する場合も変換結果レジスタ４，５には１０ビット分
のデータが格納されているため、無効となる下位２ビッ
トのデータをハードウェアまたはソフトウェアにてマス
クする処理が必要となる。また、有効とする８ビットデ
ータは、上位２ビットが変換結果レジスタ４に、下位６
ビットが変換結果レジスタ５に分割して格納されている
ため、この有効８ビットデータを得るためにはソフトウ
ェアによりこれら分割データを１つの８ビットデータと
してまとめるデータ併合処理が必要となる。
【０００６】従来のＡ／Ｄコンバータの上記データ併合
処理をフローチャートで示す図４を参照すると、まず、
ステップＰ１で、変換結果レジスタ５のデータを２ビッ
ト分ＬＳＢ側ヘシフトさせ、このシフトしたデータをテ
ンポラリレジスタに一時退避しておく。ステップＰ２
で、変換結果レジスタ４のデータを６ビット分ＭＳＢ側
にシフトする。ステップＰ３で、シフトした変換結果レ
ジスタ５のデータと一時退避させていた変換結果レジス
タ４のデータとを加算し、有効な８ビットデータを得
る。
処理をフローチャートで示す図４を参照すると、まず、
ステップＰ１で、変換結果レジスタ５のデータを２ビッ
ト分ＬＳＢ側ヘシフトさせ、このシフトしたデータをテ
ンポラリレジスタに一時退避しておく。ステップＰ２
で、変換結果レジスタ４のデータを６ビット分ＭＳＢ側
にシフトする。ステップＰ３で、シフトした変換結果レ
ジスタ５のデータと一時退避させていた変換結果レジス
タ４のデータとを加算し、有効な８ビットデータを得
る。
【０００７】この処理は、シフト命令が１ビットずつし
か行えない一般的な８ビットマイコンで行う場合、約１
０命令必要となり、Ａ／Ｄ変換の度に行わなければなら
ないとなると、ユーザにとってはかなりの負担となる。
か行えない一般的な８ビットマイコンで行う場合、約１
０命令必要となり、Ａ／Ｄ変換の度に行わなければなら
ないとなると、ユーザにとってはかなりの負担となる。
【０００８】
【発明が解決しようとする課題】上述した従来のＡ／Ｄ
コンバータは、変換データの上位２ビットと下位８ビッ
トとを分割して上位，下位の２つの変換結果レジスタに
それぞれ格納し、８ビット精度で使用する場合は無効と
なる下位２ビットのデータをマスクするとともに分割し
た上位２ビットと下位６ビットの各データを１つの８ビ
ットデータに併合する処理が必要となり、プログラム量
が増加し処理時間が長くなるという欠点があった。
コンバータは、変換データの上位２ビットと下位８ビッ
トとを分割して上位，下位の２つの変換結果レジスタに
それぞれ格納し、８ビット精度で使用する場合は無効と
なる下位２ビットのデータをマスクするとともに分割し
た上位２ビットと下位６ビットの各データを１つの８ビ
ットデータに併合する処理が必要となり、プログラム量
が増加し処理時間が長くなるという欠点があった。
【０００９】また、テストブログラムにおいて余分な処
理を必要となるので、ブログラム量が増加しその結果開
発費用の増加要因となるという欠点があった。
理を必要となるので、ブログラム量が増加しその結果開
発費用の増加要因となるという欠点があった。
【００１０】本発明の目的は、上記欠点を解決し、本来
のビット精度以下のビット精度で使用する場合も特別な
処理を必要としないＡ／Ｄコンバータを提供することに
ある。
のビット精度以下のビット精度で使用する場合も特別な
処理を必要としないＡ／Ｄコンバータを提供することに
ある。
【００１１】
【課題を解決するための手段】本発明のＡ／Ｄコンバー
タは、バス幅がＮ（整数）ビットのマイクロコンピュー
タに内蔵され、入力アナログ信号をＮより大きいＭ（整
数）ビットのデジタル変換データに変換し、この変換デ
ータを上位ビットと下位ビットとに分割してそれぞれ格
納するための桁数がＮビットの第１，第２の変換結果レ
ジスタを備え、分解能対応のビット幅がＭビットのＡ／
Ｄコンバータにおいて、前記第１の変換結果レジスタ
が、前記変換データの上位Ｎビットを格納し、前記第２
の変換結果レジスタが、前記変換データの下位Ｍ−Ｎビ
ットを格納することを特徴とするものである。
タは、バス幅がＮ（整数）ビットのマイクロコンピュー
タに内蔵され、入力アナログ信号をＮより大きいＭ（整
数）ビットのデジタル変換データに変換し、この変換デ
ータを上位ビットと下位ビットとに分割してそれぞれ格
納するための桁数がＮビットの第１，第２の変換結果レ
ジスタを備え、分解能対応のビット幅がＭビットのＡ／
Ｄコンバータにおいて、前記第１の変換結果レジスタ
が、前記変換データの上位Ｎビットを格納し、前記第２
の変換結果レジスタが、前記変換データの下位Ｍ−Ｎビ
ットを格納することを特徴とするものである。
【００１２】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図３と共通の構成要素には共通の文字／数字を用いて
同様にブロックで示す図１を参照すると、この図に示す
本実施の形態のＡ／Ｄコンバータは、従来と共通のＤ／
Ａ変換器１と、電庄コンパレータ２と、逐次変換レジス
タ３と、内部８ビットバス６とに加えて、従来の変換結
果レジスタ４，５の代りに逐次変換レジスタ３の出力す
る変換データＤＣの上位８ビットを格納する８ビットの
変換結果レジスタ４Ａと、変換データＤＣの下位２ビッ
トを格納する８ビットの変換結果レジスタ５Ａとを備え
る。
を図３と共通の構成要素には共通の文字／数字を用いて
同様にブロックで示す図１を参照すると、この図に示す
本実施の形態のＡ／Ｄコンバータは、従来と共通のＤ／
Ａ変換器１と、電庄コンパレータ２と、逐次変換レジス
タ３と、内部８ビットバス６とに加えて、従来の変換結
果レジスタ４，５の代りに逐次変換レジスタ３の出力す
る変換データＤＣの上位８ビットを格納する８ビットの
変換結果レジスタ４Ａと、変換データＤＣの下位２ビッ
トを格納する８ビットの変換結果レジスタ５Ａとを備え
る。
【００１３】次に、図１を参照して本実施の形態の動作
について説明すると、本実施の形態のＡ／Ｄコンバータ
の従来との相違点は、逐次変換レジスタ３と変換結果レ
ジスタ４Ａ，５Ａとの接続が、変換データＤＣのＭＳＢ
出力を変換結果レジスタ４Ａの最上位桁に格納し、以下
順次レジスタの下位桁に下位ビットを格納するＭＳＢ合
わせ接続としたことである。
について説明すると、本実施の形態のＡ／Ｄコンバータ
の従来との相違点は、逐次変換レジスタ３と変換結果レ
ジスタ４Ａ，５Ａとの接続が、変換データＤＣのＭＳＢ
出力を変換結果レジスタ４Ａの最上位桁に格納し、以下
順次レジスタの下位桁に下位ビットを格納するＭＳＢ合
わせ接続としたことである。
【００１４】これにより、逐次変換レジスタ３の生成す
る変換データＤＣは上位８ビットを変換結果レジスタ４
Ａに、下位２ビットを変換結果レジスタ５Ａに分割して
それぞれ格納される。
る変換データＤＣは上位８ビットを変換結果レジスタ４
Ａに、下位２ビットを変換結果レジスタ５Ａに分割して
それぞれ格納される。
【００１５】したがって、本実施の形態のＡ／Ｄコンバ
ータを８ビット精度で使用する場合には、下位２ビット
のデータを格納した変換結果レジスタ５Ａをアクセスせ
ず、上位８ビットデータを格納した変換結果レジスタ４
Ａのみをアクセスすることにより通常の８ビットＡ／Ｄ
内蔵８ビットマイコンとなんの区別もなく使用できる。
ータを８ビット精度で使用する場合には、下位２ビット
のデータを格納した変換結果レジスタ５Ａをアクセスせ
ず、上位８ビットデータを格納した変換結果レジスタ４
Ａのみをアクセスすることにより通常の８ビットＡ／Ｄ
内蔵８ビットマイコンとなんの区別もなく使用できる。
【００１６】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の文字／数字を用いて同様にブ
ロックで示す図２を参照すると、この図に示す本実施の
形態の第１の実施の形態との相違点は、本実施の形態の
Ａ／Ｄコンバータは１２ビットであり、したがって、逐
次変換レジスタ３Ａが１２ビットであり、下位の変換結
果レジスタ５Ｂが変換結果データの下位４ビットを格納
することである。
共通の構成要素には共通の文字／数字を用いて同様にブ
ロックで示す図２を参照すると、この図に示す本実施の
形態の第１の実施の形態との相違点は、本実施の形態の
Ａ／Ｄコンバータは１２ビットであり、したがって、逐
次変換レジスタ３Ａが１２ビットであり、下位の変換結
果レジスタ５Ｂが変換結果データの下位４ビットを格納
することである。
【００１７】
【発明の効果】以上説明したように、本発明のＡ／Ｄコ
ンバータは、第１の変換結果レジスタが変換データの上
位Ｎビットを格納し、第２の変換結果レジスタが変換デ
ータの下位Ｍ−Ｎビットを格納することにより、上位の
変換レジスタのデータのみで所要のビット精度のデータ
が得られるので、分割して格納した２つの変換データを
併合するためのソフトウェア処理が不要となるので処理
時間が短縮されるという効果がある。
ンバータは、第１の変換結果レジスタが変換データの上
位Ｎビットを格納し、第２の変換結果レジスタが変換デ
ータの下位Ｍ−Ｎビットを格納することにより、上位の
変換レジスタのデータのみで所要のビット精度のデータ
が得られるので、分割して格納した２つの変換データを
併合するためのソフトウェア処理が不要となるので処理
時間が短縮されるという効果がある。
【００１８】また、２つの変換結果レジスタのうち下位
の変換データを格納した変換レジスタの無効となる下位
ビットのマスク処理が不要となるという効果がある。
の変換データを格納した変換レジスタの無効となる下位
ビットのマスク処理が不要となるという効果がある。
【００１９】さらに、テストプログラムにおける余分な
処理が不要となるため、開発費用が抑制できるという効
果がある。
処理が不要となるため、開発費用が抑制できるという効
果がある。
【００２０】という効果がある。
【図１】本発明のＡ／Ｄコンバータの第１の実施の形態
を示すブロック図である。
を示すブロック図である。
【図２】本発明のＡ／Ｄコンバータの第１の実施の形態
を示すブロック図である。
を示すブロック図である。
【図３】従来のＡ／Ｄコンバータの一例を示すブロック
図である。
図である。
【図４】従来のＡ／Ｄコンバータのビット併合処理の一
例を示すフローチャートである。
例を示すフローチャートである。
１ Ｄ／Ａ変換器 ２ 電庄コンパレータ ３，３Ａ 逐次変換レジスタ ４，５，４Ａ，５Ａ，５Ｂ 変換結果レジスタ ６ 内部８ビットバス
Claims (2)
- 【請求項１】 バス幅がＮ（整数）ビットのマイクロコ
ンピュータに内蔵され、入力アナログ信号をＮより大き
いＭ（整数）ビットのデジタル変換データに変換し、こ
の変換データを上位ビットと下位ビットとに分割してそ
れぞれ格納するための桁数がＮビットの第１，第２の変
換結果レジスタを備え、分解能対応のビット幅がＭビッ
トのＡ／Ｄコンバータにおいて、 前記第１の変換結果レジスタが、前記変換データの上位
Ｎビットを格納し、 前記第２の変換結果レジスタが、前記変換データの下位
Ｍ−Ｎビットを格納することを特徴とするＡ／Ｄコンバ
ータ。 - 【請求項２】 抵抗ラダーとデジタル信号で制御される
スイッチとから成りアナログ比較基準電圧を生成する抵
抗ラダー型のＤ／Ａ変換器と、 入力アナログ信号と前記比較基準電圧とを比較し比較信
号を出力する電庄コンパレータと、 比較信号を１ビットずつ格納するＭビットの逐次変換レ
ジスタと、 変換終了後に前記逐次変換レジスタが生成した前記変換
データの上位のＮビットを格納する前記第１の変換結果
レジスタと、 前記変換データの下位のＭ−Ｎビットを格納するＮビッ
トの前記第２の変換結果レジスタと、 前記第１，第２の変換結果レジスタの各々の出力データ
を伝送するＮビット幅の内部バスとを備えることを特徴
とする請求項１記載のＡ／Ｄコンバータ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8267439A JPH10117144A (ja) | 1996-10-08 | 1996-10-08 | Ａ／ｄコンバータ |
| US08/898,959 US6046692A (en) | 1996-10-08 | 1997-07-23 | Microprocessor equipped with an A/D converter |
| KR1019970040286A KR100310884B1 (ko) | 1996-10-08 | 1997-08-22 | A／d변환기를구비한마이크로프로세서 |
| DE19738129A DE19738129A1 (de) | 1996-10-08 | 1997-09-01 | Mikroprozessor mit A/D-Umsetzer |
| DE29724098U DE29724098U1 (de) | 1996-10-08 | 1997-09-01 | Mikroprozessor mit A/D-Umsetzer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8267439A JPH10117144A (ja) | 1996-10-08 | 1996-10-08 | Ａ／ｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10117144A true JPH10117144A (ja) | 1998-05-06 |
Family
ID=17444866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8267439A Pending JPH10117144A (ja) | 1996-10-08 | 1996-10-08 | Ａ／ｄコンバータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6046692A (ja) |
| JP (1) | JPH10117144A (ja) |
| KR (1) | KR100310884B1 (ja) |
| DE (1) | DE19738129A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100708939B1 (ko) | 2005-08-08 | 2007-04-17 | 삼성전기주식회사 | 디지털/아날로그 변환기 |
| KR100735493B1 (ko) | 2005-06-21 | 2007-07-04 | 삼성전기주식회사 | 디지털/아날로그 변환기 |
| JP2010211374A (ja) * | 2009-03-09 | 2010-09-24 | Semiconductor Energy Lab Co Ltd | タッチパネル、電子機器 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10055939B4 (de) * | 2000-11-10 | 2004-02-05 | Harman Becker Automotive Systems (Becker Division) Gmbh | Verfahren zum Übertragen einer Nutzinformation, Datenquelle und Datensenke zur Ausführung des Verfahrens |
| US20040166593A1 (en) * | 2001-06-22 | 2004-08-26 | Nolte David D. | Adaptive interferometric multi-analyte high-speed biosensor |
| US7421438B2 (en) * | 2004-04-29 | 2008-09-02 | Microsoft Corporation | Metadata editing control |
| US20070165491A1 (en) * | 2006-01-19 | 2007-07-19 | Shih-Hsiung Li | Sound recording device for use in vehicles |
| KR101831696B1 (ko) | 2011-12-06 | 2018-02-23 | 삼성전자주식회사 | 디지털-아날로그 변환 장치 및 동작 방법 |
| US9400650B2 (en) * | 2012-09-28 | 2016-07-26 | Intel Corporation | Read and write masks update instruction for vectorization of recursive computations over interdependent data |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3581304A (en) * | 1967-05-16 | 1971-05-25 | Singer General Precision | Analog-to-digital cyclic forward feed successive approximation conversion equipment |
| SE369570B (ja) * | 1973-12-20 | 1974-09-02 | Ericsson Telefon Ab L M | |
| JPS56116147A (en) * | 1980-02-20 | 1981-09-11 | Hitachi Ltd | Digital semiconductor integrated circuit and digital control system using it |
| US4366469A (en) * | 1980-09-22 | 1982-12-28 | Ilc Data Device Corporation | Companding analog to digital converter |
| JPS59226923A (ja) * | 1983-05-27 | 1984-12-20 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | バスインタ−フエ−ス装置 |
| JP2778276B2 (ja) * | 1991-02-28 | 1998-07-23 | 日本電気株式会社 | 逐次比較型ａ／ｄ変換装置 |
| CA2130387A1 (en) * | 1993-09-30 | 1995-03-31 | Ramakrishnan Ramachandran | Process for the production of oxo products |
| JPH088746A (ja) * | 1994-06-16 | 1996-01-12 | Mitsubishi Heavy Ind Ltd | Ａ／ｄ変換装置 |
| JPH08186494A (ja) * | 1994-10-31 | 1996-07-16 | Mitsubishi Electric Corp | アナログ／デジタル変換器 |
-
1996
- 1996-10-08 JP JP8267439A patent/JPH10117144A/ja active Pending
-
1997
- 1997-07-23 US US08/898,959 patent/US6046692A/en not_active Expired - Lifetime
- 1997-08-22 KR KR1019970040286A patent/KR100310884B1/ko not_active IP Right Cessation
- 1997-09-01 DE DE19738129A patent/DE19738129A1/de not_active Ceased
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100735493B1 (ko) | 2005-06-21 | 2007-07-04 | 삼성전기주식회사 | 디지털/아날로그 변환기 |
| KR100708939B1 (ko) | 2005-08-08 | 2007-04-17 | 삼성전기주식회사 | 디지털/아날로그 변환기 |
| JP2010211374A (ja) * | 2009-03-09 | 2010-09-24 | Semiconductor Energy Lab Co Ltd | タッチパネル、電子機器 |
| US9122348B2 (en) | 2009-03-09 | 2015-09-01 | Semiconductor Energy Laboratory Co., Ltd. | Touch panel |
Also Published As
| Publication number | Publication date |
|---|---|
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| DE19738129A1 (de) | 1998-04-09 |
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