JP2000049609A

JP2000049609A - Ａ／ｄコンバータ

Info

Publication number: JP2000049609A
Application number: JP10210955A
Authority: JP
Inventors: Yukihiro Nishida; 幸弘西田
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1998-07-27
Filing date: 1998-07-27
Publication date: 2000-02-18

Abstract

(57)【要約】【課題】変換に要する時間を極力短くした上で、変換
値の信頼性を向上させることが可能なＡ／Ｄコンバータ
を提供する。【解決手段】誤り可能性ビット判定回路１１は、入力
信号ＡＩＮをＡ／Ｄ変換したデータの第０ビットのデー
タ値とそれよりも上位のビットのデータ値とを順次比較
して、最初にデータ値が異なったビットを誤り可能性ビ
ットと判定する。比較判定回路１２は、その誤り可能性
ビットの桁位置が、ユーザにより許容誤差範囲として設
定された許容誤差ビットの桁位置以下であれば変換処理
を終了し、許容誤差ビットの桁位置よりも上位である場
合は、逐次変換回路１に再度入力信号ＡＩＮをＡ／Ｄ変
換させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ入力信号
レベルを逐次比較方式により複数ビットのデジタルデー
タにＡ／Ｄ変換するＡ／Ｄコンバータに関する。

【０００２】

【従来の技術】図１７は、従来の逐次比較（バイナリサ
ーチ）方式のＡ／Ｄコンバータの一構成例を機能ブロッ
クにより示すものである。逐次変換回路１は、シフトレ
ジスタなどで構成されており、コントロール回路２から
与えられるシフトクロックに応じてデータビットのシフ
ト動作を行うようになっている。そして、シフトレジス
タ内のデータは、パラレルデータバスを介してＤ／Ａコ
ンバータ３及びＡ／Ｄ変換値レジスタ４に夫々出力され
るようになっている。

【０００３】Ｄ／Ａコンバータ３は、逐次変換回路１よ
り与えられるデジタルデータをＤ／Ａ変換して、その変
換結果のアナログデータをリファレンス電圧Ｖref とし
てコンパレータ５の反転入力端子に出力するようになっ
ている。コンパレータ５の非反転入力端子には、外部よ
りアナログデータの入力信号ＡＩＮが与えられるように
なっており、コンパレータ５の出力端子は、逐次変換回
路１のデータ入力端子に接続されている。

【０００４】以上のように構成されたＡ／Ｄコンバータ
において、入力信号のＡ／Ｄ変換を行うプロセスは以下
の通りである。例えば、入力信号のレンジが０〜５Ｖで
あり、変換ビット数ｎ＝８とする。逐次変換回路１は、
先ずゼロクリアされているシフトレジスタの最上位ビッ
ト（ＭＳＢ，第７ビット）にデータ“１”をセットし
て、Ｄ／Ａコンバータ３にデータ“10000000”を出力す
る。Ｄ／Ａコンバータ３は、データ“10000000”（デジ
タルデータの値域０〜２５５における１２８）をＤ／Ａ
変換して、入力信号レベルの最大値５Ｖの１／２に相当
するリファレンス電圧Ｖref ＝２．５Ｖをコンパレータ
５に出力する。

【０００５】コンパレータ５は、入力信号レベルを電圧
Ｖref ＝２．５Ｖと比較する。そして、入力信号レベル
が小であればコンパレータ５の出力信号はロウレベル
（０Ｖ）であり、その出力信号は逐次変換回路１に入力
される。逐次変換回路１は、シフトレジスタを１ビット
右シフトさせて第７ビットにコンパレータ５の出力信号
に相当するデータ“０”をセットする。

【０００６】すると、Ｄ／Ａコンバータ３にはデータ
“01000000”が出力され、コンパレータ５には、前記最
大値の１／４に相当する電圧＝Ｖref １．２５Ｖが出力
される。そして、コンパレータ５は、次に入力信号レベ
ルを電圧Ｖref ＝１．２５Ｖと比較する。逐次変換回路
１は、シフトレジスタを右シフトさせて、コンパレータ
５の比較結果の出力信号レベルを次は第６ビットにセッ
トするようにする。

【０００７】また、コンパレータ５が入力信号レベルを
電圧Ｖref ＝２．５Ｖと比較した結果入力信号レベルが
大であれば、コンパレータ５の出力信号はハイレベル
（５Ｖ）であり、逐次変換回路１は、第７ビットにコン
パレータ５の出力信号に相当するデータ“１”をセット
する。すると、Ｄ／Ａコンバータ３にはデータ“110000
00”が出力され、コンパレータ５には、前記最大値の
（１／２＋１／４）に相当する電圧Ｖref ＝３．７５Ｖ
が出力される。そして、コンパレータ５は、次に入力信
号レベルを電圧Ｖref ＝３．７５Ｖと比較する。

【０００８】以上のプロセスを最下位ビットたる第０ビ
ットまで行った結果、第７〜第０ビットにセットされて
いるデータが、入力信号をＡ／Ｄ変換した結果のデジタ
ルデータとなる。その変換結果はＡ／Ｄ変換値レジスタ
４に出力されて保持される。

【０００９】

【発明が解決しようとする課題】このような方式のＡ／
Ｄコンバータにおいては、変換プロセスの途中で外来ノ
イズなどの影響により比較判断を誤った場合であっても
そのまま最後まで変換を行うようになっている。従っ
て、変換値の信頼性を高めるために、同一の入力信号に
ついて複数回変換を行い、その結果に基づいて変換値を
決定するようにしている。

【００１０】しかしながら、このような同一動作の反復
は、変換に要する時間を長引かせることととなり、ひい
ては、電力を余分に消費することとなる。本発明は上記
事情に鑑みてなされたものであり、その目的は、変換に
要する時間を極力短くした上で、変換値の信頼性を向上
させることが可能なＡ／Ｄコンバータを提供することに
ある。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載のＡ／Ｄコンバータは、アナログ入力
信号のレベルを逐次比較方式により複数ビットのデジタ
ルデータにＡ／Ｄ変換するものにおいて、前記デジタル
データの変換値について、最下位ビットのデータ値をそ
の次以降の上位ビットのデータ値と順次比較して行き、
前記データ値が最初に異なった状態となるビットを前記
入力信号レベルに対する比較を誤った可能性がある誤り
可能性ビットとして判定する誤り可能性ビット判定手段
とを備えたことを特徴とする。

【００１２】即ち、逐次比較方式においては最上位ビッ
トから順次Ａ／Ｄ変換を行うが、変換途中で特定のビッ
トについて比較誤りが生じると、それ以降の入力信号レ
ベルに対する比較は全て誤りとなることからビットデー
タは全て同一となる。従って、誤り可能性ビット判定手
段がＡ／Ｄ変換値を最下位ビット側より比較参照し、最
下位ビットのデータ値と最初に異なるデータ値のビット
を比較誤りが生じた可能性が高い誤り可能性ビットとし
て判定することで、その判定結果に基づいて不要な再変
換処理などを抑制することができる。

【００１３】この場合、請求項２に記載したように、誤
り可能性ビット判定手段を、最上位ビットまで比較を行
った結果、データ値が最下位ビットと異なった状態とな
るビットが存在しなかった場合には、前記最上位ビット
を誤り可能性ビットとして判定する構成とするのが好ま
しい。

【００１４】斯様に構成すれば、Ａ／Ｄ変換値がオール
“０”やオール“１”であれば全てのビットデータが等
しくなるが、この場合には、最初の最上位ビットについ
ての比較判定を誤っている可能性があるので、誤り可能
性ビット判定手段が最上位ビットを誤り可能性ビットと
して判定することで、以降の処理を適切に行うことがで
きる。

【００１５】また、請求項３に記載したように、誤り可
能性ビット判定手段により判定された誤り可能性ビット
の桁位置が許容誤差範囲内に対応する桁位置を超えてい
るか否かを判断して、前記桁位置を超えている場合に
は、入力信号レベルを再度Ａ／Ｄ変換させる再変換手段
を備えると良い。即ち、変換値に誤りが生じているとし
ても許容誤差範囲内にある場合には再変換処理を行う必
要がないので、再変換手段は、不要な再変換処理を行う
ことなく変換に要する時間を短縮することができる。

【００１６】請求項４に記載したように、許容誤差範囲
を設定するビットの桁位置を指定可能に構成される許容
誤差範囲指定手段を備えても良く、斯様に構成すれば、
ユーザが要求する許容誤差範囲を任意に指定することが
できる。

【００１７】請求項５に記載したように、再変換手段
を、誤り可能性ビット以降の下位ビットについて入力信
号レベルを再度Ａ／Ｄ変換させる構成とするのが好まし
い。即ち、誤り可能性ビット以降の下位ビットには、比
較誤りが生じている可能性が高いので、その部分につい
て入力信号レベルを再度Ａ／Ｄ変換させることで、再変
換処理を効率的に行うことができる。

【００１８】請求項６または７に記載したように、再変
換手段を、誤り可能性ビットまでの上位ビットについて
入力信号レベルを再度Ａ／Ｄ変換させ、その結果が前回
の変換値と一致する場合はその時点でＡ／Ｄ変換を中止
すると共に、前記結果が前回の変換値と一致しない場合
は、新たに前記入力信号レベルについてのＡ／Ｄ変換を
やり直させ（請求項６）、またはＡ／Ｄ変換を続行させ
る（請求項７）構成としても良い。

【００１９】斯様に構成すれば、再変換手段が誤り可能
性ビットまでの上位ビットについて入力信号レベルを再
度Ａ／Ｄ変換させた結果が前回の変換値と一致する場合
は、それ以降の下位ビットの変換は正しいレベル比較の
結果に基づいて行われていると考えられるので、その時
点でＡ／Ｄ変換を中止することで不要な処理を抑制する
ことができる。

【００２０】また、前記結果が前回の変換値と一致しな
い場合は入力信号レベルの比較に誤りが生じているの
で、再変換手段が新たにＡ／Ｄ変換をやり直させること
で（請求項６）、正しい変換値を得ることができる。ま
たは再変換手段がＡ／Ｄ変換を続行させることで（請求
項７）、再変換を行う時間を短縮することができる。

【００２１】以上の場合において、請求項８に記載した
ように、誤り可能性ビット判定手段は、再変換手段によ
る再変換結果についても誤り可能性ビットの判定を行
い、再変換手段は、前記誤り可能性ビットの桁位置が前
回の変換値についての誤り可能性ビットの桁位置よりも
上位である場合は、再度入力信号レベルをＡ／Ｄ変換さ
せる構成としても良い。

【００２２】即ち、誤り可能性ビット以降の下位ビット
についてのみ再変換を行う場合で、その再変換結果につ
いての誤り可能性ビットの桁位置が前回の変換値よりも
上位にある場合には、最初の変換値に２ビット以上の比
較誤りが生じていた可能性が考えられる。そこで、その
ような場合には、再変換手段が入力信号レベルをＡ／Ｄ
変換させることで正確な変換値を得ることができる。

【００２３】請求項９記載のＡ／Ｄコンバータは、アナ
ログ入力信号のレベルを逐次比較方式により複数ビット
のデジタルデータにＡ／Ｄ変換するものにおいて、前記
デジタルデータの変換値に対して所定の許容誤差値を加
減算することにより上限値及び下限値を設定する限度値
設定手段と、この限度値設定手段により設定された上限
値及び下限値を順次Ｄ／Ａ変換して、前記入力信号レベ
ルとの比較を順次行う限度値比較手段と、この限度値比
較手段による比較の結果、前記入力信号レベルが前記上
限値に対応するレベルを上回っている場合又は前記下限
値に対応するレベルを下回っている場合は、前記入力信
号レベルを再度Ａ／Ｄ変換させる再変換手段を備えたこ
とを特徴とする。

【００２４】斯様に構成すれば、限度値比較手段は、限
度値設定手段によって変換値に対し所定の許容誤差値を
加減算することにより設定された上限値及び下限値を順
次Ｄ／Ａ変換して、入力信号レベルとの比較を順次行
う。そして、再変換手段は、その比較の結果、入力信号
レベルが上限値に対応するレベルを上回っている場合又
は下限値に対応するレベルを下回っている場合は、入力
信号レベルを再度Ａ／Ｄ変換させる。即ち、最初のＡ／
Ｄ変換値が入力信号レベルに対して所定の許容誤差値以
内で変換されていれば再変換を行う必要はないので、変
換処理に要する時間を短縮することができる。

【００２５】この場合、請求項１０に記載したように、
デジタルデータの変換値について、最下位ビットのデー
タ値をその次以降の上位ビットのデータ値と順次比較し
て行き、前記データ値が最初に異なるビットを前記入力
信号レベルに対する比較を誤った可能性がある誤り可能
性ビットとして判定する誤り可能性ビット判定手段を備
えて、限度値比較手段を、前記誤り可能性ビット判定手
段により判定された誤り可能性ビットの桁位置が許容誤
差範囲内に対応する桁位置を超えているか否かを判断し
て、前記桁位置を超えている場合で且つ前記変換値の最
下位ビットのデータ値が“１”である場合は、限度値設
定手段により設定された上限値をＤ／Ａ変換して入力信
号レベルとの比較を行い、前記桁位置を超えている場合
で且つ前記変換値の最下位ビットのデータ値が“０”で
ある場合は、限度値設定手段により設定された下限値を
Ｄ／Ａ変換して入力信号レベルとの比較を行う構成とす
るのが好ましい。

【００２６】即ち、誤り可能性ビットの桁位置が許容誤
差範囲内に対応する桁位置を超えている場合において、
Ａ／Ｄ変換値の最下位ビットのデータ値が“１”である
場合は、逐次比較によるＡ／Ｄ変換の途中でハイ（１）
と判定すべきレベルを誤ってロウ（０）と判定した可能
性があり、Ａ／Ｄ変換値は真の入力信号レベルよりも低
い値に変換されている可能性がある。従って、入力信号
レベルとの比較は上限値をＤ／Ａ変換したものと行えば
十分である。

【００２７】また、前記最下位ビットのデータ値が
“０”である場合は、Ａ／Ｄ変換の途中でロウ（０）と
判定すべきレベルを誤ってハイ（１）と判定した可能性
があり、Ａ／Ｄ変換値は真の入力信号レベルよりも高い
値に変換されている可能性がある。従って、入力信号レ
ベルとの比較は下限値をＤ／Ａ変換したものと行えば十
分である。故に、以上のように構成することで、限度値
比較手段が入力信号レベルと限度値との比較を行う時間
を短縮することができる。

【００２８】

【発明の実施の形態】以下、本発明の第１実施例につい
て、図１乃至図３を参照して説明する。図１は、電気的
構成を示す機能ブロック図であり、図１７と同一部分に
は同一符号を付して説明を省略し、以下異なる部分につ
いてのみ説明する。Ａ／Ｄ変換値レジスタ４に保持され
るデータは、誤り可能性ビット判定回路（誤り可能性ビ
ット判定手段）１１に与えられるようになっている。

【００２９】誤り可能性ビット判定回路１１は、Ａ／Ｄ
変換値レジスタ４に保持されているデータの最下位ビッ
ト（第０ビット）のデータ値を、その次以降の上位ビッ
ト（第１ビット）のデータ値と順次比較して行き、前記
データ値が最初に異なるビットを誤り可能性ビットとし
て判定し、比較判定回路（再変換手段）１２に出力する
ようになっている。

【００３０】許容範囲設定レジスタ（許容誤差範囲指定
手段）１３は、ユーザによりＡ／Ｄ変換値の許容範囲と
して設定されるビット（許容誤差ビット）の桁位置デー
タが保持されるようになっており、その許容誤差ビット
の桁位置データは、比較判定回路１２に与えられるよう
になっている。

【００３１】比較判定回路１２は、許容範囲設定レジス
タ１３より与えられる許容誤差ビットの桁位置と、誤り
可能性ビット判定回路１１より与えられる誤り可能性ビ
ットの桁位置とを比較する。そして、後者の桁位置が上
位である場合には、コントロール回路２ａ及びデータ比
較回路（再変換手段）１４に制御信号を出力して、入力
信号レベルの再変換を行わせるようになっている。

【００３２】データ比較回路１４は、Ａ／Ｄ変換値レジ
スタ４より与えられる前回のＡ／Ｄ変換値を保持してお
くためのレジスタを内部に有している。そして、後述す
るように、比較判定回路１２より与えられる制御信号若
しくは今回と前回とのＡ／Ｄ変換値の比較結果に応じ
て、コントロール回路２ａに再変換指令を与えたり、Ａ
／Ｄ変換値を出力データとして外部に出力するようにな
っている。

【００３３】尚、入力信号ＡＩＮは、図示しないサンプ
ルホールド回路により、変換周期毎にレベルがサンプル
されて保持（ホールド）されるようになっており、Ａ／
Ｄ変換は、そのサンプル毎に逐次行うようになってい
る。

【００３４】ここで、誤り可能性ビットの判定原理につ
いて図３を参照して説明する。尚、変換ビット数ｎは８
である。図３は、逐次変換回路１が行うＡ／Ｄ変換の過
程の一例を示すものであり、図３（ａ）は正常に変換が
行われた場合（正常値“10011001”）を示す。図３
（ｂ）は、第５ビットの変換時において、“ロウ
（Ｌ）”と判定すべきところを誤って“ハイ（Ｈ）”と
判定した場合（“10100000”）である。

【００３５】この図３（ａ），（ｂ）から分かるよう
に、レベルの比較判定に一度誤りが生じると、それ以降
の下位ビットについての比較判定を全て誤ることから、
データ値は同一となる。図３（ｂ）の例では、第５ビッ
トの変換時において誤って“ハイ”と判定したため、第
５ビットのデータ値は“０”にセットされるべきを
“１”にセットされている。

【００３６】従って、次の第４ビットの変換時に逐次変
換回路１及びＤ／Ａコンバータ３を介してコンパレータ
５に与えられるリファレンス電圧Ｖref のレベルは、入
力信号レベルよりも小となるべきが大となることから、
以降の判定では、全て（入力信号レベル）＜（リファレ
ンス電圧Ｖref ）と判定されてデータ値は“０”となる
のである。

【００３７】一方、あるビットの判定について“ハイ”
と判定すべきところを誤って“ロウ”と判定した場合
は、そのビットのデータ値は“１”にセットされるべき
を“０”にセットされてしまい、その次のビットの変換
時にコンパレータ５に与えられるリファレンス電圧Ｖre
f のレベルは、入力信号レベルよりも大となるべきが小
となることから、以降の判定では、全て（入力信号レベ
ル）＞（リファレンス電圧Ｖref ）と判定されてデータ
値は“１”となる。

【００３８】以上のことから、第０ビットのデータ値を
第１ビット，第２ビット，…のデータ値と順次比較して
行き、最初にデータ値が異なったビット（上記の例では
第５ビット）を、比較判定を誤った可能性があるビット
として判定するようにしている。

【００３９】次に、本実施例の作用について、誤り可能
性ビット判定回路（以下、ビット判定回路と称す）１
１，比較判定回路１２及びデータ比較回路１４の制御内
容を示すフローチャートである図２をも参照して説明す
る。このフローチャートの処理は、逐次変換回路１によ
りある時点における入力信号ＡＩＮについてのＡ／Ｄ変
換処理が完了して、Ａ／Ｄ変換値レジスタ４にそのＡ／
Ｄ変換値が与えられるとスタートする。

【００４０】この図２において、ビット判定回路１１
は、変数ｘをゼロにセットしてから（ステップＡ１）、
次のステップＡ２において変数ｘをインクリメントす
る。そして、Ａ／Ｄ変換値レジスタ４に保持されている
Ａ／Ｄ変換値の最下位ビットである第０ビットのデータ
値と、第ｘビットのデータ値とが等しいか否かを判定す
る（ステップＡ３）。即ち、最初は第０ビットのデータ
値と第１ビットのデータ値とが比較される。

【００４１】両者のデータ値が等しい場合、ビット判定
回路１１は「ＹＥＳ」と判断してステップＡ３ａに移行
し、変数ｘが（ｎ−１：この場合“７”）に等しくなけ
ればステップＡ２に移行する。そして、変数ｘをインク
リメントすると次は第０ビットのデータ値と第２ビット
のデータ値とを比較する。

【００４２】以上の処理判断を繰り返す内に、第０ビッ
トと第ｘビットとのデータ値が異なると、ビット判定回
路１１は「ＮＯ」と判断してステップＡ４に移行し、第
ｘビットを誤り可能性ビットとして決定する。そして、
決定された誤り可能性ビットの桁位置“ｘ”は、比較判
定回路１２に出力される。

【００４３】尚、Ａ／Ｄ変換値が“00000000”または
“11111111”である場合は、ビットデータは全て等しい
ため最上位ビットたる第７ビットまで比較を行ってもス
テップＡ３において「ＹＥＳ」と判断されることはない
が、この場合は、ステップＡ３ａにおいて「ＹＥＳ」と
判断されてステップＡ４に移行することで、第７ビット
が誤り可能性ビットとして判定される。

【００４４】次に、比較判定回路１２は、ビット判定回
路１１より与えられた誤り可能性ビットの桁位置が、許
容範囲設定レジスタにおいて設定されている許容誤差ビ
ットの桁位置以下であるか否かを判断する（ステップＡ
５）。即ち、誤り可能性ビットの桁位置が比較的下位で
あり許容誤差範囲内であれば、Ａ／Ｄ変換を誤っている
としても再変換を行う必要はない。

【００４５】従って、誤り可能性ビットの桁位置が、許
容誤差ビットの桁位置以下である場合は「ＹＥＳ」と判
断して、比較判定回路１２は、データ比較回路１４に制
御信号を与えてＡ／Ｄ変化値のデータを出力させると
（ステップＡ１０）処理を終了する。

【００４６】また、比較判定回路１２は、誤り可能性ビ
ットの桁位置が、許容誤差ビットの桁位置よりも上位で
ある場合は「ＮＯ」と判断し、コントロール回路２ａ及
びデータ比較回路１４に対して入力信号ＡＩＮを再度Ａ
／Ｄ変換させるための指令信号を出力する（ステップＡ
６）。すると、データ比較回路１４は、現在のＡ／Ｄ変
換値を内部のレジスタに保持すると共に、コントロール
回路２ａを介して逐次変換回路１により再変換が行われ
る。

【００４７】そして、再変換されたＡ／Ｄ変換値がＡ／
Ｄ変換値レジスタ４を介してデータ比較回路１４に与え
られると（ステップＡ７）、データ比較回路１４は、内
部のレジスタに保持されている前回の変換値と今回の再
変換値とが等しいか否かを比較する（ステップＡ８）。

【００４８】両変換値が等しい場合データ比較回路１４
は「ＹＥＳ」と判断し、再変換値のデータを出力すると
（ステップＡ９）処理を終了する。また、両変換値が異
なる場合は「ＮＯ」と判断してステップＡ６に移行す
る。この時、データ比較回路１４は再変換値を内部レジ
スタに転送して保持する。そして、逐次変換回路１に更
に再変換を実行させ、前回の変換値と今回の再変換値と
が等しくなりステップＡ８で「ＹＥＳ」と判断するまで
処理を繰り返す。ステップＡ８で「ＹＥＳ」と判断する
と、データ比較回路１４は今回の再変換値のデータを外
部に出力して処理を終了する。

【００４９】以上のように本実施例によれば、ビット判
定回路１１は、入力信号ＡＩＮをＡ／Ｄ変換したデータ
の第０ビットのデータ値とそれよりも上位のビットのデ
ータ値とを順次比較して、最初にデータ値が異なったビ
ットを誤り可能性ビットと判定し、比較判定回路１２
は、その誤り可能性ビットの桁位置が、ユーザにより許
容誤差範囲として設定された許容誤差ビットの桁位置以
下であれば変換処理を終了し、許容誤差ビットの桁位置
よりも上位である場合は、逐次変換回路１に再度入力信
号ＡＩＮをＡ／Ｄ変換させるようにした。

【００５０】従って、逐次変換方式の特性に基づく誤り
が生じている可能性があるビットを適切に判定すること
ができる。そして、その誤り可能性ビットに実際に誤り
が生じているとしても、その桁位置が実用上誤差として
は問題にならない桁位置である場合には不要な再変換処
理を行うことがないので、変換処理に要する時間を短縮
することができると共に、電力消費を低減することがで
きる。

【００５１】また、本実施例によれば、ビット判定回路
１１は、第７ビットまで比較を行った結果、データ値が
第０ビットと異なった状態となるビットが存在しなかっ
た場合には、最上位ビットたる第７ビットを誤り可能性
ビットとして判定するようにした。即ち、Ａ／Ｄ変換値
がオール“０”やオール“１”であり、全てのビットデ
ータが等しい場合には逐次変換回路１が最初の比較判定
を誤っている可能性があるので、最上位ビットを誤り可
能性ビットとして判定することで、以上のようなＡ／Ｄ
変換値についても、チェックもれを生じることなく以降
の処理を適切に行うことができる。

【００５２】加えて、ユーザは、アプリケーションに応
じたＡ／Ｄ変換値の許容誤差範囲を、許容誤差ビットの
桁位置として許容範囲設定レジスタ１３において適宜設
定することができる。

【００５３】図４乃至図６は本発明の第２実施例を示す
ものであり、第１実施例と同一部分には同一符号を付し
て説明を省略し、以下異なる部分についてのみ説明す
る。電気的構成を示す図４において、第２実施例では、
第１実施例の比較判定回路１２が比較判定回路（再変換
手段）１５に置き換わっており、その比較判定回路１５
は、逐次比較回路１ａに対して直接制御信号を出力する
ようになっている。その他の構成は第１実施例と同様で
ある。

【００５４】ビット判定回路１１及び比較判定回路１５
の制御内容を示すフローチャートである図５において、
比較判定回路１５は、ステップＡ５において「ＮＯ」と
判断すると、逐次比較回路１ａ，コントロール回路２ａ
及びデータ比較回路１４に対して、誤り可能性ビットを
含む下位ビットについてのみ入力信号ＡＩＮの再変換を
行うように制御信号を出力する（ステップＡ６ａ）。

【００５５】即ち、図３に示すように、誤り可能性ビッ
トにおいて比較判定を誤ったことにより、それ以降の下
位ビットの判定に連鎖的に誤りが生じるので、誤り可能
性ビットよりも上位のビットについては正しく判定が行
われている可能性が高い。

【００５６】そこで、図６に示すように、図３の例で
は、逐次比較回路１ａ内のレジスタの第４〜第０ビット
をゼロクリアしてデータを“10100000”にセットし、そ
のデータに応じたリファレンス電圧Ｖref をコンパレー
タ５に与えて、誤り可能性ビットたる第５ビットの比較
判定からＡ／Ｄ変換処理をやり直すようにする。この時
のコンパレータ５における比較結果の出力信号レベル
は、レジスタの第５ビットにセットされる。

【００５７】以上のように第２実施例によれば、比較判
定回路１５は、誤り可能性ビットの桁位置が、許容誤差
ビットの桁位置以下であれば変換処理を終了し、許容誤
差ビットの桁位置よりも上位である場合は、逐次変換回
路１ａに誤り可能性ビット以降の下位ビットについて、
再度入力信号ＡＩＮのＡ／Ｄ変換を行わせるようにし
た。従って、正しく判定が行われている可能性が高い誤
り可能性ビットよりも上位のビットについてはＡ／Ｄ変
換をやり直さないので、変換処理に要する時間をより短
縮することができる。

【００５８】図７及び図８は本発明の第３実施例を示す
ものである。第３実施例の電気的構成は基本的に第２実
施例と同様であり、変換処理の内容が異なっている。即
ち、比較判定回路１５は、ステップＡ５において「Ｎ
Ｏ」と判断すると、逐次比較回路１ａ，コントロール回
路２ａ及びデータ比較回路１４に対して、誤り可能性ビ
ットを含む上位ビットまで入力信号ＡＩＮの再変換を行
うように制御信号を出力する（ステップＡ６ｂ）。

【００５９】即ち、図３に示すように、誤り可能性ビッ
トにおいて比較判定を誤った可能性があることから、そ
の誤り可能性ビットを含む上位ビットまで再変換を行い
前変換値と比較すれば、前回の変換に誤りを生じていた
か否かを判断することができる。そこで、図８に示すよ
うに、図３の例では、第５ビットまでの再変換を行い、
変換が正しく行われれば、データ比較回路１４はデータ
“10000000”を得る（ステップＡ７）。そして、その再
変換値と前変換値とのデータを、第７〜第５ビットまで
比較する（ステップＡ８ａ）。

【００６０】両者が一致している場合、データ比較回路
１４は「ＹＥＳ」と判断してステップＡ１０に移行し、
内部レジスタに保持している前回のデータを出力する
が、図３の例では、前回の上位３ビットのデータは“10
1 ”であり今回のデータは“100 ”であるから、両者は
異なり「ＮＯ」と判断してコントロール回路２ａに新た
に再変換を行うように（即ち第７ビットから）指令信号
を出力する（ステップＡ１１）。そして、再変換値を得
て前変換値と比較を行い（ステップＡ１２，Ａ１３）、
両者が等しければステップＡ９に移行して再変換値のデ
ータを出力する。両者が等しくない場合はステップＡ１
１に移行して、更に再変換を指示する。

【００６１】以上のように第３実施例によれば、比較判
定回路１５は、誤り可能性ビットの桁位置が許容誤差ビ
ットの桁位置よりも上位である場合は、逐次変換回路１
ａに誤り可能性ビットまでの上位ビットについて再度入
力信号ＡＩＮのＡ／Ｄ変換を行わせ、データ比較回路１
４は、前記上位ビットまでの再変換値が前回の変換値に
等しい場合は、前回の変換値データを出力した後に処理
を終了し、前回の変換値と異なる場合は、新たに再変換
をやり直させるようにした。

【００６２】即ち、誤り可能性ビットまでの上位ビット
について再変換を行うことで、前回のＡ／Ｄ変換が正し
く行われたか否かを短時間で判定することができ、その
判定に基づいて以降の処理を迅速に行うことができる。

【００６３】図９は本発明の第４実施例を示すものであ
り、第３実施例とは、ステップＡ１１がステップＡ１１
ａに置き換わっている点のみが異なっている。第３実施
例では、データ比較回路１４は、ステップＡ８ａにおい
て「ＮＯ」と判断すると、入力信号ＡＩＮの再変換を最
初からやり直すようにしたが、第４実施例では、誤り可
能性ビットよりも下位ビットについてのみ（図３に示す
例では第４〜第０ビット）再変換を行うようにする（ス
テップＡ１１ａ）。

【００６４】即ち、ステップＡ６ｂにおいて既に誤り可
能性ビットを含む上位ビットまでの再変換は行われてい
るので、そこまでの再変換データを採用することにし
て、それよりも下位のビットの再変換を続行するように
したものである。

【００６５】以上のように第４実施例によれば、データ
比較回路１４は、誤り可能性ビットを含む上位ビットま
での再変換値が前回の変換値と異なる場合は、それより
も下位のビットについてＡ／Ｄ変換を続行して再変換を
行うようにしたので、再変換に要する時間を第３実施例
よりも短縮することができる。

【００６６】図１０乃至図１２は本発明の第５実施例を
示すものであり、第２実施例と同一部分には同一符号を
付して説明を省略し、以下異なる部分についてのみ説明
する。電気的構成を示す図１０において、第５実施例の
構成は、第２実施例における誤り可能性ビット判定回路
１１が、誤り可能性ビット判定回路（誤り可能性ビット
判定手段）１６に置き換わっている点のみが異なってい
る。

【００６７】制御内容のフローチャートを示す図１１に
おいて、ステップＡ７において誤り可能性ビット以降の
下位ビットのみを再変換した再変換値が得られると、ビ
ット判定回路１６は、その再変換値についても誤り可能
性ビットの判定を行う（ステップＡ１４）。そして、そ
の再変換値の誤り可能性ビットが、前変換値の誤り可能
性ビットよりも上位か否かを判断する（ステップＡ１
５）。

【００６８】再変換値と前変換値との誤り可能性ビット
が同じ桁位置であれば、「ＮＯ」と判断してステップＡ
８に移行する。また、再変換値の誤り可能性ビットが上
位である場合は「ＹＥＳ」と判断してステップＡ６ａに
移行し、ビット判定回路１６は、逐次比較回路１ａ，コ
ントロール回路２ａ及びデータ比較回路１４に対して、
再び誤り可能性ビット以降の下位ビットについて再変換
を行うように制御信号を出力する。

【００６９】即ち、図１２（ａ）に示すように、図３に
示す例において第５ビットに加えて第３ビットについて
も比較判定を誤ったことにより、変換値が“10101000”
となったものとする。この場合、ステップＡ４において
誤り可能性ビットとして判定されるのは第３ビットであ
るから、ステップＡ６ａで誤り可能性ビット以降の下位
ビットについて再変換を行うと、それよりも上位の第５
ビットで判定を誤っていることから、得られる再変換値
は“10100000”となる（図１２（ｂ）参照）。

【００７０】すると、次のステップＡ１４において判定
される誤り可能性ビットは第５ビットであり、前回より
も上位であることから更なる再変換指令が出力され、最
終的には正しい変換値を得ることができる。

【００７１】以上のように第５実施例によれば、ビット
判定回路１６は、誤り可能性ビット以降の下位ビットの
みを再変換した再変換値が得られると、その再変換値に
ついても誤り可能性ビットの判定を行い、その再変換値
の誤り可能性ビットが、前変換値の誤り可能性ビットよ
りも上位である場合には、再び誤り可能性ビット以降の
下位ビットについて再変換が行われるように制御信号を
出力するようにした。従って、Ａ／Ｄ変換の過程におい
て２ビット以上の判定誤りがあったとしても、正しい変
換値を得ることができる。

【００７２】図１３及び図１４は本発明の第６実施例を
示すものであり、図１７と同一部分には同一符号を付し
て説明を省略し、以下異なる部分についてのみ説明す
る。第６実施例の基本的構成は、第１乃至第５実施例の
構成とは若干異なっており、ビット判定回路等は存在し
ない。逐次変換回路１の出力データは、セレクタ１７の
一方の入力データバスを介してＤ／Ａコンバータ３に与
えられている。また、Ａ／Ｄ変換値レジスタ４の出力デ
ータは、演算回路（限度値設定手段）１８を介してセレ
クタ１７の他方の入力データバスに与えられている。

【００７３】コンパレータ（限度値比較手段）５の出力
端子は、マイクロコンピュータを中心として構成される
制御回路（再変換手段）１９の入力端子に接続されてい
る。制御回路１９には、逐次変換回路１より１サンプル
毎にＡ／Ｄ変換が終了したことを示す信号が与えられる
と共に、Ａ／Ｄ変換値レジスタ４の出力データが与えら
れている。そして、制御回路１９は、コントロール回路
２ａ，セレクタ１７及び演算回路１８に夫々制御信号を
出力するようになっている。

【００７４】制御回路１９の制御内容のフローチャート
を示す図１４において、制御回路１９は、逐次変換回路
１において入力信号ＡＩＮの１サンプルについてＡ／Ｄ
変換処理が終了するまで待機する（ステップＢ１）。こ
の間は、制御回路１９は、逐次変換回路１の出力データ
がＤ／Ａコンバータ３に与えられるように、セレクタ１
７に制御信号を出力する。

【００７５】そして、逐次変換回路１による変換処理が
終了すると、制御回路１９は上限値の設定処理を行う
（ステップＢ２）。即ち、制御回路１９は、演算回路１
８に制御信号を出力することで、Ａ／Ｄ変換値レジスタ
４を介して与えられているＡ／Ｄ変換値に許容誤差とし
て予め設定されている値αを加算させると共に、その演
算回路１８の出力データがＤ／Ａコンバータ３に与えら
れるように、セレクタ１７に制御信号を与える。

【００７６】すると、コンパレータ５には、上限値（Ａ
／Ｄ変換値＋α）に応じたリファレンス電圧Ｖref が与
えられ、入力信号ＡＩＮのレベルがそのリファレンス電
圧Ｖref と直接比較される。そして、コンパレータ５に
おける比較結果は、制御回路１９に直接与えられるの
で、制御回路１９は、そのレベルのハイ，ロウに応じて
入力信号ＡＩＮのレベルが上限値以下であるか否かを判
断する（ステップＢ３）。

【００７７】ＡＩＮ＞上限値（ハイ）：であれば、Ａ／
Ｄ変換値は許容誤差を超える大きな値として変換されて
いるので、制御回路１９は「ＮＯ」と判断してコントロ
ール回路２ａに入力信号ＡＩＮの再変換指令を与えてか
ら（ステップＢ７）、ステップＢ１に移行する。また、
ＡＩＮ≦上限値（ロウ）：であれば、Ａ／Ｄ変換値は許
容誤差の上限には収まっているので、制御回路１９はス
テップＢ３で「ＹＥＳ」と判断してステップＢ４に移行
し、次に下限値の設定を行う。

【００７８】即ち、制御回路１９は、演算回路１８に制
御信号を出力して、Ａ／Ｄ変換値から許容誤差値αを減
算させる。すると、コンパレータ５には、下限値（Ａ／
Ｄ変換値−α）に応じたリファレンス電圧Ｖref が与え
られ、入力信号ＡＩＮのレベルと比較される。そして、
制御回路１９は、入力信号ＡＩＮのレベルが下限値以上
であるか否かを判断する（ステップＢ５）。

【００７９】ＡＩＮ＜下限値（ロウ）：であれば、Ａ／
Ｄ変換値は許容誤差を下回る値として変換されているの
で、制御回路１９は「ＮＯ」と判断してステップＢ７に
移行する。また、ＡＩＮ≧上限値（ハイ）：であればＡ
／Ｄ変換値は許容誤差の下限にも収まっており、ステッ
プＢ３における判断と合わせ、総じて許容誤差範囲内に
あると判断することができる。

【００８０】そこで、制御回路１９はステップＢ５で
「ＹＥＳ」と判断してステップＢ６に移行し、コントロ
ール回路２ａに次のサンプルのＡ／Ｄ変換を行うように
制御信号を出力する（尚、この時制御回路１９は、図示
しないサンプルホールド回路に対しては、入力信号ＡＩ
Ｎのレベルの次のサンプルをホールドさせるように制御
信号を与える。）。

【００８１】以上のように第６実施例によれば、制御回
路１９は、演算回路１８において、逐次変換回路１によ
りＡ／Ｄ変換された値に許容誤差値αを加減算させた値
を夫々上限値，下限値として設定させ、セレクタ１７を
介してコンパレータ５に上限値，下限値に対応したリフ
ァレンス電圧Ｖref を与え、入力信号ＡＩＮのレベルを
上限値，下限値と直接比較させるようにした。そして、
入力信号ＡＩＮのレベルが上限値を超えているか又は下
限値を下回っている場合には、その入力信号ＡＩＮのサ
ンプルについて再度Ａ／Ｄ変換を行わせるようにした。

【００８２】従って、Ａ／Ｄ変換が正確に行われたか否
か、即ちそのＡ／Ｄ変換値について再変換が必要か否か
を確実に判定することができるので、不要な再変換処理
を行う必要がなく、変換処理に要する時間を短縮するこ
とができる。

【００８３】図１５及び図１６は本発明の第７実施例を
示すものであり、第１及び第６実施例と同一部分には同
一符号を付して説明を省略し、以下異なる部分について
のみ説明する。第７実施例の構成は、第１実施例と第６
実施例との構成を組み合わせたものとなっている。即
ち、図１に示す第１実施例の構成に対し、セレクタ１
７，演算回路１８及び制御回路（再変換手段）１９ａを
加えたものであり、逐次変換回路１とＤ／Ａコンバータ
３との間には、第６実施例のようにセレクタ１７が介挿
され、比較判定回路１２の出力端子は、制御回路１９ａ
の入力端子に接続されている。またＡ／Ｄ変換値レジス
タ４の出力データバスは、制御回路１９ａのデータバス
に接続されている。

【００８４】主に制御回路１９ａの制御内容のフローチ
ャートを示す図１６において、入力信号ＡＩＮの１サン
プルについてＡ／Ｄ変換処理が終了すると、第１実施例
と同様に、ビット判定回路１１において誤り可能性ビッ
トが判定され（ステップＢ８）、続いて、比較判定回路
１２において誤り可能性ビットの桁位置が許容範囲内か
否かが判断される（ステップＢ９）。制御回路１９ａ
は、比較判定回路１２の判断結果を受けて、誤り可能性
ビットの桁位置が許容範囲内であればステップＢ６に移
行する。

【００８５】また、前記桁位置が許容範囲を超えている
場合は、制御回路１９ａは、Ａ／Ｄ変換値レジスタ４に
保持されているＡ／Ｄ変換値のＬＳＢ（第０ビット）の
データ値を参照して、そのデータ値が“１”であればス
テップＢ２へ移行し、“０”であればステップＢ４に移
行する。そして、ステップＢ３において「ＹＥＳ」と判
断した場合は、第６実施例のようにステップＢ４に移行
せず、ステップＢ６に移行する。

【００８６】即ち、第７実施例においては、Ａ／Ｄ変換
値のＬＳＢのデータ値が“１”であれば、入力信号ＡＩ
Ｎのレベルが上限値以下か否かのみを判断し、データ値
が“０”であれば、入力信号ＡＩＮのレベルが下限値以
上か否かのみを判断するようにしている。

【００８７】何故なら、Ａ／Ｄ変換値のＬＳＢのデータ
値が“１”である場合は、逐次比較によるＡ／Ｄ変換の
途中でハイ（１）と判定すべきレベルを誤ってロウ
（０）と判定した可能性があるため、Ａ／Ｄ変換値は真
の入力信号ＡＩＮのレベルよりも低い値に変換されてい
る可能性がある。従って、入力信号ＡＩＮのレベルとの
比較は上限値をＤ／Ａ変換したものと行えば十分であ
る。

【００８８】また、ＬＳＢのデータ値が“０”である場
合は、Ａ／Ｄ変換の途中でロウ（０）と判定すべきレベ
ルを誤ってハイ（１）と判定した可能性があるため、Ａ
／Ｄ変換値は真の入力信号ＡＩＮのレベルよりも高い値
に変換されている可能性がある。従って、入力信号ＡＩ
Ｎのレベルとの比較は下限値をＤ／Ａ変換したものと行
えば十分である。

【００８９】以上のように第７実施例によれば、制御回
路１９ａは、Ａ／Ｄ変換値のＬＳＢのデータ値が“１”
であれば、入力信号ＡＩＮのレベルが上限値以下か否か
のみを判断し、データ値が“０”であれば、入力信号Ａ
ＩＮのレベルが下限値以上か否かのみを判断するように
したので、Ａ／Ｄ変換値の精度の判定に要する時間を一
層短縮することができる。

【００９０】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。変換ビット数ｎ＝８に限らず，４，
１２，１６，３２，などであっても良い。逐次変換回路
１，１ａにおける変換方式は、図３に示すものに限るこ
となく、デジタルデータの中間値を“01111111”（デジ
タルデータの値域“０〜２５５”に対する“１２７”）
に設定している場合は、前記中間値をレジスタにセット
する初期値として用いれば良い。この場合、次の第６ビ
ットの比較時におけるデータは、“x0111111”となる
（ｘは、第７ビットの比較結果による“１”又は
“０”）。例えば、図１に示す第１実施例の構成を、ワ
ンチップマイコンとして構成しても良い。他の実施例に
ついても同様である。

【００９１】許容誤差範囲指定手段は、例えば、ディッ
プスイッチなどで構成しても良い。第１実施例におい
て、再変換を１回のみしか行わない場合には、ステップ
Ａ８及びＡ９を省略して、ステップＡ７からステップＡ
１０に移行するようにしても良い。第６実施例におい
て、コントロール回路２ａと制御回路１９とを一体に構
成しても良い。また、第７実施例においても、コントロ
ール回路２ａと制御回路１９ａとを一体に構成しても良
く、更に、それらとビット判定回路１１，比較判定回路
１２及び許容範囲設定レジスタ１３とを一体に構成して
も良い。

【００９２】

【発明の効果】本発明は以上説明した通りであるので、
以下の効果を奏する。請求項１記載のＡ／Ｄコンバータ
によれば、逐次比較方式の特性に基づき、誤り可能性ビ
ット判定手段が、最下位ビットのデータ値と最初に異な
るデータ値を有するビットを比較誤りが生じた可能性が
高い誤り可能性ビットとして判定することで、その判定
結果に基づいて不要な再変換処理などを抑制することに
より、変換処理に要する時間を短縮することができる。

【００９３】請求項２記載のＡ／Ｄコンバータによれ
ば、誤り可能性ビット判定手段を、最上位ビットまで比
較を行った結果、データ値が最下位ビットと異なった状
態となるビットが存在しなかった場合には、最上位ビッ
トを誤り可能性ビットとして判定するので、Ａ／Ｄ変換
値がオール“０”やオール“１”である場合でも、誤り
可能性ビットを適切に判定することで、以降の処理を適
切に行うことができる。

【００９４】請求項３記載のＡ／Ｄコンバータによれ
ば、誤り可能性ビット判定手段により判定された誤り可
能性ビットの桁位置が許容誤差範囲内に対応する桁位置
を超えている場合には、再変換手段により入力信号レベ
ルを再度Ａ／Ｄ変換させるので、変換値に誤りが生じて
いても許容誤差範囲内にある場合には不要な再変換処理
を行うことなく、変換に要する時間を短縮することがで
きる。

【００９５】請求項４記載のＡ／Ｄコンバータによれ
ば、ユーザが要求する許容誤差範囲を、許容誤差範囲指
定手段によって任意に指定することができる。請求項５
記載のＡ／Ｄコンバータによれば、再変換手段は、比較
的誤りが生じている可能性が高い誤り可能性ビット以降
の下位ビットについて入力信号レベルを再度Ａ／Ｄ変換
させるので、再変換処理を効率的に行うことができる。

【００９６】請求項６または７記載のＡ／Ｄコンバータ
によれば、再変換手段は、誤り可能性ビットまでの上位
ビットについて入力信号レベルを再度Ａ／Ｄ変換させ、
その結果が前回の変換値と一致する場合はその時点でＡ
／Ｄ変換を中止するので、不要な処理を省略することが
できる。また、前記結果が前回の変換値と一致しない場
合は、再変換手段が新たにＡ／Ｄ変換をやり直させるこ
とで（請求項６）正しい変換値を得ることができる。ま
たは再変換手段がＡ／Ｄ変換を続行させることで（請求
項７）再変換を行う時間を短縮することができる。

【００９７】請求項８記載のＡ／Ｄコンバータによれ
ば、誤り可能性ビット判定手段は、再変換手段による再
変換結果についても誤り可能性ビットの判定を行い、再
変換手段は、誤り可能性ビットの桁位置が前回の変換値
についての誤り可能性ビットの桁位置よりも上位である
場合は、再度入力信号レベルをＡ／Ｄ変換させるので、
最初の変換値に２ビット以上の比較誤りが生じている場
合でも正確な変換値を得ることができる。

【００９８】請求項９記載のＡ／Ｄコンバータによれ
ば、限度値比較手段は、限度値設定手段によって変換値
に対し所定の許容誤差値を加減算することにより設定さ
れた上限値及び下限値を順次Ｄ／Ａ変換して入力信号レ
ベルとの比較を順次い、再変換手段は、その比較の結
果、入力信号レベルが上限値に対応するレベルを上回っ
ている場合又は下限値に対応するレベルを下回っている
場合は、入力信号レベルを再度Ａ／Ｄ変換させるので、
最初のＡ／Ｄ変換値が入力信号レベルに対して所定の許
容誤差値以内で変換されていれば再変換を行わないこと
で、変換処理に要する時間を短縮することができる。

【００９９】請求項１０記載のＡ／Ｄコンバータによれ
ば、限度値比較手段は、誤り可能性ビットの桁位置が許
容誤差範囲内に対応する桁位置を超えている場合で且つ
変換値の最下位ビットのデータ値が“１”である場合
は、限度値設定手段により設定された上限値をＤ／Ａ変
換して入力信号レベルとの比較を行い、前記桁位置を超
えている場合で且つ前記変換値の最下位ビットのデータ
値が“０”である場合は、限度値設定手段により設定さ
れた下限値をＤ／Ａ変換して入力信号レベルとの比較を
行うので、入力信号レベルと限度値との比較を行う時間
を短縮することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例における電気的構成を示す
機能ブロック図

【図２】制御内容を示すフローチャート

【図３】（ａ）はある入力信号のサンプルについてＡ／
Ｄ変換が正常に行われた場合、（ｂ）は途中で誤判定を
生じた場合の一例を示す図

【図４】本発明の第２実施例を示す図１相当図

【図５】図２相当図

【図６】Ａ／Ｄ変換値の再変換を説明する図

【図７】本発明の第３実施例を示す図２相当図

【図８】図６相当図

【図９】本発明の第４実施例を示す図２相当図

【図１０】本発明の第５実施例を示す図１相当図

【図１１】図２相当図

【図１２】（ａ）は最初の変換値に２ビットの誤りが生
じている場合を示し、（ｂ）はその変換値に基づいて再
変換値を行った状態を示す

【図１３】本発明の第６実施例を示す図１相当図

【図１４】図２相当図

【図１５】本発明の第７実施例を示す図１相当図

【図１６】図２相当図

【図１７】従来技術を示す図１相当図

【符号の説明】

５はコンパレータ（限度値比較手段）、１１は誤り可能
性ビット判定回路（誤り可能性ビット判定手段）、１２
は比較判定回路（再変換手段）、１３は許容範囲設定レ
ジスタ（許容誤差範囲指定手段）、１４はデータ比較回
路（再変換手段）、１５は比較判定回路（再変換手
段）、１６は誤り可能性ビット判定回路（誤り可能性ビ
ット判定手段）、１８は演算回路（限度値設定手段）、
１９及び１９ａは制御回路（再変換手段）を示す。

フロントページの続きＦターム(参考） 5J022 AA02 AB01 AC01 BA02 BA05 CA10 CB01 CD00 CE09 CF01 5J065 AA01 AA05 AB01 AD13 AE06 AF01 AG04 AH02 AH04 AH15

Claims

【特許請求の範囲】

【請求項１】アナログ入力信号のレベルを逐次比較方
式により複数ビットのデジタルデータにＡ／Ｄ変換する
Ａ／Ｄコンバータにおいて、前記デジタルデータの変換値について、最下位ビットの
データ値をその次以降の上位ビットのデータ値と順次比
較して行き、前記データ値が最初に異なった状態となる
ビットを前記入力信号レベルに対する比較を誤った可能
性がある誤り可能性ビットとして判定する誤り可能性ビ
ット判定手段を備えたことを特徴とするＡ／Ｄコンバー
タ。
【請求項２】誤り可能性ビット判定手段は、最上位ビ
ットまで比較を行った結果、データ値が最下位ビットと
異なった状態となるビットが存在しなかった場合には、
前記最上位ビットを誤り可能性ビットとして判定するこ
とを特徴とする請求項１記載のＡ／Ｄコンバータ。
【請求項３】誤り可能性ビット判定手段により判定さ
れた誤り可能性ビットの桁位置が許容誤差範囲内に対応
する桁位置を超えているか否かを判断して、前記桁位置
を超えている場合には入力信号レベルを再度Ａ／Ｄ変換
させる再変換手段を備えたことを特徴とする請求項１ま
たは２記載のＡ／Ｄコンバータ。
【請求項４】許容誤差範囲を設定するビットの桁位置
を指定可能に構成される許容誤差範囲指定手段を備えた
ことを特徴とする請求項３記載のＡ／Ｄコンバータ。
【請求項５】再変換手段は、誤り可能性ビット以降の
下位ビットについて入力信号レベルを再度Ａ／Ｄ変換さ
せることを特徴とする請求項３または４記載のＡ／Ｄコ
ンバータ。
【請求項６】再変換手段は、誤り可能性ビットまでの
上位ビットについて入力信号レベルを再度Ａ／Ｄ変換さ
せ、その結果が前回の変換値と一致する場合はその時点
でＡ／Ｄ変換を中止すると共に、前記結果が前回の変換
値と一致しない場合は、新たに前記入力信号レベルにつ
いてのＡ／Ｄ変換をやり直させることを特徴とする請求
項３または４記載のＡ／Ｄコンバータ。
【請求項７】再変換手段は、誤り可能性ビットまでの
上位ビットについて入力信号レベルを再度Ａ／Ｄ変換さ
せ、その結果が前回の変換値と一致する場合はその時点
でＡ／Ｄ変換を中止すると共に、前記結果が前回の変換
値と一致しない場合はＡ／Ｄ変換を続行させることを特
徴とする請求項３または４記載のＡ／Ｄコンバータ。
【請求項８】誤り可能性ビット判定手段は、再変換手
段による再変換結果についても誤り可能性ビットの判定
を行い、再変換手段は、前記誤り可能性ビットの桁位置が前回の
変換値についての誤り可能性ビットの桁位置よりも上位
である場合は、再度入力信号レベルをＡ／Ｄ変換させる
ことを特徴とする請求項５または７記載のＡ／Ｄコンバ
ータ。
【請求項９】アナログ入力信号のレベルを逐次比較方
式により複数ビットのデジタルデータにＡ／Ｄ変換する
Ａ／Ｄコンバータにおいて、前記デジタルデータの変換値に対して所定の許容誤差値
を加減算することにより上限値及び下限値を設定する限
度値設定手段と、この限度値設定手段により設定された上限値及び下限値
を順次Ｄ／Ａ変換して、前記入力信号レベルとの比較を
順次行う限度値比較手段と、この限度値比較手段による比較の結果、前記入力信号レ
ベルが前記上限値に対応するレベルを上回っている場合
又は前記下限値に対応するレベルを下回っている場合
は、前記入力信号レベルを再度Ａ／Ｄ変換させる再変換
手段とを備えたことを特徴とするＡ／Ｄコンバータ。
【請求項１０】デジタルデータの変換値について、最
下位ビットのデータ値をその次以降の上位ビットのデー
タ値と順次比較して行き、前記データ値が最初に異なる
ビットを前記入力信号レベルに対する比較を誤った可能
性がある誤り可能性ビットとして判定する誤り可能性ビ
ット判定手段を備え、限度値比較手段は、前記誤り可能性ビット判定手段によ
り判定された誤り可能性ビットの桁位置が許容誤差範囲
内に対応する桁位置を超えているか否かを判断して、前
記桁位置を超えている場合で且つ前記変換値の最下位ビ
ットのデータ値が“１”である場合は、限度値設定手段
により設定された上限値をＤ／Ａ変換して入力信号レベ
ルとの比較を行い、前記桁位置を超えている場合で且つ
前記変換値の最下位ビットのデータ値が“０”である場
合は、限度値設定手段により設定された下限値をＤ／Ａ
変換して入力信号レベルとの比較を行うことを特徴とす
る請求項９記載のＡ／Ｄコンバータ。