WO2023286548A1 - メモリ装置 - Google Patents

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WO2023286548A1
WO2023286548A1 PCT/JP2022/024891 JP2022024891W WO2023286548A1 WO 2023286548 A1 WO2023286548 A1 WO 2023286548A1 JP 2022024891 W JP2022024891 W JP 2022024891W WO 2023286548 A1 WO2023286548 A1 WO 2023286548A1
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voltage
output
dac
area
digital
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PCT/JP2022/024891
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English (en)
French (fr)
Inventor
雄一 國生
Original Assignee
ローム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only

Definitions

  • the invention disclosed in this specification relates to a voltage regulation circuit.
  • abnormal voltage detection circuits such as an overvoltage detection circuit (for example, Patent Document 1) that detects an overvoltage of the output voltage of a power supply circuit, or a reduced voltage detection circuit that detects a reduced voltage of the output voltage are known.
  • an overvoltage detection circuit for example, Patent Document 1
  • a reduced voltage detection circuit that detects a reduced voltage of the output voltage
  • Abnormal voltage detection circuits such as those described above often have a DAC (Digital Analog Converter) and a comparator.
  • a reference voltage as an output of the DAC and a voltage based on the output voltage are input to the comparator.
  • the voltage regulation circuit disclosed herein a digital-to-analog converter; a comparator including a first input terminal to which a predetermined voltage can be input, and a second input terminal to which a voltage based on the output of the digital-to-analog converter is input; a control unit that outputs DAC data to the digital-analog conversion unit; with The control unit is configured to perform a first search for determining bits of the DAC data in order from the upper bit based on the output result of the comparator.
  • FIG. 1 is a diagram showing the configuration of a power supply device according to an exemplary embodiment of the present disclosure.
  • FIG. 2 is a block diagram showing a configuration example of an OTP block.
  • FIG. 3 is a diagram showing a specific configuration example of a memory cell.
  • FIG. 4 is a flowchart of an example of write processing to a register.
  • FIG. 5 is a diagram showing an example of writing to a register.
  • FIG. 6 is a diagram showing an example of writing to a register.
  • FIG. 7 is a diagram illustrating an example of writing to a register;
  • FIG. 8 is a diagram showing the configuration of a power supply device according to another embodiment.
  • FIG. 9 is a diagram showing a configuration example of the overvoltage detection circuit and the undervoltage detection circuit.
  • FIG. 9 is a diagram showing a configuration example of the overvoltage detection circuit and the undervoltage detection circuit.
  • FIG. 10 is a diagram showing an example of the first search.
  • FIG. 11 is a diagram showing an example of the second search.
  • FIG. 12 is a diagram showing the configuration of a voltage adjustment circuit according to another embodiment.
  • FIG. 13 is a diagram illustrating a configuration example related to other functional unit stop control.
  • FIG. 14 is a timing chart showing an example of other functional unit stop control.
  • FIG. 1 shows the configuration of a power supply device 5 as an example of a target (application) to which a memory device according to an exemplary embodiment of the present disclosure is applied.
  • the power supply 5 includes a memory device 10 .
  • the power supply device 5 is a semiconductor device (IC package) having an OTP block 1, a control section (controller) 2, DC/DC converter circuits 3A to 3D, and a detection section 4 integrated in one chip. .
  • the power supply device 5 can generate a plurality of output voltages VO1 to VO4, and is mounted on a vehicle, for example.
  • the OTP block 1 consists of memory cells and their peripheral circuits (both not shown). Various setting information and the like are stored in the memory cells. A detailed configuration of the OTP block 1 will be described later.
  • the control section 2 is a device that controls each section of the power supply device 5 .
  • the control unit 2 controls the OTP block 1, for example.
  • a memory device 10 is configured by the OTP block 1 and the control unit 2 . That is, the power supply device 5 has a memory device 10 .
  • the control unit 2 has a register 20. Data read from the OTP block 1 (memory cells) according to an instruction from the control unit 2 is stored in the register 20 .
  • Each of the DC/DC converter circuits 3A-3D DC/DC-converts an input voltage into output voltages VO1-VO4 and outputs them.
  • the set values of the output voltages VO1 to VO4 are set by the data stored in the register 20.
  • the detection unit 4 detects overvoltage or undervoltage of each of the output voltages VO1 to VO4 and outputs a detection signal RST.
  • a threshold value for detection of the detection unit 4 is set by data stored in the register 20 .
  • FIG. 2 is a block diagram showing a configuration example of the OTP block 1. As shown in FIG.
  • the OTP block 1 has an input buffer 11, a timing circuit 12, an X decoder 13, memory cells 14, a bit detection section 15, and a data input/output section 16. .
  • the input buffer 11 stores addressing information input from the control unit 2 .
  • the timing circuit 12 performs timing control of the X-decoder 13 , bit detection section 15 and data input/output section 16 .
  • the X-decoder 13 selects word lines (rows) in the memory cells 14 based on addressing information input from the input buffer 11 via the timing circuit 12 .
  • the memory cell 14 is composed of a plurality of cells arranged in a matrix.
  • One cell is composed of a transistor.
  • the bit detection unit 15 detects the logical value (0 or 1) of bit data stored in each cell of the word line selected by the X-decoder 13 in the memory cell 14 .
  • the data input/output unit 16 outputs the data of each cell of the selected word line to the control unit 2 based on the detection result by the bit detection unit 15 . That is, the data of the selected word line is read out from the memory cell 14 by the bit detection section 15 and the data input/output section 16 .
  • FIG. 3 is a diagram showing a specific configuration example of the memory cell 14. As shown in FIG. It should be noted that FIG. 3 illustrates only a part of the memory cells 14 .
  • the memory cell 14 has a normal area and a counter area.
  • OTP cells 141 are arranged in a matrix in the normal area.
  • Counter cells 142 are arranged in a matrix in the counter area.
  • the OTP cell 141 is composed of two MOS transistors. Each gate of the two MOS transistors is commonly connected to the word line WL. The first ends of the two MOS transistors are connected together. A second end of one MOS transistor is connected to the bit line BL. A second end of the other MOS transistor is connected to the bit line BLC.
  • bit line units BU each consisting of bit line BL and bit line BLC are provided.
  • a sense amplifier 15A is inserted between the bit lines BL and BLC in one bit line unit BU. That is, 32 sense amplifiers 15A are provided in the normal area.
  • the sense amplifier 15A constitutes the bit detection section 15.
  • a voltage can be commonly applied by the voltage applying unit VCC to each node where the first ends of the MOS transistors in each OTP cell 141 connected between the bit lines BL and BLC in one bit line unit BU are connected. be.
  • the OTP cell 141 data is written only once by injecting charges into the gate of either one of the MOS transistors.
  • the bit data value (0 or 1) stored in the OTP cell 141 differs depending on the MOS transistor into which charge is injected. By injecting charge into the gate of any one of the MOS transistors, the threshold voltage of each MOS transistor in the OTP cell 141 is made different.
  • the X-decoder 13 selects the word line WL by applying a predetermined voltage to the word line WL.
  • a voltage is applied to the OTP cell 141 of the selected word line WL by the voltage applying unit VCC.
  • the degree of ON of each MOS transistor differs due to the difference in the threshold voltage of each MOS transistor in the OTP cell 141 of the selected word line WL. Therefore, a difference occurs in the current flowing through each MOS transistor.
  • the sense amplifier 15A amplifies and outputs the current difference. Thereby, the sense amplifier 15A detects the logical value of the bit data stored in the OTP cell 141 of the selected word line WL.
  • Each bit data of the 32 OTP cells 141 of the selected word line WL in the normal area is detected by each of the 32 sense amplifiers 15A.
  • the data input/output unit 16 outputs 32-bit normal area data DOUT based on the detection result of each sense amplifier 15A.
  • the counter cell 142 is composed of a first cell 142A composed of one MOS transistor and a plurality of second cells 142B composed of two MOS transistors.
  • the counter cell 142 has, for example, three second cells 142B.
  • the gate of the MOS transistor forming the first cell 142A is connected to the word line WL.
  • a first terminal of the MOS transistor is connected to a voltage application terminal of the voltage application section VCC.
  • a second end of the MOS transistor in question is connected to the bit line BLC.
  • the second cell 142B is composed of two MOS transistors. Each gate of the two MOS transistors is commonly connected to the word line WL to which the gate of the first cell 142A is connected. That is, each gate of the plurality of second cells 142B is connected to a common word line WL. The first ends of the two MOS transistors are connected together. A second end of one MOS transistor is connected to the bit line BL. A second end of the other MOS transistor is connected to the bit line BLC.
  • a word line WL is common to the normal area and the counter area. That is, 32 OTP cells 141 and 3 counter cells 142 are provided for one word line WL (one word region W in FIG. 3).
  • bit line units BU consisting of bit lines BL and bit lines BLC.
  • a sense amplifier 15B is inserted between the bit lines BL and BLC in one bit line unit BU. That is, three sense amplifiers 15B are provided in the counter area.
  • the sense amplifier 15B constitutes the bit detection section 15 together with the sense amplifier 15A.
  • a voltage can be commonly applied by a voltage applying unit VCC to the first ends of the MOS transistors forming the cells 142A and 142B in the counter cells 142 connected to the bit lines BL and BLC in one bit line unit BU. be.
  • the X-decoder 13 selects the word line WL by applying a predetermined voltage to the word line WL.
  • a voltage is applied by the voltage application unit VCC to the counter cell 142 (first cell 142A, second cell 142B) of the selected word line WL.
  • the sense amplifier 15B amplifies and outputs the current difference. If the state in which the current on the bit line BLC side is large is assumed to be "0" in the bit data, the sense amplifier 15B sets the logic value of the bit data stored in the counter cell 142 of the selected word line WL to "0". Detect as
  • the threshold voltage of the MOS transistors on the bit line BLC side is equal to the bit line It is larger than the threshold voltage of the MOS transistor on the BL side. Therefore, the current flowing from the counter cell 142 of the selected word line WL to the bit lines BL and BLC is larger on the bit line BL side.
  • the sense amplifier 15B amplifies and outputs the current difference. When bit data "0" is defined as described above, the sense amplifier 15B detects the logical value of the bit data stored in the counter cell 142 of the selected word line WL as "1".
  • bit data can be changed by writing from a non-written state. Note that the counter cell 142 can be written only once.
  • Each bit data of the three counter cells 142 of the selected word line WL in the counter area is detected by each of the three sense amplifiers 15B.
  • the data input/output unit 16 outputs 3-bit counter area data COUNTOUT based on the detection result of each sense amplifier 15B.
  • the larger bit data among the bit data of the counter area data COUNTOUT is determined as the read bit data. That is, the read bit data is determined by majority vote. This makes it possible to read bit data from the counter area more reliably.
  • the counter area data may be 5 or more odd bits.
  • the memory cell 14 has a first region R1 and a second region R2. Note that the address in the memory cell 14 shown in FIGS. 5 to 7 indicates one word.
  • the first 8-bit region r81 from the uppermost in the normal area indicates its own address
  • the second 8-bit region r82 indicates the start address of the write region in the register 20
  • 3 8-bit areas r83 and r84 of the 4th and 8-bit areas respectively indicate the start and end addresses of the areas of the normal area in which data to be written in the register 20 are stored.
  • the number of bits in the regions r82, r83, and r84 is not limited to 8 bits.
  • the first area R1 also includes a counter area. If the data at the start and end addresses have not yet been written to the normal area having the same address as the counter area, the counter area has not yet been written. In this case, each of the three bit data is "0" in the counter area. Writing to the first region R1 is performed only once for each address, and is performed in order from the start address of the first region R1.
  • writing is performed in the counter area, and each of the three bit data is set to "1".
  • Writing in the normal area and the counter area is performed by applying an overvoltage to one side of a set of MOS transistors in the memory cell by a circuit (not shown) to inject charge into the gate.
  • the first area R1 is the area from the top address (0x00) to 0x1F in the examples shown in FIGS.
  • the first area R1 is not limited to this.
  • it may start from an address other than the top address, and the end address is not limited to 0x1F.
  • the second area R2 has a start address next to the end address (0x1F) of the first area R1 and an end address of 0xBF.
  • Main data is stored in the normal area of the second region R2.
  • the main data is various setting information and the like.
  • the setting information includes, for example, the set output voltages of the DC/DC converter circuits 3A to 3D, the threshold voltage of the detection section 4, and the like.
  • control unit 2 first reads data for one address (one word) from the first region R1 in the memory cell 14 by designating an address (step S1). First, data is read from the start address of the first region R1.
  • step S2 determines whether the bit data (count value) read from the counter area is "1" (step S2). If so (Yes in step S2), data is written in the 8-bit areas r82 to r83 in the normal area. Therefore, in step S3, the control unit 2 converts the data in the area included in the normal area of the second area from the start address written in the 8-bit area r83 to the end address written in the 8-bit area r84 to 8 Write to an area of register 20 starting from the starting address written to bit area r82. The end address in the area of the register 20 to be written is determined from the amount of data in the area from the start address to the end address in the second area R2.
  • step S3 the process returns to step S1, and the control unit 2 reads from the address next to the previous address in the first area R1.
  • step S2 if the read count value is "0" (No in step S2), the flowchart shown in FIG. 4 is completed. In other words, the data in the area other than the area rewritten by the processing shown in FIG. 4 in the register 20 is used with the initial value.
  • FIG. 5 in the first area R1 of the memory cell 14, writing to the 8-bit areas r82 to r83 is not performed for any addresses, and each bit data in the counter area is all "0".
  • step S2 When the processing shown in FIG. 4 is performed in the state of the memory cell 14 shown in FIG. 5, reading is performed from the start address of the first area in step S1. Then, since the read count value is "0" in step S2, the process is completed.
  • address information (0x20, 0x40, 0x4F) is written in the 8-bit areas r82 to r84 of the start address of the first area R1 from the state of the memory cell 14 shown in FIG.
  • writing is performed in the counter area of the start address of the first region R1, and each of the three bit data is "1".
  • step S2 When the processing shown in FIG. 4 is performed in the state shown in FIG. 6, reading is performed from the start address of the first area in step S1. Then, in step S2, since the read count value is "1", the process proceeds to step S3, where the address from the start address 0x40 written in the 8-bit area r83 to the end address 0x4f written in the 8-bit area r84 is read. Data is written from the area included in the normal area of the second area R2 to the area of the register 20 starting from the start address 0x20 written in the 8-bit area r82.
  • address information (0x20, 0x60, 0x6F) is written in the 8-bit areas r82 to r84 at the address next to the start address of the first area R1 from the state of the memory cell 14 shown in FIG. ing.
  • writing is performed in the counter area of the address next to the start address of the first area R1, and each of the three bit data is "1".
  • step S2 When the processing shown in FIG. 4 is performed in the state shown in FIG. 7, reading is performed from the start address of the first area in step S1. Then, in step S2, since the read count value is "1", the process proceeds to step S3, where the address from the start address 0x40 written in the 8-bit area r83 to the end address 0x4f written in the 8-bit area r84 is read. Data is written from the area included in the normal area of the second area R2 to the area of the register 20 starting from the start address 0x20 written in the 8-bit area r82.
  • step S2 since the read count value is "1", the process proceeds to step S3, where the address from the start address 0x60 written in the 8-bit area r83 to the end address 0x6f written in the 8-bit area r84 is read. Data is written from the area included in the normal area of the second area R2 to the area of the register 20 starting from the start address 0x20 written in the 8-bit area r82.
  • the OTP cell can be written only once in the normal area of the second region R2, the data to be written to the register 20 is updated by writing to the first region R1 (FIG. 6). , FIG. 7). Therefore, it is possible to pseudo-write to the OTP memory multiple times, and it is possible to flexibly change functions such as various settings.
  • FIG. 8 is a diagram showing the configuration of a power supply device 50 according to another embodiment.
  • the difference between the power supply device 50 shown in FIG. 8 and the power supply device 5 (FIG. 1) according to the above-described embodiment is that it has an overvoltage detection circuit 6 and a reduced voltage detection circuit 7 .
  • An overvoltage detection circuit (OVD) 6 compares the output voltage VO1 with a threshold voltage set by the control unit 2, and when it detects that the output voltage VO1 has risen and exceeded the threshold voltage, overvoltage detection indicating an overvoltage abnormality. It outputs the signal DT_OV.
  • a voltage drop detection circuit (UVD) 7 compares the output voltage VO1 with a threshold voltage set by the control unit 2, and indicates a voltage drop abnormality when detecting that the output voltage VO1 has dropped below the threshold voltage. It outputs a voltage drop detection signal DT_UV.
  • FIG. 9 is a diagram showing a configuration example of the overvoltage detection circuit 6 and the undervoltage detection circuit 7. As shown in FIG.
  • the overvoltage detection circuit 6 has voltage dividing resistors Ra and Rb, a comparator 61 , and a digital analog converter (hereinafter referred to as "DAC") 62 .
  • One end of the resistor Ra is connected to the external terminal T1.
  • the external terminal T1 is provided in the power supply device 50 (FIG. 8) and can be applied with the output voltage VO1.
  • the other end of resistor Ra is connected to one end of resistor Rb.
  • the other end of the resistor Rb is connected to the ground application end. That is, the resistors Ra and Rb are connected in series between the application terminal of the output voltage VO1 and the application terminal of the ground.
  • the node to which the resistors Ra and Rb are connected is connected to the non-inverting input terminal (+) of the comparator 61 .
  • the input signal IN obtained by dividing the output voltage VO1 by the resistors Ra and Rb can be input to the non-inverting input terminal of the comparator 61.
  • the DAC 62 D/A converts the DAC data DT_DAT_OVD input from the control unit 2 and inputs an analog signal to the inverting input terminal ( ⁇ ) of the comparator 61 .
  • the comparator 61 compares the input signal IN with the analog signal as the reference voltage output from the DAC 62, and outputs the overvoltage detection signal DET_OVD as a comparison result.
  • the comparator 61 may be a hysteresis comparator having hysteresis, or may be a comparator having no hysteresis.
  • the voltage drop detection circuit 7 has resistors Ra and Rb for voltage division, a comparator 71 and a DAC 72 .
  • the resistors Ra and Rb are shared with the overvoltage detection circuit 6 .
  • the node to which the resistors Ra and Rb are connected is connected to the inverting input terminal ( ⁇ ) of the comparator 71 .
  • the input signal IN obtained by dividing the output voltage VO1 by the resistors Ra and Rb can be input to the inverting input terminal of the comparator 71.
  • the DAC 72 D/A converts the DAC data DAC_UV input from the control unit 2 and inputs an analog signal to the non-inverting input terminal (+) of the comparator 71 .
  • the comparator 71 compares the input signal IN with the analog signal as the reference voltage output from the DAC 72, and outputs the reduced voltage detection signal DET_UVD as a comparison result.
  • the comparator 71 may be a hysteresis comparator having hysteresis or a comparator without hysteresis.
  • the voltage drop detection signal DET_UVD output from the comparator 71 is switched from low level to high level assuming that the output voltage VO1 has fallen below the threshold voltage.
  • the first search which will be described later, is restricted in that it is not possible to search within a range equal to or less than the hysteresis width. This is because, for example, when the output of the comparator is switched from low level to high level, it is not possible to find the exact switching point from low level to high level unless it is returned from high level to low level once.
  • a voltage adjustment circuit 60 is composed of a comparator 61 and a DAC 62 included in the overvoltage detection circuit 6 and the control section 2 .
  • the voltage adjustment circuit 60 adjusts the output (analog voltage) of the DAC 62 to a desired reference voltage.
  • the reference voltage in the overvoltage detection circuit 6 as indicated by the dashed line in FIG. Search for DAC data DAC_OV whose output matches the input signal IN.
  • a voltage adjustment circuit 70 is configured from the comparator 71 and the DAC 72 included in the voltage reduction detection circuit 7 and the control section 2 .
  • the voltage adjustment circuit 70 adjusts the output (analog signal) of the DAC 72 to a desired reference voltage.
  • a search is made for DAC data DAC_UV such that the output of DAC 72 matches the input signal IN.
  • the first search and the second search are combined.
  • the first search is specifically a binary search.
  • the second search is specifically a monotonically changing (monotonically increasing or monotonically decreasing) search.
  • the first search is a method in which the input signal IN and the outputs of the DACs 62 and 72 are compared by the comparators 61 and 71, and the bits of the DAC data are determined in order from the upper bits.
  • the DAC 72 is assumed to be a 12-bit DAC as an example.
  • FIG. 10 the DAC data DAC_UV set chronologically by the control unit 2 is at the top, the DAC data DAC_UV code (binary, decimal notation) is on the vertical axis of the graph, and the output (analog voltage) of the DAC 72 is on the time axis. and the output of the comparator 71 at the bottom.
  • FIG. 10 also shows the input signal IN. Note that this also applies to FIG. 11, which will be described later.
  • the input signal IN is lower than the output of the DAC 72, and the output of the comparator 71 becomes high level.
  • the input signal IN is higher than the output of the DAC 72, and the output of the comparator 71 becomes low level.
  • the input signal IN is lower than the output of the DAC 72, and the output of the comparator 71 becomes high level.
  • the control unit 2 determines the third high-order bit of the DAC data DAC_UV to be "0”, the next high-order bit (fourth high-order bit) to "1”, and the other bits to "1”. 0”. Thereafter, the same processing is repeated, and as shown in FIG. 10, up to the 7th high-order bit is determined, and finally the DAC data DAC_UV is set to 0x541.
  • the output of the DAC 72 here is lower than the input signal IN, and the output of the comparator 71 is at low level.
  • the control unit 2 confirms from the output of the comparator 71 that the output of the DAC 72 is lower than the input signal IN, it shifts to the second search.
  • the DAC data is incremented or decremented by 1 in decimal to monotonically increase or decrease the output of the DAC, and the DAC data where the level of the output of the comparator is switched. , as the final DAC data.
  • the second search shown in the example of FIG. 11 is performed.
  • the second search is performed in a monotonically increasing manner because in the voltage drop detection circuit 7, the comparator 71 having hysteresis outputs the input signal IN that is decreasing from the DAC 72. This is because it is necessary to detect the voltage drop by detecting that the voltage has fallen below the reference voltage. Similarly, in the overvoltage detection circuit 6, it is necessary to detect overvoltage by detecting that the rising input signal IN exceeds the reference voltage output from the DAC 62 by the comparator 61 having hysteresis. In the second search, a monotonically decreasing search is performed. Thus, the control unit 2 switches the direction of monotonous change of the second search according to the function of the abnormal voltage detection circuit. If the comparator does not have hysteresis, the second search may be monotonic change in either direction.
  • the second search does not necessarily have to be performed in the case of adjustment of the reference voltage that does not require high accuracy.
  • Such adjustment of the reference voltage can be performed at the time of shipment of the power supply device 50 from the factory or after the shipment from the factory. In particular, if adjustments are made after shipment from the factory, changes over time can be dealt with. Further, when adjustment is performed after shipment from the factory, writing may be performed to the first region R1 (FIG. 5) in the memory cell 14 described above according to the DAC data determined by the search.
  • the voltage adjustment circuit is not limited to the abnormal voltage detection circuit such as the overvoltage detection circuit and undervoltage detection circuit described above, and can be used to adjust the output voltage of the power supply circuit.
  • FIG. 12 is a diagram showing the configuration of a voltage adjustment circuit 80 used to adjust the output voltage VO1 of an LDO (Low Dropout) 81 as an example of a power supply circuit.
  • LDO Low Dropout
  • the LDO 81 is a DC/DC converter circuit that converts the input voltage VIN to the output voltage VO1.
  • the LDO 81 has a PMOS transistor 81A, an error amplifier 81B, and feedback resistors 81C and 81D.
  • the source of the PMOS transistor 81A is connected to the external terminal T2.
  • An input voltage VIN can be applied to the external terminal T2.
  • the drain of the PMOS transistor 81A is connected to one end of the feedback resistor 81C.
  • the other end of the feedback resistor 81C is connected to one end of the feedback resistor 81D.
  • the other end of the feedback resistor 81D is connected to the ground application end.
  • a node N81 to which the feedback resistors 81C and 81D are connected is connected to the non-inverting input terminal (+) of the error amplifier 81B.
  • the voltage adjustment circuit 80 is a circuit that adjusts the reference voltage input to the inverting input terminal (-) of the error amplifier 81B in order to adjust the output voltage VO1 of the LDO 81 to a desired voltage.
  • the voltage adjustment circuit 80 has a DAC 82 , a comparison circuit 83 and a control section 2 .
  • the DAC 82 D/A-converts the DAC data input from the control section 2 and outputs the analog signal as the reference voltage REF1 to the inverting input terminal of the error amplifier 81B.
  • the comparison circuit 83 has a comparator 83A, a DAC 83B, and voltage dividing resistors 83C and 83D. Voltage dividing resistors 83C and 83D are connected in series between the output terminal of the LDO 81 (the application terminal of the output voltage VO1) and the ground application terminal. The node to which the voltage dividing resistors 83C and 83D are connected is connected to the non-inverting input terminal (+) of the comparator 83A.
  • a reference voltage REF2 output from the DAC 83B is input to the inverting input terminal (-) of the comparator 83A.
  • the voltage of the node N81 is controlled to match the reference voltage REF1 to generate the output voltage VO1.
  • a voltage obtained by dividing the output voltage VO1 by the voltage dividing resistors 83C and 83D is compared with the reference voltage REF2 by the comparator 83A.
  • the comparator 83A outputs a comparison signal CMP as a comparison result.
  • the reference voltage REF2 is set to a desired voltage by the DAC 83B. It is also possible to apply the previously described search method to this setting. Then, the control unit 2 performs the above-described first search and second search while monitoring the comparison signal CMP, so that the voltage input to the non-inverting input terminal (+) of the comparator 83A becomes the reference voltage REF2. Determine the DAC data that match. This adjusts the reference voltage REF1 so that the output voltage VO1 matches the desired voltage.
  • the feedback resistors 81C and 81D may be adjusted instead of adjusting the reference voltage REF1 by the DAC.
  • FIG. 13 is a diagram showing a configuration example related to other functional unit stop control.
  • the configuration shown in FIG. 13 also includes the configurations of the overvoltage detection circuit 6 and the undervoltage detection circuit 7 described above. 13 includes a DAC control section 21, other functional section 22, and an AND circuit 23.
  • DAC data is input from the DAC control unit 21 to each of the DACs 62 and 72 of the overvoltage detection circuit 6 and the undervoltage detection circuit 7 .
  • a clock signal CLK ⁇ b>1 from the oscillator 9 is input to the DAC control unit 21 .
  • a gating signal Gt output from the DAC control unit 21 is input to a first input terminal of the AND circuit 23 .
  • a clock signal CLK1 is input to the second input terminal of the AND circuit 23 .
  • the output of the AND circuit 23 is input to the other functional section 22 as the clock signal CLK2.
  • FIG. 14 shows waveform examples of the clock signal CLK1, the gating signal Gt, and the clock signal CLK2 in order from the top.
  • the DAC control unit 21 When the DAC control unit 21 is not performing a reference voltage adjustment operation (search) using the DACs 62 and 72, the gating signal Gt is set to a high level, and the AND circuit 23 receives the clock signal CLK1 output from the oscillator 9. It is output as it is as the clock signal CLK2 (before timing t1). As a result, the other functional section 22 is operating.
  • the gating signal Gt is switched to low level.
  • the clock signal CLK2 output from the AND circuit 23 is maintained at a low level, and the supply of the clock signal CLK1 to the other functional section 22 is stopped.
  • the other functional unit 22 stops operating. Note that when the search using the DACs 62 and 72 is completed, the gating signal Gt is switched to high level, and the supply of the clock signal CLK1 to the other functional section 22 is resumed.
  • the voltage regulation circuits (60, 70, 80) disclosed herein are: a digital-to-analog converter (62, 72, 82); a comparator (61, 71, 83A) including a first input terminal capable of inputting a predetermined voltage and a second input terminal receiving a voltage based on the output of the digital-analog converter; a control unit (2) that outputs DAC data to the digital-analog conversion unit; with The control section is configured to perform a first search for sequentially determining the bits of the DAC data from the upper bit based on the output result of the comparator (first configuration, FIGS. 9 and 12).
  • the first input terminal is configured to be electrically connectable to a first external terminal (T1) capable of applying an output voltage of a power supply circuit
  • T1 a first external terminal
  • the output of the digital-analog converter may be directly input to the second input terminal (second configuration, FIG. 9).
  • a voltage based on the output voltage of a power supply circuit (81) that outputs an output voltage based on the output of the digital-analog converter may be input to the second input terminal.
  • Good (third configuration, FIG. 12).
  • the output of the digital-analog converter may be a reference voltage input to an error amplifier (81B) included in the power supply circuit (fourth configuration, FIG. 12). .
  • control unit monotonically increases or decreases the output of the digital-analog conversion unit after the first search so that the level of the output of the comparator is
  • a second search may be performed to detect the DAC data at the point of switching (fifth configuration).
  • the comparator (71) has hysteresis to detect that the voltage input to the first input terminal has decreased and has fallen below the output of the digital-analog converter (72). A voltage reduction may be detected, and the control unit may perform the second search for monotonously increasing the output of the digital-analog conversion unit (sixth configuration, FIG. 9).
  • the comparator (61) has hysteresis, and detects that the voltage input to the first input terminal rises and exceeds the output of the digital-analog converter (62). An overvoltage may be detected, and the control section may perform the second search to monotonically decrease the output of the digital-analog conversion section (seventh configuration, FIG. 9).
  • control unit includes a DAC control unit (21) that controls the digital-analog conversion unit, and a function unit ( 22), wherein the supply of the clock signal from the oscillator (9) to the other functional unit is stopped when the first search by the DAC control unit is started (the first 8, Fig. 13).
  • control section may include an AND circuit (23) to which the gating signal output from the DAC control section and the clock signal are input (the ninth configuration, Fig. 13).
  • the power supply device (50) disclosed in the present specification includes a voltage adjustment circuit having the first configuration, a power supply circuit (3A), and an overvoltage detection circuit (6) for detecting an overvoltage of the output voltage of the power supply circuit. ), wherein the overvoltage detection circuit includes the digital-analog converter and the comparator (tenth configuration, FIG. 8).
  • the power supply device (50) disclosed in this specification includes the voltage adjustment circuit having the first configuration, a power supply circuit (3A), and a voltage drop detection circuit for detecting a voltage drop in the output voltage of the power supply circuit. (7), wherein the voltage reduction detection circuit includes the digital-analog converter and the comparator (eleventh configuration, FIG. 8).
  • the system disclosed in this specification is a system comprising a voltage regulation circuit having any one of the first to ninth configurations and a memory cell (14), the memory cell includes a first region (R1) and a second region (R2) that is writable only once;
  • the control unit has a register (20), In the first area, first area information about an area in the second area in which data to be written to the register is stored, and second area information about an area in the register to which the data is written are written. is possible and The control unit writes from the second area to the register based on the first area information and the second area information stored in the first area, The first area is written based on the DAC data determined based on the first search (FIGS. 2 and 8).
  • the present disclosure can be used, for example, in power supply devices.

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Abstract

電圧調整回路（６０、７０、８０）は、デジタルアナログ変換部（６２、７２、８２）と、所定電圧を入力可能な第１入力端と、前記デジタルアナログ変換部の出力に基づく電圧が入力される第２入力端と、を含むコンパレータ（６１、７１、８３Ａ）と、前記デジタルアナログ変換部にＤＡＣデータを出力する制御部（２）と、を備える。前記制御部は、前記コンパレータの出力結果に基づき前記ＤＡＣデータのビットを上位ビットから順に決定する第１のサーチを行う。

Description

メモリ装置
　本明細書中に開示されている発明は、電圧調整回路に関する。
　従来、電源回路の出力電圧の過電圧を検出する過電圧検出回路（例えば特許文献１）、あるいは、上記出力電圧の減電圧を検出する減電圧検出回路などの異常電圧検出回路が知られている。
特開２０１９－２２１０９９号公報
　上記のような異常電圧検出回路は、ＤＡＣ（Digital  Analog  Converter）と、コンパレータを有する場合が多い。上記コンパレータには、上記ＤＡＣの出力としての基準電圧と、上記出力電圧に基づく電圧とが入力される。ここで、ＤＡＣの個体ばらつき、あるいはＤＡＣの経時変化に対応して、ＤＡＣに入力させるＤＡＣデータを調整して、ＤＡＣの出力である基準電圧を所望の電圧に調整する必要がある。このような基準電圧の調整は、短時間で行うことが望まれる。
　例えば、本明細書中に開示されている電圧調整回路は、
　デジタルアナログ変換部と、
　所定電圧を入力可能な第１入力端と、前記デジタルアナログ変換部の出力に基づく電圧が入力される第２入力端と、を含むコンパレータと、
　前記デジタルアナログ変換部にＤＡＣデータを出力する制御部と、
を備え、
　前記制御部は、前記コンパレータの出力結果に基づき前記ＤＡＣデータのビットを上位ビットから順に決定する第１のサーチを行う構成としている。
　本明細書中に開示されている電圧調整回路によれば、デジタルアナログ変換部の出力に基づく電圧を短時間で調整することが可能となる。
図１は、本開示の例示的な実施形態に係る電源装置の構成を示す図である。 図２は、ＯＴＰブロックの構成例を示すブロック図である。 図３は、メモリセルの具体的な構成例を示す図である。 図４は、レジスタへの書き込み処理の一例に関するフローチャートである。 図５は、レジスタへの書き込みの一例を示す図である。 図６は、レジスタへの書き込みの一例を示す図である。 図７は、レジスタへの書き込みの一例を示す図である。 図８は、別実施形態に係る電源装置の構成を示す図である。 図９は、過電圧検出回路と減電圧検出回路の構成例を示す図である。 図１０は、第１のサーチの一例を示す図である。 図１１は、第２のサーチの一例を示す図である。 図１２は、別実施形態に係る電圧調整回路に関する構成を示す図である。 図１３は、他機能部停止制御に関する構成例を示す図である。 図１４は、他機能部停止制御の一例を示すタイミングチャートである。
　以下、本開示の例示的な実施形態について、図面を参照して説明する。
＜１．メモリ装置の適用対象＞
　図１は、本開示の例示的な実施形態に係るメモリ装置を適用する対象（アプリケーション）の一例としての電源装置５の構成を示す。電源装置５は、メモリ装置１０を含む。
　電源装置５は、ＯＴＰブロック１と、制御部（コントローラ）２と、ＤＣ／ＤＣコンバータ回路３Ａ～３Ｄと、検出部４と、を１つのチップに集積化して有する半導体装置（ＩＣパッケージ）である。電源装置５は、複数の出力電圧ＶＯ１～ＶＯ４を生成可能であり、例えば車両に搭載される。
　ＯＴＰブロック１は、メモリセルおよびその周辺回路（いずれも不図示）から構成される。メモリセルには、各種設定情報などが記憶される。なお、ＯＴＰブロック１の詳細な構成については、後述する。
　制御部２は、電源装置５の各部を制御する装置である。制御部２は、例えば、ＯＴＰブロック１を制御する。ＯＴＰブロック１と、制御部２と、からメモリ装置１０が構成される。すなわち、電源装置５は、メモリ装置１０を有している。
　制御部２は、レジスタ２０を有している。制御部２の指示によりＯＴＰブロック１（メモリセル）から読み出されたデータは、レジスタ２０に格納される。
　各ＤＣ／ＤＣコンバータ回路３Ａ～３Ｄは、入力電圧を出力電圧ＶＯ１～ＶＯ４にＤＣ／ＤＣ変換して出力する。各出力電圧ＶＯ１～ＶＯ４の設定値は、レジスタ２０に格納されたデータにより設定される。
　検出部４は、例えば、各出力電圧ＶＯ１～ＶＯ４の過電圧または低電圧を検出し、検出信号ＲＳＴを出力する。検出部４の検出用閾値は、レジスタ２０に格納されたデータにより設定される。
＜２．メモリ装置の構成＞
　次に、メモリ装置１０の構成について、より具体的に説明する。図２は、ＯＴＰブロック１の構成例を示すブロック図である。
　図２に示すように、ＯＴＰブロック１は、入力バッファ１１と、タイミング回路１２と、Ｘデコーダ１３と、メモリセル１４と、ビット検出部１５と、データ入出力部１６と、を有している。
　入力バッファ１１は、制御部２から入力されるアドレス指定情報を格納する。タイミング回路１２は、Ｘデコーダ１３、ビット検出部１５、およびデータ入出力部１６のタイミング制御を行う。
　Ｘデコーダ１３は、入力バッファ１１からタイミング回路１２を介して入力されるアドレス指定情報に基づき、メモリセル１４におけるワードライン（行）を選択する。
　メモリセル１４は、マトリクス状に配置された複数のセルから構成される。１つのセルは、トランジスタにより構成される。
　ビット検出部１５は、メモリセル１４におけるＸデコーダ１３により選択されたワードラインの各セルに記憶されたビットデータの論理値（０または１）を検出する。データ入出力部１６は、ビット検出部１５による検出結果に基づき、上記選択されたワードラインの各セルのデータを制御部２に出力する。すなわち、ビット検出部１５およびデータ入出力部１６により、上記選択されたワードラインのデータがメモリセル１４から読み出される。
　図３は、メモリセル１４の具体的な構成例を示す図である。なお、図３は、メモリセル１４の一部のセルのみを図示している。
　図３に示すように、メモリセル１４は、ノーマルエリアと、カウンタエリアと、を有する。ノーマルエリアには、マトリクス状にＯＴＰセル１４１が配置される。カウンタエリアには、マトリクス状にカウンタセル１４２が配置される。
　ＯＴＰセル１４１は、２つのＭＯＳトランジスタから構成される。２つのＭＯＳトランジスタの各ゲートは、ワードラインＷＬに共通接続される。２つのＭＯＳトランジスタの第１端同士は、接続される。一方のＭＯＳトランジスタの第２端は、ビットラインＢＬに接続される。他方のＭＯＳトランジスタの第２端は、ビットラインＢＬＣに接続される。
　上記のような接続構成であるＯＴＰセル１４１がワードラインＷＬごとに３２個設けられる。従って、ノーマルエリアでは、ワードラインＷＬごとに３２ビットのデータを記憶することが可能である。なお、ノーマルエリアのビット数は、３２ビットに限ることはない。
　ノーマルエリアにおいては、ビットラインＢＬとビットラインＢＬＣからなるビットライン単位ＢＵは３２個設けられる。１つのビットライン単位ＢＵにおけるビットラインＢＬ，ＢＬＣ間には、センスアンプ１５Ａが挿入される。すなわち、ノーマルエリアにおいては、センスアンプ１５Ａが３２個設けられる。センスアンプ１５Ａは、ビット検出部１５を構成する。
　１つのビットライン単位ＢＵにおけるビットラインＢＬ，ＢＬＣ間に接続される各ＯＴＰセル１４１におけるＭＯＳトランジスタの第１端同士が接続される各ノードには、電圧印加部ＶＣＣにより電圧を共通に印加可能である。
　ＯＴＰセル１４１においては、一方と他方のＭＯＳトランジスタのうちいずれかのゲートに電荷が注入されることで、１回のみデータの書き込みが行われる。電荷が注入されるＭＯＳトランジスタの違いにより、ＯＴＰセル１４１に記憶されたビットデータの値（０または１）が異なる。このようないずれかのＭＯＳトランジスタのゲートへの電荷の注入により、ＯＴＰセル１４１における各ＭＯＳトランジスタの閾値電圧を異ならせる。
　Ｘデコーダ１３は、所定電圧をワードラインＷＬに印加させることで、ワードラインＷＬを選択する。選択されたワードラインＷＬのＯＴＰセル１４１には、電圧印加部ＶＣＣにより電圧が印加される。この状態で、選択されたワードラインＷＬのＯＴＰセル１４１における各ＭＯＳトランジスタの閾値電圧の差により、各ＭＯＳトランジスタのオンの度合いが異なることになる。従って、各ＭＯＳトランジスタに流れる電流に差が生じる。センスアンプ１５Ａは、その電流の差を増幅して出力する。これにより、センスアンプ１５Ａは、選択されたワードラインＷＬのＯＴＰセル１４１に記憶されたビットデータの論理値を検出する。
　ノーマルエリアにおける選択されたワードラインＷＬの３２個のＯＴＰセル１４１の各ビットデータが、３２個の各センスアンプ１５Ａにより検出されることになる。そして、データ入出力部１６は、上記各センスアンプ１５Ａの検出結果に基づき、３２ビットのノーマルエリアデータＤＯＵＴを出力する。
　カウンタセル１４２は、１つのＭＯＳトランジスタから構成される第１セル１４２Ａと、２つのＭＯＳトランジスタから構成される複数の第２セル１４２Ｂと、から構成される。カウンタセル１４２は、第２セル１４２Ｂを一例として３個有する。
　第１セル１４２Ａを構成するＭＯＳトランジスタのゲートは、ワードラインＷＬに接続される。当該ＭＯＳトランジスタの第１端は、電圧印加部ＶＣＣの電圧印加端に接続される。当該のＭＯＳトランジスタの第２端は、ビットラインＢＬＣに接続される。
　第２セル１４２Ｂは、２つのＭＯＳトランジスタから構成される。２つのＭＯＳトランジスタの各ゲートは、第１セル１４２Ａのゲートが接続されるワードラインＷＬに共通接続される。すなわち、複数の第２セル１４２Ｂの各ゲートは、共通のワードラインＷＬに接続される。２つのＭＯＳトランジスタの第１端同士は、接続される。一方のＭＯＳトランジスタの第２端は、ビットラインＢＬに接続される。他方のＭＯＳトランジスタの第２端は、ビットラインＢＬＣに接続される。
　上記のような接続構成であるカウンタセル１４２がワードラインＷＬごとに３個設けられる。従って、カウンタエリアでは、ワードラインＷＬごとに３ビットのデータを記憶することが可能である。なお、ノーマルエリアとカウンタエリアでワードラインＷＬは共通である。すなわち、１つのワードラインＷＬ（図３の１ワード領域Ｗ）に対して、３２個のＯＴＰセル１４１と３個のカウンタセル１４２が設けられる。
　カウンタエリアにおいては、ビットラインＢＬとビットラインＢＬＣからなるビットライン単位ＢＵは３個設けられる。１つのビットライン単位ＢＵにおけるビットラインＢＬ，ＢＬＣ間には、センスアンプ１５Ｂが挿入される。すなわち、カウンタエリアにおいては、センスアンプ１５Ｂが３個設けられる。センスアンプ１５Ｂは、センスアンプ１５Ａとともにビット検出部１５を構成する。
　１つのビットライン単位ＢＵにおけるビットラインＢＬ，ＢＬＣに接続される各カウンタセル１４２における各セル１４２Ａ，１４２Ｂを構成するＭＯＳトランジスタの第１端には、電圧印加部ＶＣＣにより電圧を共通に印加可能である。
　カウンタセル１４２からデータを読み出す場合、Ｘデコーダ１３は、所定電圧をワードラインＷＬに印加させることで、ワードラインＷＬを選択する。選択されたワードラインＷＬのカウンタセル１４２（第１セル１４２Ａ，第２セル１４２Ｂ）には、電圧印加部ＶＣＣにより電圧が印加される。
　ここで、カウンタセル１４２に未だ書き込みが行われていない場合は、第２セル１４２ＢのいずれのＭＯＳトランジスタのゲートにも電荷が注入されておらず、当該ＭＯＳトランジスタの閾値電圧に差は生じない。一方、第１セル１４２Ａの構成により、ビットラインＢＬＣ側に電流が多く流れる傾向とされている。従って、選択されたワードラインＷＬのカウンタセル１４２からビットラインＢＬ，ＢＬＣに流れる電流は、ビットラインＢＬＣ側が大きくなる。センスアンプ１５Ｂは、その電流の差を増幅して出力する。ビットラインＢＬＣ側の電流が大きい状態を仮に、ビットデータで「０」とすれば、センスアンプ１５Ｂは、選択されたワードラインＷＬのカウンタセル１４２に記憶されたビットデータの論理値を「０」として検出する。
　一方、カウンタセル１４２に書き込まれた場合は、複数の第２セル１４２ＢのビットラインＢＬＣ側のＭＯＳトランジスタのゲートに電荷が注入されており、ビットラインＢＬＣ側のＭＯＳトランジスタの閾値電圧は、ビットラインＢＬ側のＭＯＳトランジスタの閾値電圧よりも大きい。従って、選択されたワードラインＷＬのカウンタセル１４２からビットラインＢＬ，ＢＬＣに流れる電流は、ビットラインＢＬ側のほうが大きくなる。センスアンプ１５Ｂは、その電流の差を増幅して出力する。上記のようにビットデータ「０」を定義した場合、センスアンプ１５Ｂは、選択されたワードラインＷＬのカウンタセル１４２に記憶されたビットデータの論理値を「１」として検出する。
　このようなカウンタセル１４２の構成により、書き込まれていない状態から書き込みを行うと、ビットデータを変化させることができる。なお、カウンタセル１４２は、１回のみ書き込みが可能である。
　カウンタエリアにおける選択されたワードラインＷＬの３個のカウンタセル１４２の各ビットデータが、３個の各センスアンプ１５Ｂにより検出されることになる。そして、データ入出力部１６は、上記各センスアンプ１５Ｂの検出結果に基づき、３ビットのカウンタエリアデータＣＯＵＮＴＯＵＴを出力する。
　制御部２においては、カウンタエリアデータＣＯＵＮＴＯＵＴの各ビットデータのうち多いほうのビットデータを、読み出したビットデータとして決定する。すなわち、多数決により、読み出したビットデータを決定する。これにより、より確実にカウンタエリアからビットデータを読み出すことができる。なお、カウンタエリアデータは、５ビット以上の奇数ビットとしてもよい。
　このように、Ｘデコーダ１３によりワードラインＷＬが選択されると、選択されたワードラインＷＬのノーマルエリアおよびカウンタエリアにおける各セルからデータ（３２ビット＋３ビット）が読み出されて出力される。ただし、カウンタエリアからは、実質的には１ビットを読み出すことになる。
＜３．レジスタへの書き込み処理＞
　次に、メモリ装置１０におけるメモリセル１４からレジスタ２０への書き込み処理について、図４に示すフローチャート、および図５～図７を用いて説明する。
　ここで、図５～図７に示すように、メモリセル１４は、第１領域Ｒ１と第２領域Ｒ２を有する。なお、図５～図７に示すメモリセル１４におけるアドレスは、１ワードを示す。
　第１領域Ｒ１においては、ノーマルエリア（３２ビット）における上位から１番目の８ビット領域ｒ８１で自己のアドレスを示し、２番目の８ビット領域ｒ８２でレジスタ２０における書き込む領域の開始アドレスを示し、３番目、４番目の各８ビット領域ｒ８３、ｒ８４でレジスタ２０に書き込む対象のデータが記憶されているノーマルエリアの領域の開始アドレス、終了アドレスをそれぞれ示す。なお、上記領域ｒ８２，ｒ８３，ｒ８４におけるビット数は、８ビットに限らない。
　また、第１領域Ｒ１には、ノーマルエリアに加えて、カウンタエリアも含まれる。カウンタエリアと同じアドレスのノーマルエリアに上記各開始・終了アドレスのデータが未だ書き込まれていない場合は、上記カウンタエリアにおいて書き込みは行われていない状態である。この場合、カウンタエリアにおいて、３個の各ビットデータは「０」とされている。第１領域Ｒ１への書き込みは、アドレスごとに１回のみであり、第１領域Ｒ１の開始アドレスから順に行われる。
　そして、ノーマルエリアに上記各開始・終了アドレスのデータが書き込まれた場合は、カウンタエリアにおいて書き込みが行われ、３個の各ビットデータは「１」とされる。なお、ノーマルエリアおよびカウンタエリアにおける書き込みは、メモリセルにおける１組のＭＯＳトランジスタのうち片側だけ、図示しない回路により過電圧を印加してゲートに電荷を注入することで行われる。
　第１領域Ｒ１は、図５～図７に示す例では、先頭アドレス（０ｘ００）から０ｘ１Ｆまでの領域としている。ただし、第１領域Ｒ１は、これに限らず、例えば先頭アドレス以外のアドレスから開始されてもよいし、終了アドレスも０ｘ１Ｆには限らない。
　第２領域Ｒ２は、図５～図７の例では、第１領域Ｒ１の終了アドレス（０ｘ１Ｆ）の次のアドレスを開始アドレスとし、０ｘＢＦを終了アドレスとしている。第２領域Ｒ２のノーマルエリアには、主データが記憶されている。主データは、各種設定情報などである。上記設定情報には、例えば、ＤＣ／ＤＣコンバータ回路３Ａ～３Ｄの設定出力電圧、検出部４の閾値電圧などが含まれる。
　図４に示すフローチャートが開始されると、まず制御部２は、アドレスを指定することでメモリセル１４における第１領域Ｒ１から１アドレス分（１ワード分）のデータを読み出す（ステップＳ１）。最初は、第１領域Ｒ１の開始アドレスから読み出される。
　次に、制御部２は、カウンタエリアから読み出されたビットデータ（カウント値）が「１」であるかを判定する（ステップＳ２）。もし、そうである場合は（ステップＳ２のＹｅｓ）、ノーマルエリアにおける８ビット領域ｒ８２～ｒ８３にデータが書き込まれていることになる。そこで、ステップＳ３に進み、制御部２は、８ビット領域ｒ８３に書き込まれた開始アドレスから８ビット領域ｒ８４に書き込まれた終了アドレスまでの第２領域のノーマルエリアに含まれる領域のデータを、８ビット領域ｒ８２に書き込まれた開始アドレスから始まるレジスタ２０の領域に書き込む。なお、書き込むレジスタ２０の領域における終了アドレスは、第２領域Ｒ２における開始アドレスから終了アドレスまでの領域のデータ量から決まる。
　そして、ステップＳ３の後、ステップＳ１に戻り、制御部２は、第１領域Ｒ１における前回のアドレスの次のアドレスからの読み出しを行う。
　ステップＳ２で、読み出されたカウント値が「０」である場合は（ステップＳ２のＮｏ）、図４に示すフローチャートは完了する。すなわち、レジスタ２０における図４に示す処理により書き換えられた領域以外の領域のデータは、初期値のままで使用される。
　このような図４に示す処理の一例を、図５～図７を用いて説明する。図５においては、メモリセル１４の第１領域Ｒ１において、すべてのアドレスについて８ビット領域ｒ８２～ｒ８３への書き込みは行われておらず、カウンタエリアの各ビットデータもすべて「０」である。
　図５に示すメモリセル１４の状態で、図４に示す処理が行われると、ステップＳ１で第１領域の開始アドレスから読み出しが行われる。すると、ステップＳ２で、読み出されたカウント値は「０」であるため、処理は完了する。
　次に、図６においては、図５に示すメモリセル１４の状態から、第１領域Ｒ１の開始アドレスの８ビット領域ｒ８２～ｒ８４にアドレス情報（０ｘ２０、０ｘ４０、０ｘ４Ｆ）が書き込まれている。これにより、図６に示す状態では、第１領域Ｒ１の開始アドレスのカウンタエリアにおいて書き込みがされており、３つの各ビットデータが「１」となっている。
　図６に示す状態で図４に示す処理が行われると、ステップＳ１で第１領域の開始アドレスから読み出しが行われる。すると、ステップＳ２で、読み出されたカウント値は「１」であるため、ステップＳ３に進み、８ビット領域ｒ８３に書き込まれた開始アドレス０ｘ４０から８ビット領域ｒ８４に書き込まれた終了アドレス０ｘ４ｆまでの第２領域Ｒ２のノーマルエリアに含まれる領域から、８ビット領域ｒ８２に書き込まれた開始アドレス０ｘ２０から始まるレジスタ２０の領域への書き込みが行われる。
　次に、図７においては、図６に示すメモリセル１４の状態から、第１領域Ｒ１の開始アドレスの次のアドレスにおける８ビット領域ｒ８２～ｒ８４にアドレス情報（０ｘ２０、０ｘ６０、０ｘ６Ｆ）が書き込まれている。これにより、図７に示す状態では、第１領域Ｒ１の開始アドレスの次のアドレスのカウンタエリアにおいて書き込みがされており、３つの各ビットデータが「１」となっている。
　図７に示す状態で図４に示す処理が行われると、ステップＳ１で第１領域の開始アドレスから読み出しが行われる。すると、ステップＳ２で、読み出されたカウント値は「１」であるため、ステップＳ３に進み、８ビット領域ｒ８３に書き込まれた開始アドレス０ｘ４０から８ビット領域ｒ８４に書き込まれた終了アドレス０ｘ４ｆまでの第２領域Ｒ２のノーマルエリアに含まれる領域から、８ビット領域ｒ８２に書き込まれた開始アドレス０ｘ２０から始まるレジスタ２０の領域への書き込みが行われる。
　その後、ステップＳ１に戻り、第１領域の開始アドレスの次のアドレスから読み出しが行われる。すると、ステップＳ２で、読み出されたカウント値は「１」であるため、ステップＳ３に進み、８ビット領域ｒ８３に書き込まれた開始アドレス０ｘ６０から８ビット領域ｒ８４に書き込まれた終了アドレス０ｘ６ｆまでの第２領域Ｒ２のノーマルエリアに含まれる領域から、８ビット領域ｒ８２に書き込まれた開始アドレス０ｘ２０から始まるレジスタ２０の領域への書き込みが行われる。
　このように、本実施形態では、第２領域Ｒ２のノーマルエリアではＯＴＰセルに１回しか書き込みができないにもかかわらず、第１領域Ｒ１への書き込みによって、レジスタ２０に書き込むデータをアップデート（図６、図７）することができる。従って、擬似的にＯＴＰメモリに複数回書き込むことができることになり、各種設定など機能の変更をフレキシブルに行うことが可能となる。
＜４．別実施形態の電源装置＞
　図８は、別実施形態に係る電源装置５０の構成を示す図である。図８に示す電源装置５０の先述した実施形態に係る電源装置５（図１）との相違点は、過電圧検出回路６と、減電圧検出回路７を有することである。
　過電圧検出回路（ＯＶＤ）６は、出力電圧ＶＯ１と制御部２により設定される閾値電圧とを比較し、出力電圧ＶＯ１が上昇して閾値電圧を上回ったことを検出すると、過電圧異常を示す過電圧検出信号ＤＴ_ＯＶを出力する。
　減電圧検出回路（ＵＶＤ）７は、出力電圧ＶＯ１と制御部２により設定される閾値電圧とを比較し、出力電圧ＶＯ１が低下して閾値電圧を下回ったことを検出すると、減電圧異常を示す減電圧検出信号ＤＴ_ＵＶを出力する。
＜５．過電圧検出回路と減電圧検出回路＞
　図９は、過電圧検出回路６と減電圧検出回路７の構成例を示す図である。
　過電圧検出回路６は、分圧用の抵抗Ｒａ，Ｒｂと、コンパレータ６１と、デジタルアナログ変換部（Digital  Analog  Converter、以下「ＤＡＣ」と称す）６２と、を有している。抵抗Ｒａの一端は、外部端子Ｔ１に接続される。外部端子Ｔ１は、電源装置５０（図８）に備えられ、出力電圧ＶＯ１を印加可能である。抵抗Ｒａの他端は、抵抗Ｒｂの一端に接続される。抵抗Ｒｂの他端は、グランドの印加端に接続される。すなわち、抵抗Ｒａ，Ｒｂは、出力電圧ＶＯ１の印加端とグランドの印加端との間に直列接続される。
　抵抗ＲａとＲｂとが接続されるノードは、コンパレータ６１の非反転入力端（＋）に接続される。これにより、出力電圧ＶＯ１を抵抗Ｒａ，Ｒｂにより分圧して得られる入力信号ＩＮをコンパレータ６１の非反転入力端に入力させることができる。一方、ＤＡＣ６２は、制御部２から入力されるＤＡＣデータＤＴ_ＤＡＴ_ＯＶＤをＤ／Ａ変換し、アナログ信号をコンパレータ６１の反転入力端（－）に入力させる。
　これにより、コンパレータ６１は、入力信号ＩＮと、ＤＡＣ６２から出力される基準電圧としてのアナログ信号と、を比較し、比較結果として過電圧検出信号ＤＥＴ_ＯＶＤを出力する。なお、コンパレータ６１は、ヒステリシスを有するヒステリシスコンパレータであってもよいし、ヒステリシスを有しないコンパレータであってもよい。
　出力電圧ＶＯ１が上昇し、入力信号ＩＮが基準電圧を上回ると、出力電圧ＶＯ１が閾値電圧を上回ったとして、コンパレータ６１から出力される過電圧検出信号ＤＥＴ_ＯＶＤは、ローレベルからハイレベルに切り替えられる。
　減電圧検出回路７は、分圧用の抵抗Ｒａ，Ｒｂと、コンパレータ７１と、ＤＡＣ７２と、を有している。抵抗Ｒａ，Ｒｂは、過電圧検出回路６と共用している。
　抵抗ＲａとＲｂとが接続されるノードは、コンパレータ７１の反転入力端（－）に接続される。これにより、出力電圧ＶＯ１を抵抗Ｒａ，Ｒｂにより分圧して得られる入力信号ＩＮをコンパレータ７１の反転入力端に入力させることができる。一方、ＤＡＣ７２は、制御部２から入力されるＤＡＣデータＤＡＣ_ＵＶをＤ／Ａ変換し、アナログ信号をコンパレータ７１の非反転入力端（＋）に入力させる。
　これにより、コンパレータ７１は、入力信号ＩＮと、ＤＡＣ７２から出力される基準電圧としてのアナログ信号と、を比較し、比較結果として減電圧検出信号ＤＥＴ_ＵＶＤを出力する。なお、コンパレータ７１は、ヒステリシスを有するヒステリシスコンパレータであってもよいし、ヒステリシスを有しないコンパレータであってもよい。
　出力電圧ＶＯ１が低下し、入力信号ＩＮが基準電圧を下回ると、出力電圧ＶＯ１が閾値電圧を下回ったとして、コンパレータ７１から出力される減電圧検出信号ＤＥＴ_ＵＶＤは、ローレベルからハイレベルに切り替えられる。
　なお、コンパレータ６１，７１をヒステリシスを有するコンパレータで構成した場合は、後述する第１のサーチでは、ヒステリシス幅以下の範囲まで検索することはできないという制約が生じる。これは、コンパレータの出力を例えばローレベルからハイレベルに切り替えると、一度ハイレベルからローレベルに戻さないと正確なローレベルからハイレベルに切り替わる点を見つけることができないためである。
＜６．電圧調整回路＞
　過電圧検出回路６に含まれるコンパレータ６１およびＤＡＣ６２と、制御部２と、から電圧調整回路６０が構成される。電圧調整回路６０は、ＤＡＣ６２の出力（アナログ電圧）を所望の基準電圧に調整する。過電圧検出回路６における基準電圧の調整時には、図９の破線に示すように、外部端子Ｔ１に外部から電圧印加部Ｅにより過電圧検出用の閾値電圧（所定電圧）を印加させた状態で、ＤＡＣ６２の出力が入力信号ＩＮと一致するようなＤＡＣデータＤＡＣ_ＯＶをサーチする。
　減電圧検出回路７に含まれるコンパレータ７１およびＤＡＣ７２と、制御部２と、から電圧調整回路７０が構成される。電圧調整回路７０は、ＤＡＣ７２の出力（アナログ信号）を所望の基準電圧に調整する。減電圧検出回路７における基準電圧の調整時には、図９の破線に示すように、外部端子Ｔ１に外部から電圧印加部Ｅにより減電圧検出用の閾値電圧（所定電圧）を印加させた状態で、ＤＡＣ７２の出力が入力信号ＩＮと一致するようなＤＡＣデータＤＡＣ_ＵＶをサーチする。
＜７．サーチ手法＞
　上記のサーチでは、第１のサーチと第２のサーチとを組み合わせて行われる。第１のサーチは、具体的にはバイナリサーチである。第２のサーチは、具体的には単調変化（単調増加または単調減少）サーチである。
　第１のサーチ（バイナリサーチ）は、入力信号ＩＮとＤＡＣ６２，７２の出力とをコンパレータ６１，７１により比較しつつ、ＤＡＣデータのビットを上位ビットから順に決定する方法である。
　ここで、減電圧検出回路７用の電圧調整回路７０による第１のサーチの一例について図１０を用いて説明する。ここで、ＤＡＣ７２は、一例として１２ビットのＤＡＣとしている。
　図１０では、最も上段に制御部２により時系列に設定されるＤＡＣデータＤＡＣ_ＵＶ、グラフの縦軸にＤＡＣデータＤＡＣ_ＵＶのコード（２進数、１０進数表記）、ＤＡＣ７２の出力（アナログ電圧）の時間軸に対する波形、および、最も下段にコンパレータ７１の出力を示す。また、図１０には、入力信号ＩＮも図示している。なお、これは後述する図１１でも同様である。
　図１０に示すように、初期には、ＤＡＣデータＤＡＣ_ＵＶは、０ｘ８００すなわち１２ビットのダイナミックレンジにおける半値（＝２０４８）に設定される。ここでは、入力信号ＩＮがＤＡＣ７２の出力よりも低く、コンパレータ７１の出力はハイレベルとなる。
　このコンパレータ７１の出力より、制御部２は、ＤＡＣデータＤＡＣ_ＵＶの最上位ビットを“０”と決定し、次に上位のビット（第２上位ビット）を“１”としてそれ以外のビットを“０”とする（ＤＡＣデータＤＡＣ_ＵＶ＝０ｘ４００）。すなわち、ＤＡＣデータＤＡＣ_ＵＶは、上記ダイナミックレンジの下半分の半値（＝１０２４）と設定される。ここでは、入力信号ＩＮがＤＡＣ７２の出力よりも高く、コンパレータ７１の出力はローレベルとなる。
　このコンパレータ７１の出力より、制御部２は、ＤＡＣデータＤＡＣ_ＵＶの第２上位ビットを“１”と決定し、次に上位のビット（第３上位ビット）を“１”としてそれ以外のビットを“０”とする（ＤＡＣデータＤＡＣ_ＵＶ＝０ｘ６００）。すなわち、ＤＡＣデータＤＡＣ_ＵＶは、前回設定された半値により半分に分割されるレンジの上半分の半値（＝１５３６）と設定される。ここでは、入力信号ＩＮがＤＡＣ７２の出力よりも低く、コンパレータ７１の出力はハイレベルとなる。
　このコンパレータ７１の出力より、制御部２は、ＤＡＣデータＤＡＣ_ＵＶの第３上位ビットを“０”と決定し、次に上位のビット（第４上位ビット）を“１”としてそれ以外のビットを“０”とする。以降、同様に処理を繰り返し、図１０に示すように、第７上位ビットまで決定され、最終的にＤＡＣデータＤＡＣ_ＵＶ＝０ｘ５４１に設定される。
　ここでのＤＡＣ７２の出力は入力信号ＩＮよりも低く、コンパレータ７１の出力はローレベルとなる。制御部２は、コンパレータ７１の出力からＤＡＣ７２の出力が入力信号ＩＮより低いことを確認すると、第２のサーチに移行する。
　第２のサーチ（単調変化サーチ）は、ＤＡＣデータを１０進数で１ずつ増加または減少させることで、ＤＡＣの出力を単調に増加または減少させ、コンパレータの出力のレベルが切り替わったところのＤＡＣデータを、最終的なＤＡＣデータとして決定する方法である。
　先述の図１０の例での第１のサーチの後、図１１の例に示す第２のサーチが行われる。図１１の例では、ＤＡＣ７２の出力が入力信号ＩＮよりも低くなるＤＡＣデータＤＡＣ_ＵＶ（＝０ｘ５４１）から開始されるため、制御部２は、単調増加での第２のサーチを行う。これにより、ＤＡＣデータＤＡＣ_ＵＶは、０ｘ５４１から１０進数で１ずつ増加され、コンパレータ７１の出力のレベルがローレベルからハイレベルに切り替わるときのＤＡＣデータＤＡＣ_ＵＶ（＝０ｘ５５１）を最終的なＤＡＣデータとして決定する。
　このように図１０に示す例では単調増加での第２のサーチを行っているのは、減電圧検出回路７においては、ヒステリシスを有するコンパレータ７１により、低下する入力信号ＩＮがＤＡＣ７２から出力される基準電圧を下回ったことを検出することで減電圧を検出する必要があるためである。同様に、過電圧検出回路６においては、ヒステリシスを有するコンパレータ６１により、上昇する入力信号ＩＮがＤＡＣ６２から出力される基準電圧を上回ったことを検出することで過電圧を検出する必要があるため、ＤＡＣ６２による第２のサーチでは、単調減少によるサーチを行う。このように、制御部２は、異常電圧検出回路の機能に応じて第２のサーチの単調変化の方向を切り替える。なお、コンパレータがヒステリシスを有しない場合は、第２のサーチではいずれの方向の単調変化としてもよい。
　このようなサーチ方法によれば、第１のサーチによってサーチに要する時間を短縮しつつ、第２のサーチによって精度の高いサーチが可能となる。なお、高い精度の必要のない基準電圧の調整の場合は、必ずしも第２のサーチを行う必要はない。
　このような基準電圧の調整は、電源装置５０の工場出荷時、あるいは工場出荷後に行うことができる。特に、工場出荷後に調整を実施すれば、経時変化に対応できる。また、工場出荷後に調整を実施する場合は、サーチによって決定されたＤＡＣデータに応じて、先述したメモリセル１４における第１領域Ｒ１（図５）に書き込みを行ってもよい。
＜８．電圧調整回路の別実施形態＞
　電圧調整回路は、先述した過電圧検出回路および減電圧検出回路などの異常電圧検出回路に限らず、電源回路の出力電圧の調整に利用することもできる。
　図１２は、電源回路の一例としてのＬＤＯ（Low  Dropout）８１の出力電圧ＶＯ１を調整するために用いられる電圧調整回路８０の構成を示す図である。
　ＬＤＯ８１は、入力電圧ＶＩＮを出力電圧ＶＯ１に変換するＤＣ／ＤＣコンバータ回路である。ＬＤＯ８１は、ＰＭＯＳトランジスタ８１Ａと、エラーアンプ８１Ｂと、帰還抵抗８１Ｃ，８１Ｄと、を有する。ＰＭＯＳトランジスタ８１Ａのソースは、外部端子Ｔ２に接続される。外部端子Ｔ２には、入力電圧ＶＩＮを印加可能である。ＰＭＯＳトランジスタ８１Ａのドレインは、帰還抵抗８１Ｃの一端に接続される。帰還抵抗８１Ｃの他端は、帰還抵抗８１Ｄの一端に接続される。帰還抵抗８１Ｄの他端は、グランドの印加端に接続される。帰還抵抗８１Ｃと８１Ｄとが接続されるノードＮ８１は、エラーアンプ８１Ｂの非反転入力端（＋）に接続される。
　電圧調整回路８０は、ＬＤＯ８１の出力電圧ＶＯ１を所望の電圧に調整するために、エラーアンプ８１Ｂの反転入力端（－）に入力される基準電圧を調整する回路である。電圧調整回路８０は、ＤＡＣ８２と、比較回路８３と、制御部２と、を有する。
　ＤＡＣ８２は、制御部２から入力されるＤＡＣデータをＤ／Ａ変換してアナログ信号を基準電圧ＲＥＦ１としてエラーアンプ８１Ｂの反転入力端に出力する。比較回路８３は、コンパレータ８３Ａと、ＤＡＣ８３Ｂと、分圧抵抗８３Ｃ，８３Ｄと、を有する。ＬＤＯ８１の出力端（出力電圧ＶＯ１の印加端）とグランドの印加端との間に、分圧抵抗８３Ｃ，８３Ｄが直列接続される。分圧抵抗８３Ｃと８３Ｄとが接続されるノードは、コンパレータ８３Ａの非反転入力端（＋）に接続される。コンパレータ８３Ａの反転入力端（－）には、ＤＡＣ８３Ｂから出力される基準電圧ＲＥＦ２が入力される。
　ＬＤＯ８１においては、ノードＮ８１の電圧が基準電圧ＲＥＦ１と一致するように制御され、出力電圧ＶＯ１が生成される。出力電圧ＶＯ１が分圧抵抗８３Ｃ，８３Ｄによって分圧されて得られる電圧は、基準電圧ＲＥＦ２とコンパレータ８３Ａによって比較される。コンパレータ８３Ａは、比較結果として比較信号ＣＭＰを出力する。
　ここで、基準電圧ＲＥＦ２は、ＤＡＣ８３Ｂにより所望の電圧に設定される。この設定に先述したサーチ方法を適用することも可能である。そして、制御部２は、比較信号ＣＭＰをモニタしながら先述した第１のサーチおよび第２のサーチを行うことで、コンパレータ８３Ａの非反転入力端（＋）に入力される電圧が基準電圧ＲＥＦ２と一致するようなＤＡＣデータを決定する。これにより、出力電圧ＶＯ１が所望の電圧と一致するように基準電圧ＲＥＦ１が調整される。
　なお、ＤＡＣにより基準電圧ＲＥＦ１を調整することに限らず、帰還抵抗８１Ｃ，８１Ｄを調整してもよい。
＜９．他機能部停止制御＞
　先述したようなサーチを行う場合、サーチには必要のない機能については動作させないようにすることが、精度の高い調整には有効となる。
　図１３は、他機能部停止制御に関する構成例を示す図である。図１３に示す構成では、先述した過電圧検出回路６および減電圧検出回路７の構成も含んでいる。また、図１３に示す制御部２は、ＤＡＣ制御部２１と、他機能部２２と、ＡＮＤ回路２３と、を有する。
　過電圧検出回路６および減電圧検出回路７の各ＤＡＣ６２，７２には、ＤＡＣ制御部２１からＤＡＣデータが入力される。ＤＡＣ制御部２１には、発振器９からのクロック信号ＣＬＫ１が入力される。ＤＡＣ制御部２１から出力されるゲーティング信号Ｇｔは、ＡＮＤ回路２３の第１入力端に入力される。クロック信号ＣＬＫ１は、ＡＮＤ回路２３の第２入力端に入力される。ＡＮＤ回路２３の出力はクロック信号ＣＬＫ２として他機能部２２に入力される。
　ここで、図１４に示すタイミングチャートを用いて図１３に示す構成の動作について説明する。なお、図１４では、上段から順に、クロック信号ＣＬＫ１、ゲーティング信号Ｇｔ、およびクロック信号ＣＬＫ２の波形例を示す。
　ＤＡＣ制御部２１がＤＡＣ６２，７２を用いた基準電圧の調整動作（サーチ）を行っていない場合、ゲーティング信号Ｇｔはハイレベルとされ、ＡＮＤ回路２３は、発振器９から出力されるクロック信号ＣＬＫ１をそのままクロック信号ＣＬＫ２として出力する（タイミングｔ１より手前）。これにより、他機能部２２は動作している。
　そして、タイミングｔ１で、トリガ信号ＴＲＧがＤＡＣ制御部２１に入力され、ＤＡＣ制御部２１が基準電圧調整動作を開始すると、ゲーティング信号Ｇｔはローレベルに切り替えられる。これにより、ＡＮＤ回路２３から出力されるクロック信号ＣＬＫ２はローレベルに維持され、他機能部２２へのクロック信号ＣＬＫ１の供給は停止される。これにより、他機能部２２は、動作を停止する。なお、ＤＡＣ６２，７２を用いたサーチが完了すると、ゲーティング信号Ｇｔはハイレベルに切り替えられ、他機能部２２へのクロック信号ＣＬＫ１の供給が再開される。
＜１０．総括＞
　以下では、上記で説明した種々の実施形態について総括的に述べる。
　例えば、本明細書中に開示されている電圧調整回路（６０、７０、８０）は、
　デジタルアナログ変換部（６２、７２、８２）と、
　所定電圧を入力可能な第１入力端と、前記デジタルアナログ変換部の出力に基づく電圧が入力される第２入力端と、を含むコンパレータ（６１、７１、８３Ａ）と、
　前記デジタルアナログ変換部にＤＡＣデータを出力する制御部（２）と、
を備え、
　前記制御部は、前記コンパレータの出力結果に基づき前記ＤＡＣデータのビットを上位ビットから順に決定する第１のサーチを行う構成としている（第１の構成、図９、図１２）。
　また、上記第１の構成において、前記第１入力端は、電源回路の出力電圧を印加可能な第１外部端子（Ｔ１）に電気的に接続可能に構成され、
　前記デジタルアナログ変換部の出力は、直接的に前記第２入力端に入力される構成としてもよい（第２の構成、図９）。
　また、上記第１の構成において、前記第２入力端には、前記デジタルアナログ変換部の出力に基づき出力電圧を出力する電源回路（８１）の前記出力電圧に基づく電圧が入力される構成としてもよい（第３の構成、図１２）。
　また、上記第３の構成において、前記デジタルアナログ変換部の出力は、前記電源回路に含まれるエラーアンプ（８１Ｂ）に入力される基準電圧である構成としてもよい（第４の構成、図１２）。
　また、上記第１から第４のいずれかの構成において、前記制御部は、前記第１のサーチの後に、前記デジタルアナログ変換部の出力を単調に増加または減少させ、前記コンパレータの出力のレベルが切り替わったところの前記ＤＡＣデータを検出する第２のサーチを行う構成としてもよい（第５の構成）。
　また、上記第５の構成において、前記コンパレータ（７１）は、ヒステリシスを有し、前記第１入力端に入力される電圧が低下して前記デジタルアナログ変換部（７２）の出力を下回ったことを減電圧として検出し、前記制御部は、前記デジタルアナログ変換部の出力を単調に増加させる前記第２のサーチを行う構成としてもよい（第６の構成、図９）。
　また、上記第５の構成において、前記コンパレータ（６１）は、ヒステリシスを有し、前記第１入力端に入力される電圧が上昇して前記デジタルアナログ変換部（６２）の出力を上回ったことを過電圧として検出し、前記制御部は、前記デジタルアナログ変換部の出力を単調に減少させる前記第２のサーチを行う構成としてもよい（第７の構成、図９）。
　また、上記第１から第７のいずれかの構成において、前記制御部は、前記デジタルアナログ変換部を制御するＤＡＣ制御部（２１）と、前記ＤＡＣ制御部とは他の機能の他機能部（２２）と、を有し、前記ＤＡＣ制御部による前記第１のサーチが開始されるときに、発振器（９）から前記他機能部へのクロック信号の供給が停止される構成としてもよい（第８の構成、図１３）。
　また、上記第８の構成において、前記制御部は、前記ＤＡＣ制御部から出力されるゲーティング信号と、前記クロック信号とが入力されるＡＮＤ回路（２３）を有する構成としてもよい（第９の構成、図１３）。
　また、本明細書に開示された電源装置（５０）は、上記第１の構成の電圧調整回路と、電源回路（３Ａ）と、前記電源回路の出力電圧の過電圧を検出する過電圧検出回路（６）と、を備える電源装置であって、前記過電圧検出回路は、前記デジタルアナログ変換部と、前記コンパレータと、を備える構成としている（第１０の構成、図８）。
　また、本明細書に開示された電源装置（５０）は、上記第１の構成の電圧調整回路と、電源回路（３Ａ）と、前記電源回路の出力電圧の減電圧を検出する減電圧検出回路（７）と、を備える電源装置であって、前記減電圧検出回路は、前記デジタルアナログ変換部と、前記コンパレータと、を備える構成としている（第１１の構成、図８）。
　また、本明細書に開示されたシステムは、上記第１から第９のいずれかの構成の電圧調整回路と、メモリセル（１４）と、を備えるシステムであり、
　前記メモリセルは、第１の領域（Ｒ１）と、１回のみ書き込みが可能な第２の領域（Ｒ２）と、を含み、
　前記制御部は、レジスタ（２０）を有し、
　前記第１の領域には、前記第２の領域における前記レジスタへ書き込む対象のデータが格納される領域に関する第１領域情報と、前記レジスタにおける前記データを書き込む領域に関する第２領域情報と、を書き込み可能であり、
　前記制御部は、前記第１の領域に格納される前記第１領域情報および前記第２領域情報に基づき、前記第２の領域から前記レジスタへの書き込みを行い、
　前記第１のサーチに基づき決定された前記ＤＡＣデータに基づき、前記第１の領域に書き込みが行われる構成としている（図２、図８）。
＜１１．その他＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
　本開示は、例えば、電源装置に利用することが可能である。
　　　１　　　ＯＴＰブロック
　　　２　　　制御部
　　　３Ａ～３Ｄ　ＤＣコンバータ回路
　　　４　　　検出部
　　　５　　　電源装置
　　　６　　　過電圧検出回路
　　　７　　　減電圧検出回路
　　　９　　　発振器
　　１０　　　メモリ装置
　　１１　　　入力バッファ
　　１２　　　タイミング回路
　　１３　　　Ｘデコーダ
　　１４　　　メモリセル
　　１５　　　ビット検出部
　　１５Ａ、１５Ｂ　　センスアンプ
　　１６　　　データ入出力部
　　２０　　　レジスタ
　　２１　　　ＤＡＣ制御部
　　２２　　　他機能部
　　２３　　　ＡＮＤ回路
　　５０　　　電源装置
　　６０　　　電圧調整回路
　　６１　　　コンパレータ
　　７０　　　電圧調整回路
　　７１　　　コンパレータ
　　８０　　　電圧調整回路
　　８１Ａ　　ＰＭＯＳトランジスタ
　　８１Ｂ　　エラーアンプ
　　８１Ｃ、８１Ｄ　帰還抵抗
　　８３　　　比較回路
　　８３Ａ　　コンパレータ
　　８３Ｂ　　ＤＡＣ
　　８３Ｃ，８３Ｄ　分圧抵抗
　１４１　　　ＯＴＰセル
　１４２　　　カウンタセル
　１４２Ａ　　第１セル
　１４２Ｂ　　第２セル
　　ＢＬ、ＢＬＣ　ビットライン
　　ＢＵ　　　ビットライン単位
　　Ｒ１　　　第１領域
　　Ｒ２　　　第２領域
　　Ｒａ、Ｒｂ　　　抵抗
　　Ｔ１、Ｔ２　　　外部端子
　　ＶＣＣ　　　電圧印加部
　　Ｗ　　　１ワード領域
　　ＷＬ　　　ワードライン
　　ｒ８１～ｒ８４　８ビット領域

Claims (12)

  1. 　デジタルアナログ変換部と、
    　所定電圧を入力可能な第１入力端と、前記デジタルアナログ変換部の出力に基づく電圧が入力される第２入力端と、を含むコンパレータと、
    　前記デジタルアナログ変換部にＤＡＣデータを出力する制御部と、
    を備え、
    　前記制御部は、前記コンパレータの出力結果に基づき前記ＤＡＣデータのビットを上位ビットから順に決定する第１のサーチを行う、電圧調整回路。
  2. 　前記第１入力端は、電源回路の出力電圧を印加可能な第１外部端子に電気的に接続可能に構成され、
    　前記デジタルアナログ変換部の出力は、直接的に前記第２入力端に入力される、請求項１に記載の電圧調整回路。
  3. 　前記第２入力端には、前記デジタルアナログ変換部の出力に基づき出力電圧を出力する電源回路の前記出力電圧に基づく電圧が入力される、請求項１に記載の電圧調整回路。
  4. 　前記デジタルアナログ変換部の出力は、前記電源回路に含まれるエラーアンプに入力される基準電圧である、請求項３に記載の電圧調整回路。
  5. 　前記制御部は、前記第１のサーチの後に、前記デジタルアナログ変換部の出力を単調に増加または減少させ、前記コンパレータの出力のレベルが切り替わったところの前記ＤＡＣデータを検出する第２のサーチを行う、請求項１から請求項４のいずれか１項に記載の電圧調整回路。
  6. 　前記コンパレータは、ヒステリシスを有し、前記第１入力端に入力される電圧が低下して前記デジタルアナログ変換部の出力を下回ったことを減電圧として検出し、
    　前記制御部は、前記デジタルアナログ変換部の出力を単調に増加させる前記第２のサーチを行う、請求項５に記載の電圧調整回路。
  7. 　前記コンパレータは、ヒステリシスを有し、前記第１入力端に入力される電圧が上昇して前記デジタルアナログ変換部の出力を上回ったことを過電圧として検出し、
    　前記制御部は、前記デジタルアナログ変換部の出力を単調に減少させる前記第２のサーチを行う、請求項５に記載の電圧調整回路。
  8. 　前記制御部は、前記デジタルアナログ変換部を制御するＤＡＣ制御部と、前記ＤＡＣ制御部とは他の機能の他機能部と、を有し、
    　前記ＤＡＣ制御部による前記第１のサーチが開始されるときに、発振器から前記他機能部へのクロック信号の供給が停止される、請求項１から請求項７のいずれか１項に記載の電圧調整回路。
  9. 　前記制御部は、前記ＤＡＣ制御部から出力されるゲーティング信号と、前記クロック信号とが入力されるＡＮＤ回路を有する、請求項８に記載の電圧調整回路。
  10. 　請求項１に記載の電圧調整回路と、電源回路と、前記電源回路の出力電圧の過電圧を検出する過電圧検出回路と、を備える電源装置であって、
    　前記過電圧検出回路は、前記デジタルアナログ変換部と、前記コンパレータと、を備える、電源装置。
  11. 　請求項１に記載の電圧調整回路と、電源回路と、前記電源回路の出力電圧の減電圧を検出する減電圧検出回路と、を備える電源装置であって、
    　前記減電圧検出回路は、前記デジタルアナログ変換部と、前記コンパレータと、を備える、電源装置。
  12. 　請求項１から請求項９のいずれか１項に記載の電圧調整回路と、メモリセルと、を備えるシステムであり、
    　前記メモリセルは、第１の領域と、１回のみ書き込みが可能な第２の領域と、を含み、
    　前記制御部は、レジスタを有し、
    　前記第１の領域には、前記第２の領域における前記レジスタへ書き込む対象のデータが格納される領域に関する第１領域情報と、前記レジスタにおける前記データを書き込む領域に関する第２領域情報と、を書き込み可能であり、
    　前記制御部は、前記第１の領域に格納される前記第１領域情報および前記第２領域情報に基づき、前記第２の領域から前記レジスタへの書き込みを行い、
    　前記第１のサーチに基づき決定された前記ＤＡＣデータに基づき、前記第１の領域に書き込みが行われる、システム。
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