JP2018166322A - 無線受信装置 - Google Patents

Abstract

【課題】サンプリングレートを下げることなくアナログ／デジタル変換器の消費電力を下げること。【解決手段】ゲイン制御部１９は、最適ゲインを示すゲインコード、カットオフ周波数を示すカットオフ周波数コード、及び、ビット数を示すビット数コードを設定する。ＡＥＱ／ＶＧＡゲイン制御部２０は、周波数特性を示す周波数特性コード、補正後のゲインを示すゲインコード、及び、ビット数を示すビット数コードを設定する。ＡＥＱ／ＶＧＡ１５は、ゲインコードに基づいて、ベースバンドの受信信号を増幅し、周波数特性コードに基づいて、ベースバンドの受信信号の周波数特性を補正する。ＨＰＦ１６は、カットオフ周波数コードに基づいて、ＡＥＱ／ＶＧＡ１５の出力信号のカットオフ周波数未満の帯域を遮断する。ＡＤＣ１７は、ビット数コードに基づくビット数により、ＨＰＦ１６の出力信号を量子化してデジタルの受信信号を生成する。【選択図】図１

Description

本開示は、ミリ波の無線通信に使用される無線受信装置に関する。

近年、広帯域且つ高周波の信号を取り扱うミリ波の無線通信に使用可能な装置の開発が進められている。このため、ミリ波の無線通信では、無線受信装置のアナログ／デジタル変換器において、サンプリングレートの高速化が検討されている。

アナログ／デジタル変換器の消費電力は、サンプリングレートと、アナログ信号が量子化されるビット数とに比例する。このため、特許文献１の受信装置の構成において、ミリ波の高周波信号（無線周波数信号）を処理する場合、アナログ／デジタル変換器の消費電力が高くなる。

特開２００３−２２４４８９号公報

Behzad Razavi著 「アナログCMOS集積回路の設計」

これまで、ミリ波の無線通信において、アナログ／デジタル変換器の消費電力の低減についての検討は不十分であった。

本開示の一態様は、サンプリングレートを下げることなくアナログ／デジタル変換器の消費電力を下げることができる無線受信装置の提供に資する。

本開示の一態様に係る無線受信装置は、ゲイン調整期間、チャネル推定期間及び信号受信期間を有する無線周波数の受信信号を周波数変換してベースバンドの受信信号を出力する周波数変換回路と、ゲインコードに基づいて前記ベースバンドの受信信号を増幅し、周波数特性コードに基づいて前記ベースバンドの受信信号の周波数特性を補正する１つ以上の周波数特性補正回路と、カットオフ周波数コードに基づいて、前記ベースバンドの受信信号のうち、カットオフ周波数未満の帯域の受信信号を遮断する１つ以上のフィルタ回路と、ビット数コードに基づくビット数により、前記周波数特性の補正及び前記帯域遮断された信号を量子化してデジタル受信信号を生成するアナログ／デジタル変換回路と、前記デジタル受信信号を復調し、周波数特性を推定するデジタル信号処理回路と、前記ゲイン調整期間、前記チャネル推定期間及び前記信号受信期間に応じて、前記周波数特性コード、前記ゲインコード、前記カットオフ周波数コード及び前記ビット数コードを設定する制御部と、を具備する。

なお、これらの包括的又は具体的な態様は、システム、装置、方法、集積回路、コンピュータプログラム又は記録媒体で実現されてもよく、システム、装置、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。

本開示の一態様によれば、無線回路と伝搬路による周波数特性を、受信信号がアナログ／デジタル変換器に入力される前に低減できるので、アナログ／デジタル変換器のビット数を下げることができる。したがって、サンプリングレートを下げることなくアナログ／デジタル変換器の消費電力を下げることができる。

本開示の一態様における更なる利点および効果は、明細書および図面から明らかにされる。かかる利点および／又は効果は、いくつかの実施形態並びに明細書および図面に記載された特徴によってそれぞれ提供されるが、１つ又はそれ以上の同一の特徴を得るために必ずしも全てが提供される必要はない。

本開示の実施の形態１に係る無線受信装置の構成例を示すブロック図 本開示の実施の形態１に係る無線受信装置の構成の他の例を示すブロック図 本開示の実施の形態１に係る無線受信装置の構成の他の例を示すブロック図 フレームフォーマットの一例を示す図 本開示の実施の形態１に係る無線受信装置の制御の流れを示すフロー図 本開示の実施の形態２に係るＣＴ／ＤＴハイブリッド回路 本開示の実施の形態２に係るクロック生成回路によって生成される制御信号Ｓ１〜Ｓ４のタイミングチャートを示す図 本開示の実施の形態２に係るＣＴ／ＤＴハイブリッド回路の低域通過特性のうち、容量比Ｋの変更に対する周波数特性の回路シミュレーションの結果を示す図 本開示の実施の形態２に係るＣＴ／ＤＴハイブリッド回路のうち、クロック周波数ｆ_ｃｋの変更に対する周波数特性の低域通過特性の回路シミュレーションの結果を示す図 本開示の実施の形態２に係るＣＴ／ＤＴハイブリッド回路のＣＭＯＳでの実装方法の一例を示す図 図９のクロック生成回路の構成の一例を示す図 図９のクロック生成回路の構成の一例を示す図 図９のクロック生成回路に入力される正弦波を示す図 本開示の実施の形態２に係る無線受信装置の制御の流れを示すフロー図 本開示の実施の形態３に係る送受信装置の構成例を示すブロック図 本開示の実施の形態３に係る送受信装置の構成の他の例を示すブロック図 本開示の実施の形態４に係るＩＥＥＥ８０２．１１ａｙのフレームフォーマットを示す図 本開示の実施の形態４に係るシングルチャネル時の変調波スペクトラムのイメージを示す図 本開示の実施の形態４に係るチャネルボンディング時の変調波スペクトラムのイメージを示す図 本開示の実施の形態４に係るフレームフォーマットを受信した無線受信装置による、無線受信装置のゲイン調整、周波数特性及びビット数の制御を示すフロー図 本開示の実施の形態４に係るフレームフォーマットに対するＡＤＣの設定値を示す図 本開示の実施の形態５に係るフレームフォーマットを受信した無線受信装置による、無線受信装置のゲイン調整、周波数特性及びビット数の制御を示すフロー図 本開示の実施の形態５に係るフレームフォーマットに対するＡＤＣの設定値を示す図 本開示の実施の形態６に係るフレームフォーマットを受信した無線受信装置による、無線受信装置のゲイン調整、周波数特性及びビット数の制御を示すフロー図 本開示の実施の形態６に係るフレームフォーマットに対するＡＤＣの設定値を示す図

以下、図面を適宜参照して、本開示の実施の形態について詳細に説明する。

（実施の形態１）
＜無線受信装置の構成＞
図１は、実施の形態１に係る無線受信装置１の構成例を示すブロック図である。図１において、無線受信装置１は、受信アンテナ１１と、ＬＮＡ（Low Noise Amplifier：低雑音増幅器）１２と、ローカル信号発生器１３と、ＭＩＸ（Mixer）１４と、ＡＥＱ（Analog Equalizer：アナログイコライザ）／ＶＧＡ（Variable Gain Amplifer：可変利得増幅器）１５と、ＨＰＦ（High Pass Filter：高周波通過フィルタ）１６と、ＡＤＣ（Analog Digital Converter：アナログ／デジタル変換器）１７と、ＤＳＰ（Digital Signal Processor：デジタル信号処理部）１８と、ゲイン制御部１９と、ＡＥＱ／ＶＧＡ制御部２０と、を含む。

受信アンテナ１１は、ミリ波の高周波の信号を受信し、ＬＮＡ１２に出力する。なお、受信アンテナ１１は、複数のアンテナ素子により構成されても良い。

ＬＮＡ１２は、受信アンテナ１１から出力された高周波（無線周波数）の受信信号を増幅し、ＭＩＸ１４に出力する。

ローカル信号発生器１３は、ＭＩＸ１４におけるダウンコンバート（周波数変換）のためのローカル信号を発生し、ＭＩＸ１４に供給する。

ＭＩＸ１４は、ＬＮＡ１２から出力された高周波（無線周波数）の受信信号を、ローカル信号発生器１３から供給されたローカル信号を用いてダウンコンバートしてベースバンドの受信信号を生成し、ＡＥＱ／ＶＧＡ１５に出力する。

ＡＥＱ／ＶＧＡ１５は、ゲイン制御部１９、ＡＥＱ／ＶＧＡ制御部２０から出力されたゲインコードに基づいてゲインを設定し、設定したゲインを用いて、ＭＩＸ１４から出力された受信信号のレベルを増幅又は減衰する増幅処理を行う。また、ＡＥＱ／ＶＧＡ１５は、ＡＥＱ／ＶＧＡ制御部２０から出力された周波数特性コードに基づいて、ＭＩＸ１４から出力された受信信号の周波数特性を補正するアナログ等化処理を行い、受信信号の波形を整形する。ＡＥＱ／ＶＧＡ１５は、増幅処理およびアナログ等化処理を行った受信信号をＨＰＦ１６に出力する。

ここで、ＡＤＣ１７のダイナミックレンジ(ビット数)は、（条件１）変調信号の復調に求められるＳＮＲ（Signal to Noise Ratio）[dB]またはＥＶＭ（Error Vector Magnitude)[dB]、（条件２）伝搬路と無線回路の周波数特性による帯域内の利得偏差[dB]、（条件３）設計マージン、の合計に基づいて求められる。本開示では、ＡＥＱ／ＶＧＡ１５によって（条件２）を小さくすることにより、ＡＤＣ１７はビット数を下げることができるため、無線受信装置１は消費電力を低減できる。

ＨＰＦ１６は、ゲイン制御部１９から出力されたカットオフ周波数コードに基づいてカットオフ周波数を設定し、ＡＥＱ／ＶＧＡ１５から出力された受信信号のうち、カットオフ周波数未満の帯域の受信信号を遮断し、ＡＤＣ１７に出力する。ここで、図１では、ＨＰＦ１６をＡＥＱ／ＶＧＡ１５の後段に接続する構成を示したが、本実施の形態では、ＨＰＦ１６をＡＥＱ／ＶＧＡ１５の前段に接続してもよいし、ＡＥＱ／ＶＧＡ１５の前段および後段の両方に接続してもよい。

ＡＤＣ１７は、ゲイン制御部１９、ＡＥＱ／ＶＧＡ制御部２０から出力されたビット数コードに基づくビット数により、ＨＰＦ１６から出力されたアナログの受信信号を量子化してデジタルの受信信号を生成し、ＤＳＰ１８に出力する。

ＤＳＰ１８は、ＡＤＣ１７から出力された受信信号を、所定の復調方式に従ってデジタル信号処理することにより復調する。ＤＳＰ１８に入力された受信信号のレベルのデジタル値は、無線受信装置１の後段（図示せず）及びゲイン制御部１９に出力される。また、ＤＳＰ１８は、無線回路と伝搬路の周波数特性を推定し、推定結果を示す信号をＡＥＱ／ＶＧＡ制御部２０に出力する。なお、本実施の形態では、ＤＳＰ１８の代わりに、ＣＰＵ（Central Processing Unit）その他のプロセッサを用いて構成されても良い。

ゲイン制御部１９は、ＡＧＣ（Auto Gain Control）期間、及び、ＡＧＣ期間後のチャネル推定期間のそれぞれにおいて、ＤＳＰ１８から出力された受信信号レベルのデジタル値とＡＤＣ１７のダイナミックレンジから決まる最適受信信号レベルとを比較する。そして、ゲイン制御部１９は、比較結果に基づいて、ＡＤＣ１７のダイナミックレンジに整合するＡＥＱ／ＶＧＡ１５の最適ゲインを定める。そして、ゲイン制御部１９は、最適ゲインを示すゲインコードをＡＥＱ／ＶＧＡ１５に出力する。

また、ゲイン制御部１９は、ＡＧＣ期間及びチャネル推定期間のそれぞれにおいて、ＨＰＦ１６のカットオフ周波数を設定し、カットオフ周波数を示すカットオフ周波数コードをＨＰＦ１６に出力する。

また、ゲイン制御部１９は、ＡＧＣ期間及びチャネル推定期間のそれぞれにおいて、ＡＤＣ１７の量子化のビット数を設定し、ビット数を示すビット数コードをＡＤＣ１７に出力する。

ＡＥＱ／ＶＧＡ制御部２０は、チャネル推定期間後の信号受信期間において、ＡＥＱ／ＶＧＡ１５の出力信号の周波数特性が、ＤＳＰ１８で推定された周波数特性の逆特性となるようにＡＥＱ／ＶＧＡ１５の周波数特性およびゲインの補正量を定める。これによって、ＭＩＸ１４の出力信号（周波数特性補正前のＡＤＣ１７への入力信号）には、無線回路と伝搬路との周波数特性が含まれるが、ＡＥＱ／ＶＧＡ１５における周波数特性およびゲインの補正量を用いて、周波数特性およびゲインの補正を行うことで、無線回路と伝搬路との周波数特性を削除することができる（周波数特性がフラットになる）。そして、ＡＥＱ／ＶＧＡ制御部２０は、周波数特性を示す周波数特性コード、及び、補正後のゲインを示すゲインコードをＡＥＱ／ＶＧＡ１５に出力する。

また、ＡＥＱ／ＶＧＡ制御部２０は、信号受信期間において、ＡＤＣ１７の量子化のビット数を設定し、ビット数を示すビット数コードをＡＤＣ１７に出力する。

＜無線受信装置の構成のバリエーション＞
図１では、無線受信装置１のＡＥＱ／ＶＧＡ１５とＨＰＦ１６を１段としているが、本実施の形態では、ＡＥＱ／ＶＧＡ１５とＨＰＦ１６の段数については任意であり、図２に示すように、ＡＥＱ／ＶＧＡ１５とＨＰＦ１６を２段にしてもよい。ＡＥＱ／ＶＧＡ１５とＨＰＦ１６を複数段にする場合、各段において、ＡＥＱ／ＶＧＡ１５内の素子値を互いに異なるものとしてもよい。

なお、図２では、ＡＥＱ／ＶＧＡ１５−１、ＨＰＦ１６−１、ＡＥＱ／ＶＧＡ１５−２、ＨＰＦ１６−２の順に接続としたが、本実施の形態では、ＨＰＦ１６−１、ＡＥＱ／ＶＧＡ１５−１、ＨＰＦ１６−２、ＡＥＱ／ＶＧＡ１５−２の順に接続してもよい。

また、図１の例では、ＡＥＱ／ＶＧＡ１５において、周波数特性の調整とゲインの調整の両方を行う場合を示しているが、本実施の形態はこれに限られず、図３に示すように、ゲインの調整（増幅処理）を行うＶＧＡ１５Ａと、周波数特性の補正（アナログ等化処理）を行うＡＥＱ１５Ｂに分離しても良い。

図３では、ＶＧＡ１５Ａ、ＡＥＱ１５Ｂの順に接続したが、本実施の形態では、ＡＥＱ１５Ｂ、ＶＧＡ１５Ａの順に接続してもよい。また、ＶＧＡ１５ＡとＡＥＱ１５Ｂの間にＨＰＦ１６を追加してもよいし、ＡＥＱ１５Ｂの前段後段、ＶＧＡ１５Ａの前段後段のいずれの場所に任意の数のＨＰＦ１６を配置してもよい。

なお、図１、図２、図３において、ゲイン制御部１９とＡＥＱ／ＶＧＡ制御部２０を分離して記載しているが、統合してＤＳＰ１８の処理結果を受けて、ゲイン制御、ＡＥＱ/ＶＧＡ制御、ＡＤＣ１７のビット数制御を行ってもよい。ＡＤＣ１７の制御は、ゲイン制御部１９、ＡＥＱ/ＶＧＡ制御部２０のいずれかが行う構成としてもよい。

＜フレームフォーマット＞
図４は、ミリ波帯の広帯域無線システムIEEE 802.11adのフレームフォーマットを示す。図４では、フレームフォーマット２００は、ＳＴＦ（Short Training Field）２０１、ＣＥＦ（Channel Estimation Field）２０２、ヘッダ２０３、データ２０４、サブフィールド２０５の各フィールドに分かれている。

無線受信装置１は、ＡＧＣ期間（約１．２μｓ）において、ＳＴＦ２０１を用いてゲイン調整を行う。また、無線受信装置１は、チャネル推定期間において、ＣＥＦ２０２を用いて無線回路と伝搬路の周波数特性を推定する。また、無線受信装置１は、信号受信期間において、ヘッダ２０３、データ２０４、サブフィールド２０５の受信（復調）を行う。

＜制御フロー＞
次に、無線受信装置１がフレームフォーマット２００を受信した場合における、無線受信装置１のゲイン、周波数特性及びビット数の制御の流れについて、図５を用いて説明する。

ミリ波の通信では、ＡＧＣ期間が１．２μｓ程度と短いため、ＡＧＣの収束時間が６００ｎ秒程度であることが望ましい。そのため、ＨＰＦ１６のカットオフ周波数ｆｃは数百ＭＨｚに設定されている。したがって、無線受信装置１は、ＡＧＣ期間の開始時（ＳＴＦ２０１の受信開始時またはＳＴＦの受信以前）において、ＨＰＦ１６のカットオフ周波数ＨＦＰ-ｆｃを第１カットオフ周波数値「ｆｃ−Ｈ」に設定する。また、無線受信装置１は、ＡＥＱ／ＶＧＡ１５から出力される信号の周波数特性ＡＥＱ-Ｆを信号帯域においてフラットとなる値「Ａ」に設定し、ＡＤＣ１７のビット数ＡＤＣ-ＲＥＳを第１ビット数「Ｌ」に設定する（ＳＴ３０１）。また、無線受信装置１は、ＡＥＱ／ＶＧＡ１５のゲインＡＥＱ-Ｇを標準値「Ａｖｅ」に設定する。ここで、「ｆｃ−Ｈ」はＡＧＣの収束時間が６００ｎｓ秒程度になるようなカットオフ周波数であり、「Ｌ」はチャンネル(周波数特性の)推定に求められるビット数以下であるが、ＡＧＣを行うに十分なビット数である。

この状態で、ＳＴＦ２０１が受信された場合、ゲイン制御部１９が、ＡＥＱ／ＶＧＡ１５のゲイン調整を行う（ＳＴ３０２）。例えば、ゲイン制御部１９は、ＡＤＣ１７から出力された受信信号のレベルが閾値を越えているか否かによってＡＥＱ／ＶＧＡ１５のゲインＡＥＱ-Ｇの設定を調整することを繰り返す。ゲイン制御部１９は、まず、バイナリサーチによる粗調整を行い、次にリニアサーチによる微調整を行う。

ＡＥＱ／ＶＧＡ１５のゲインＡＥＱ-Ｇの調整が完了した後（ゲイン調整値）、ゲイン制御部１９は、データ復調時の通信品質の劣化を避けるために、ＨＰＦ１６のカットオフ周波数ＨＦＰ-ｆｃを第２カットオフ周波数値「ｆｃ−Ｌ」に設定する。このＨＰＦ１６のカットオフ周波数の変更に伴って受信信号の振幅が変化するため、ゲイン制御部１９は、この振幅の変化を打ち消すように、ＡＥＱ／ＶＧＡ１５のゲインＡＥＱ-Ｇを補正する（第１ゲイン補正値）。

これにより、受信信号のエラーレートの上昇を防止できる。なお、この第１ゲイン補正値は予め見積もられる。また、ゲイン制御部１９は、無線回路と伝搬路の周波数特性の推定を高精度に行うため、ＡＤＣ１７のビット数ＡＤＣ-ＲＥＳを第２ビット数「Ｈ」に設定する（ＳＴ３０３）。ここで、「ｆｃ−Ｌ」はＨＰＦによる受信信号の復調精度の劣化が許容できる程度に抑えられるようなカットオフ周波数であり、第２ビット数「Ｈ」はチャンネル(周波数特性の)推定に十分なビット数である。

ＳＴ３０３の設定状態で、ＣＥＦ２０２が受信された場合、ＤＳＰ１８は、ＡＤＣ１７から出力された受信信号に基づいて、無線回路と伝搬路の周波数特性を推定する（ＳＴ３０４）。

ＡＥＱ／ＶＧＡ制御部２０は、ＤＳＰ１８の推定値の逆特性となるように、ＡＥＱ／ＶＧＡ１５の周波数特性ＡＥＱ-Ｆを「Ｂ」に設定する。このとき、周波数特性の変更に伴って受信信号の振幅が変化するため、ＡＥＱ／ＶＧＡ制御部２０は、この振幅の変化を打ち消すように、ＡＥＱ／ＶＧＡ１５のゲインＡＥＱ-Ｇを補正する（第２ゲイン補正値）。これにより、無線回路と伝搬路による周波数特性による信号帯域内の利得偏差を、受信信号がＡＤＣ１７に入力される前に低減できるので、ＡＤＣ１７に要求されるビット数が下がる。このため、ＡＥＱ／ＶＧＡ制御部２０は、ＡＤＣ１７のビット数ＡＤＣ-ＲＥＳを再び第１ビット数「Ｌ」に設定する（ＳＴ３０５）。ここで、「Ｌ」は復調に十分なビット数であり、周波数特性推定時の「Ｈ」よりも小さい値である。ＳＴ３０１の「Ｌ」とＳＴ３０５の「Ｌ」とは異なる値でもよい。

この状態で、無線受信装置１は、ヘッダ２０３、データ２０４の受信（復調）を行う（ＳＴ３０６）。

なお、図５において、ゲインＡＥＱ-Ｇの補正、カットオフ周波数ＨＰＦ-ｆｃの設定、ＡＥＱ／ＶＧＡ１５の周波数特性ＡＥＱ-Ｆの設定、ビット数ＡＤＣ-ＲＥＳの設定が、同一のステップで行われるように記載されている場合でも、これらの処理は、同時に（並列的に）行われるとは限らず、順番に（直列的に）行われても良い。

＜効果＞
以上のように、本実施の形態では、カットオフ周波数の変更に伴う振幅の変化に対応するゲイン補正を行い、さらに周波数特性の変更に伴う振幅の変化に対応するゲイン補正を行う。これにより、無線回路と伝搬路による周波数特性を、受信信号がＡＤＣ１７に入力される前に低減できるので、ＡＤＣ１７にて使用されるビット数を下げることができる。したがって、サンプリングレートを下げることなくＡＤＣ１７の消費電力を下げることができる。

なお、本開示において、周波数特性を推定した後のＡＥＱ／ＶＧＡ１５の周波数特性とゲインの設定値は、推定値の逆特性そのものに限らず、推定値の周波数特性の変動を抑える値であればよい。

また、本実施の形態では、図４のIEEE 802.11adのフレームフォーマットの信号を受信する場合について説明したが、本開示はこれに限られず、他のフレームフォーマットの信号を受信する場合にも適用できる。

また、本実施の形態では、ＡＧＣ期間において、ＡＤＣ１７のビット数を第２ビット数「Ｈ」よりも低い第１ビット数「Ｌ」に設定する場合について説明したが、本開示では、パターンマッチングによる雑音レベル以下の信号を検出するために、ＡＧＣ期間中のＡＤＣ１７のビット数を第１ビット数よりも高い第２ビット数「Ｈ」に設定してもよい。

例えば、図４のＳＴＦ２０１の開始時点において、基本モードでは、ＡＤＣ１７のビット数を第１ビット数「Ｌ」に設定しておいて、受信電力が雑音電力以下であると判断される場合に、ＡＤＣ１７のビット数を第２ビット数「Ｈ」に設定するという操作を行っても良い。

また、ＡＤＣ１７に関しては、ＡＤＣ１７を一つとしてＡＤＣ１７のビット数を切り替えて使用する構成を説明したが、ビット数の異なる複数のＡＤＣ１７を用意し、求められるビット数に応じて使用するＡＤＣ１７を切り替えてもよい。

また、図４のフレームフォーマットにおいてHeaderとSubfieldsは、ＢＰＳＫのような復調に求められるＳＮＲが小さい変調方式が使用されることが想定されるので、Data区間よりHeaderとSubfieldsのＡＤＣ１７のビット数を下げてもよい。

また、本開示において、無線受信装置１のゲイン調整は、ＬＮＡゲイン、ミキサゲイン、ローカル振幅の調整を含んでいてもよい。

（実施の形態２）
実施の形態２では、ＡＥＱ／ＶＧＡ１５として、ＣＴ（Continuous Time：連続時間系）／ＤＴ（Discrete Time：離散時間系）ハイブリッド回路を用いる場合について説明する。

＜ＣＴ／ＤＴハイブリッド回路の構成＞
本実施の形態に係るＣＴ／ＤＴハイブリッド回路１００の要部構成について、図６を用いて説明する。図６に示すＣＴ／ＤＴハイブリッド回路１００は、図１に示した無線受信装置１のＡＥＱ/ＶＧＡ１５に相当し、周波数特性の補正およびゲイン調整を行う。

図６に示すＣＴ／ＤＴハイブリッド回路１００は、ＴＡ（Transconductance Amplifier：電圧電流変換回路）１１０と、容量１２０と、電荷反転回路１３０と、クロック生成回路１４０と、を有する。ＣＴ／ＤＴハイブリッド回路１００には、ベースバンドのアナログ信号が入力端子Ｔ-Ｖ_ｉｎから入力される。ＣＴ／ＤＴハイブリッド回路１００は、入力されたアナログ信号に対して、ＴＡ１１０と、容量電荷反転回路１３０において周波数特性の補正を行い、出力端子Ｔ-Ｖ_ｏｕｔから、出力電圧信号Ｖ_ｏｕｔを出力する。

ＴＡ１１０は、電圧電流変換回路であり、入力されるアナログ信号を入力電圧信号Ｖ_ｉｎとし、入力電圧信号Ｖ_ｉｎを電流（ｇ_ｍ×Ｖ_ｉｎ）に変換する。なお、ｇ_ｍはＴＡ１１０のトランスコンダクタンス（相互コンダクタンス）の値である。

容量１２０は、一方の端子がＴＡ１１０の出力端子Ｔ-ＴＡ_ｏｕｔに接続され、他方の端子がＧＮＤに接地される。容量１２０の容量値は、Ｃ_Ｈである。

電荷反転回路１３０は、端子ＡがＴＡ１１０の出力端子Ｔ-ＴＡ_ｏｕｔに接続され、端子ＢがＧＮＤに接地される。電荷反転回路１３０は、電荷を保持する動作および電荷を反転して接続する動作を行う回路である。電荷反転回路１３０は、クロック生成回路１４０から供給される制御信号に基づいて電荷共有を行い、入力されるアナログ信号に対する周波数特性の補正とゲイン調整を行う。なお、電荷反転回路１３０の具体的な構成については、後述する。

クロック生成回路１４０は、参照周波数発振部（図示せず）から出力された参照周波数信号（ｆ_ＲＥＦ）からクロックＳ１〜Ｓ４（制御信号）を生成し、電荷反転回路１３０に供給する。クロック生成回路１４０によって生成される制御信号Ｓ１〜Ｓ４のタイミングチャートを図７に示す。制御信号Ｓ１〜Ｓ４は、パルス幅Ｔｓ、制御信号の周期Ｔ_ＣＫにより構成される。パルス幅Ｔｓは、サンプル間隔と同一である。なお、図７では、矩形クロックを示しているが、電荷反転回路１３０は、波形がなまったクロックでも動作する。図７では、クロック生成回路１４０は、ＤＵＴＹ比（＝パルス幅Ｔｓ／制御信号の周期Ｔ_ＣＫ）が０．２５であり、９０度ずつ位相がずれた４相の制御信号Ｓ１、Ｓ２、Ｓ３およびＳ４を、電荷反転回路１３０へ供給する。

電荷反転回路１３０は、２個の容量１３１−１および容量１３１−２と、２個の容量１３１−１および容量１３１−２の接続を制御する８個のスイッチ１３２−１〜１３２−８を有する。電荷反転回路１３０は、両端に端子Ａおよび端子Ｂを有する。ＣＴ／ＤＴハイブリッド回路１００において、電荷反転回路１３０の端子Ａまたは端子Ｂのいずれか一方がＴＡ１１０の出力端子Ｔ-ＴＡ_ｏｕｔに接続され、他方がＧＮＤに接地される。以下では、電荷反転回路１３０の端子Ａは、ＴＡ１１０の出力端子Ｔ-ＴＡ_ｏｕｔに接続された一例について説明する。

容量１３１−１は、端子Ｘ１および端子Ｙ１を有し、容量１３１−２は、端子Ｘ２および端子Ｙ２を有する。容量１３１−１および１３１−２は、互いに並列に設けられる。容量１３１−１および１３１−２の容量値は、それぞれＣ_Ｒである。

スイッチ１３２−１は、端子Ｘ１と端子Ａの接続を制御信号Ｓ１によって制御し、ハイ期間中は接続し、ロー期間中は切断する。スイッチ１３２−２は、端子Ｙ１と端子Ｂの接続を制御信号Ｓ１によって制御し、ハイ期間中は接続し、ロー期間中は切断する。スイッチ１３２−３は、端子Ｘ２と端子Ａの接続を制御信号Ｓ２によって制御し、ハイ期間中は接続し、ロー期間中は切断する。スイッチ１３２−４は、端子Ｙ２と端子Ｂの接続を制御信号Ｓ２によって制御し、ハイ期間中は接続し、ロー期間中は切断する。スイッチ１３２−５は、端子Ｘ１と端子Ｂの接続を制御信号Ｓ３によって制御し、ハイ期間中は接続し、ロー期間中は切断する。スイッチ１３２−６は、端子Ｙ１と端子Ａの接続を制御信号Ｓ３によって制御し、ハイ期間中は接続し、ロー期間中は切断する。スイッチ１３２−７は、端子Ｘ２と端子Ｂの接続を制御信号Ｓ４によって制御し、ハイ期間中は接続し、ロー期間中は切断する。スイッチ１３２−８は、端子Ｙ２と端子Ａの接続を制御信号Ｓ４によって制御し、ハイ期間中は接続し、ロー期間中は切断する。

＜ＣＴ／ＤＴハイブリッド回路の動作＞
次に、ＣＴ／ＤＴハイブリッド回路１００における動作について説明する。

ＣＴ／ＤＴハイブリッド回路１００は、間隔Ｔｓ毎に電荷共有を繰り返し行い、サンプル値を生成する。ＣＴ／ＤＴハイブリッド回路１００は、次の２種類の動作を平行して行う。

（動作１−ａ）ＴＡ１１０が、入力電圧信号Ｖｉｎを電流に変換した電荷、つまり、ＴＡ１１０の出力端子Ｔ-ＴＡ_ｏｕｔに出力される電荷（以下、入力電荷と記載）を容量１２０及び容量１３１−１、１３１−２に蓄積する。

（動作１−ｂ）容量１２０、容量１３１−１または容量１２０、容量１３１−２が電荷共有する。

なお、電荷共有において、電荷反転回路１３０は、保持している２Ｔｓ時間前の電荷の極性を反転させることによって電荷共有する。

電荷反転回路１３０は、図７に示した制御信号Ｓ１〜Ｓ４に基づくスイッチ１３２−１〜１３２−８の制御（オンとオフ）によって、次の４つの動作を１周期（１Ｔ_ＣＫ）内に行い、周期Ｔ_ＣＫ毎に繰り返す。

第１の動作：制御信号Ｓ１がハイ期間中は、容量１３１−１の端子Ｘ１が端子Ａに接続され、端子Ｙ１が端子Ｂに接続される（以下、「容量１３１−１の正相接続」と記載する）。

第２の動作：制御信号Ｓ２がハイ期間中は、容量１３１−２の端子Ｘ２が端子Ａに接続され、端子Ｙ２が端子Ｂに接続される（以下、「容量１３１−２の正相接続」と記載する）。

第３の動作：制御信号Ｓ３がハイ期間中は、容量１３１−１の端子Ｙ１が端子Ａに接続され、端子Ｘ１が端子Ｂに接続される（以下、「容量１３１−１の逆相接続」と記載する）。

第４の動作：制御信号Ｓ４がハイ期間中は、容量１３１−２の端子Ｙ２が端子Ａに接続され、端子Ｘ２が端子Ｂに接続される（以下、「容量１３１−２の逆相接続」と記載する）。

つまり、容量１３１−１が正相接続され、容量１３１−２が逆相接続により電荷共有された電荷を保持する第１の動作、容量１３１−２が正相接続され、容量１３１−１が正相接続により電荷共有された電荷を保持する第２の動作、容量１３１−１が逆相接続され、容量１３１−２が正相接続により電荷共有された電荷を保持する第３の動作、および、容量１３１−２が逆相接続され、容量１３１−１が逆相接続により電荷共有された電荷を保持する第４の動作、という４つの動作が間隔Ｔｓ毎に行われる。

容量１３１−１および１３１−２は、正相接続（逆相接続）により電荷共有された電荷を逆相接続（正相接続）することによって、保持している電荷の極性を反転させて接続する動作を行う。

つまり、上記第１の動作から第４の動作によって、電荷反転回路１３０は、容量１３１−１が保持している電荷の極性を反転させて接続し、容量１３１−２の接続が開放されて電荷を保持する動作（第１の動作及び第３の動作）と、容量１３１−２が保持している電荷の極性を反転させて接続し、容量１３１−１の接続が開放されて電荷を保持する動作（第２の動作及び第４の動作）が、Ｔｓ期間毎に交互に繰り返される。

これによって実現される回路の伝達関数Ｈ_ＣＤは式（１）となる。

ＤＣゲインは、式（２）で記述できる。ゲインは、電圧電流変換回路のトランスコンダクタンス値ｇｍ、容量比Ｋ、Ｋ’、容量値、クロック周波数によって制御することができる。

フラットな特性を実現する場合のゲインがフラットな帯域幅は、式（３）となる。

帯域幅は、容量比とクロック周波数によって定まる。

＜ＣＴ／ＤＴハイブリッド回路の周波数特性＞
次に、ＣＴ／ＤＴハイブリッド回路１００の周波数特性について説明する。図８Ａは、ＣＴ／ＤＴハイブリッド回路１００の低域通過特性のうち、容量比Ｋの変更に対する周波数特性の回路シミュレーションの結果を示す図である。図８Ｂは、ＣＴ／ＤＴハイブリッド回路１００の低域通過特性のうち、クロック周波数ｆ_ｃｋの変更に対する周波数特性の回路シミュレーションの結果を示す図である。図８Ａ及び図８Ｂの横軸は周波数を示し、縦軸はゲインを示す。また、図８Ａ及び図８Ｂは、容量比Ｋおよびクロック周波数ｆ_ｃｋをパラメータとして変化するＣＴ／ＤＴハイブリッド回路１００の低域通過特性を示している。

図８Ａ及び図８Ｂより、ＣＴ／ＤＴハイブリッド回路１００は、広帯域信号が通過可能な回路であり、容量比またはクロック周波数を変化させることによって、通過帯域の帯域内偏差（レベル差）と通過帯域幅を調整できる。

ＣＴ／ＤＴハイブリッド回路１００は、ｇ_ｍ、Ｃ_Ｈ、Ｃ_Rの値を調整することによりゲインを調整することもできるので、可変利得増幅器（ＶＧＡ）としても使用できる。ＴＡ１１０の入力または出力に増幅器を接続し、ゲインを増加させてもよい。

なお、ＣＴ／ＤＴハイブリッド回路１００は、容量１２０（容量値Ｃ_Ｈ）、および、容量１３１−１、１３１−２（容量値Ｃ_Ｒ）を可変容量とすることで、特性の変更が容易となり、通信環境（例えば、周囲温度又は電源電圧の変化）又は回路素子のバラツキの影響に対して、適応的に特性を変更できる。

可変容量の構成としては、スイッチによって接続される容量数を制御する方法、電圧によってバラクタ容量に印加する電圧値を制御して、容量値を変化させる方法、といったものが挙げられる。これは以降の実施の形態でも同様である。

なお、出力端子Ｔ-Ｖ_ｏｕｔのモニタの方法としては、保持している電荷の移動を最小限に抑えるＶＣＶＳ（Voltage-Controlled Voltage Source）のようなバッファ又はアンプを接続してモニタする方法を用いてもよい。

また、ＣＴ／ＤＴハイブリッド回路１００は、容量１２０（容量値Ｃ_Ｈ）を省略した構成でもよい。

＜ＣＴ／ＤＴハイブリッド回路の実装方法＞
図９にＣＴ／ＤＴハイブリッド回路１００のＣＭＯＳでの実装方法の一例を示す。図９に示すＣＴ／ＤＴハイブリッド回路１００は、ＴＡ１１０Ａと、容量１２０と、スイッチ１５０と、クロック生成回路１４０Ａと、出力バッファ１６０と、を有する。ＴＡ１１０Ａはインバータ型のアンプで構成される。スイッチ１５０はＮＭＯＳトランジスタを用いた構成である。出力バッファ１６０はソースフォロワを用いた構成である。なお、スイッチ１５０は、ＰＭＯＳトランジスタを用いた構成、ＮＭＯＳとＰＭＯＳを用いた相補型スイッチの構成としてもよい（例えば、非特許文献１参照）。

図９では、離散回路ブロック１５１のスイッチ１５０の入力に、８個のスイッチバイアス調整回路１５２が接続され、クロックのＤＣ電位とスイッチのバイアス電位を別にできる構成としている。また、スイッチバイアス調整回路１５２の入力にインバータ回路１５３を接続している。なお、インバータ回路１５３の段数は任意であるが、インバータ回路１５３は省略してもよい。

図１０Ａ及び図１０Ｂに、図９のクロック生成回路１４０Ａの構成の一例を示す。図１０Ａ及び図１０Ｂのクロック生成回路１４０Ａには、図１１の位相の９０度ずれた４相の正弦波が入力される。

図１０Ａは入力正弦波のバイアスを調整しインバータとＮＡＮＤに入力する構成、図１０Ｂは入力正弦波のバイアスを調整しインバータに入力する構成である。どちらも、図７に示すＤＵＴＹ２５％のクロック同様の機能を実現する。

図９におけるクロックＳ１〜Ｓ４のＤＵＴＹ比は、図１０のクロックのバイアスＶ_ＤＣによって調整できる。一方、離散回路ブロック内のＮＭＯＳスイッチのゲートバイアス電圧は、図９のＶ_ＳＷによって制御でき、ＤＵＴＹ比調整とは分離して制御できる。

図１２にＡＥＱ／ＶＧＡ１５としてＣＴ／ＤＴハイブリッド回路１００を用いた場合の、無線受信装置（図示無）の制御フローを示す。なお、図１２に示す制御フローにおいて、図５と共通するステップには同一符号を付す。

図５のＳＴ３０１及びＳＴ３０５で行うＡＥＱ／ＶＧＡ１５の周波数特性ＡＥＱ-Ｆの調整を、図１２では、ＳＴ３０１Ａ及びＳＴ３０５Ａにおいて、容量比Ｋとクロック周波数ｆｃｋによって行う。

具体的には、ＳＴ３０１Ａにおいて、無線受信装置１は、ＣＴ／ＤＴハイブリッド回路１００の容量比Ｋを「Ｋ１」に設定し、クロック周波数ｆｃｋを「ｆ１」に設定する。また、ＳＴ３０５Ａにおいて、無線受信装置１は、ＣＴ／ＤＴハイブリッド回路１００の容量比Ｋを「Ｋ２」に設定し、クロック周波数ｆｃｋを「ｆ２」に設定する。

なお、Ｋ１、ｆ１の値は任意である。例えば使用するシステムの信号帯域の低域から高域に渡って複数の同一振幅のテスト信号を入力した場合にＡＤＣ１７の入力において、信号帯域の周波数特性がフラットになればよい。Ｋ２、ｆ２は、ＳＴ３０４の周波数特性推定の結果を受けて、ＡＤＣ１７の入力において信号帯域の周波数特性に、回路又は伝搬路による帯域内の偏差の増加を抑制できる値であればよい。なお、Ｋ２とｆ２とのそれぞれは、Ｋ１とｆ１とのそれぞれと、異なる値であってもよい。

また、図５のＳＴ３０２で行うＡＥＱ／ＶＧＡ１５のゲイン調整を、図１２では、ｇｍの調整によって行う。

なお、IEEE 802.11ayで用いられているチャンネルボンディングのように、状況によって帯域幅の変更を行うシステムにおいては、ＣＴ／ＤＴハイブリッド回路１００の帯域幅とＡＤＣ１７の参照クロックを共有し、帯域幅の変更に応じて、参照クロックの周波数を変えることにより、ＡＥＱ／ＶＧＡ１５とＡＤＣ１７との帯域幅を変更することができるので、構成を簡略化でき、消費電力を低減できる。

（実施の形態３）
実施の形態３では、送受信装置の周波数特性を、工場出荷時の調整によって補償する場合について説明する。

＜送受信装置の構成＞
図１３は、本実施の形態の送受信装置２の構成を示すブロック図である。なお、図１３に示す送受信装置２において、図１に示した無線受信装置１と共通する部分については図３と同一符号を付して説明を省略する。

図１３に示す送受信装置２は、受信部３と、送信部４と、ＡＥＱ／ＶＧＡ制御部５と、を有する。受信部３は、受信アンテナ１１と、ＬＮＡ１２と、ローカル信号発生器１３と、ＭＩＸ１４と、ＡＥＱ／ＶＧＡ１５と、ＨＰＦ１６と、ＡＤＣ１７と、ＤＳＰ１８と、ゲイン制御部１９と、を含む。送信部４は、ＤＳＰ３１と、ＤＡＣ（Digital Analog Converter：デジタル／アナログ変換器）３２と、ＨＰＦ３３と、ＡＥＱ／ＶＧＡ３４と、ローカル信号発生器３５、ＭＩＸ３６と、ＰＡ（Power Amplifer：パワーアンプ）３７と、送信アンテナ３８、検出回路３９と、を含む。

ＤＳＰ３１は、送信データを、所定の変調方式に従ってデジタル信号処理することにより変調し、ＤＡＣ３２に出力する。また、ＤＳＰ３１は、いくつかの周波数のテスト信号をＡＥＱ／ＶＧＡ制御部５に出力する。

ＤＡＣ３２は、ＡＥＱ／ＶＧＡ制御部５から出力されたビット数コードに基づいて、ＤＳＰ３１から出力されたデジタルの送信信号をアナログの送信信号に変換し、ＨＳＰ３３に出力する。

ＨＰＦ３３は、カットオフ周波数を設定し、ＤＡＣ３２から出力された送信信号のうち、カットオフ周波数未満の帯域の送信信号を遮断し、ＡＥＱ／ＶＧＡ３４に出力する。

ＡＥＱ／ＶＧＡ３４は、ＡＥＱ／ＶＧＡ制御部５から出力された周波数特性コードに基づいて、ＨＰＦ３３から出力された送信信号の周波数特性を補正するアナログ等化処理を行い、送信信号の波形を整形する。ＡＥＱ／ＶＧＡ３４は、増幅処理およびアナログ等化処理を行った受信信号をＭＩＸ３６に出力する。

ローカル信号発生器３５は、ＭＩＸ３６におけるアップコンバートのためのローカル信号を発生させてＭＩＸ３６に供給する。

ＭＩＸ３６は、ＡＥＱ／ＶＧＡ３４から出力されたベースバンドの送信信号を、ローカル信号発生器３５から供給されたローカル信号を用いてアップコンバートし、ミリ波の送信信号を生成し、ＰＡ３７に出力する。

ＰＡ３７は、ＭＩＸ３６から出力されたミリ波の送信信号を増幅して送信アンテナ３８に出力する。

送信アンテナ３８は、ＰＡ３７から出力されたミリ波の送信信号を無線送信する。なお、送信アンテナ３８は、複数のアンテナ素子により構成されても良い。

検出回路３９は、ＰＡ３７の出力のゲインと周波数特性を検出する。例えば、検出回路３９は、カプラを用いて信号帯域に渡ってＰＡ３７の出力信号を０．１倍する構成としてもよいし、２乗検波回路のように振幅を検出する回路であってもよい。振幅を検出する回路を用いる場合、検出回路３９は、複数の周波数のテスト信号を使用してＰＡ３７の周波数特性を検出する。検出回路３９は、検出したゲインと周波数特性をＡＤＣ１７に出力する。

なお、図１３では、送受信装置２が、受信アンテナ１１及び送信アンテナ３８を含むが、本実施の形態はこれに限られず、図１４に示すように、送受信装置２が、受信アンテナ１１及び送信アンテナ３８を含まない構成でもよく、外部のアンテナを用いる。

＜工場出荷前の検査時の処理＞
本実施の形態では、送受信装置２は、例えば、工場出荷前のプローブ検査において、以下の処理を行う。

送信部４のＤＳＰ３１は、いくつかの周波数のテスト信号をＡＥＱ／ＶＧＡ制御部５に出力する。

テスト信号が出力される毎に、検出回路３９から出力された信号がＡＤＣ１７にてデジタル信号に変換され、ＡＥＱ／ＶＧＡ制御部５に入力される。ＡＥＱ／ＶＧＡ制御部５は、入力値から送信部４の周波数特性を推定し、その逆特性となる周波数特性を示す周波数特性コードをＡＥＱ／ＶＧＡ３４に出力する。

次に、送信部４のＤＳＰ３１から出力されたテスト信号は、図１３において、点線に示すように、送信部４のＰＡ３７から受信部３のＬＮＡ１２に入力され、最終的に受信部３のＤＳＰ１８に入力される。このとき、受信部３に入力される信号として、ＰＡ３７からＬＮＡ１２へのリーク信号を用いてもよいし、プロービングやスイッチングによって意図的にＰＡ３７からＬＮＡ１２への信号経路を用意してもよい。受信部３のＤＳＰ１８は、受信結果をＡＥＱ／ＶＧＡ制御部５に出力する。ＡＥＱ／ＶＧＡ制御部５は、受信したデータから受信部３の周波数特性を推定し、その逆特性となる周波数特性を示す周波数特性コードをＡＥＱ／ＶＧＡ１５に出力する。

ＡＥＱ／ＶＧＡ制御部５は、受信部３の送信部４と周波数特性の設定値を内部のｅＦｕｓｅ５Ａに書き込む。

なお、送信部４は、ＩＱ間、差動間のＡＥＱ／ＶＧＡ３４のゲイン調整を行い、キャリアリーク、イメージリークの調整を行ってもよい。

なお、本実施の形態では、送信部４のテストにおいても受信部３のＡＤＣを使用する構成を示しているが、テストにおいてはＡＤＣ１７のビット数を下げても良い、またテスト用のＡＤＣ１７を別途用意してもよい。

なお、周波数特性推定後のＡＥＱ／ＶＧＡ１５、３４の周波数特性とゲインの設定値は、推定値の逆特性以外にも、推定値の周波数特性の変動を抑える値であればよい。

また、図１３、図１４において、ゲイン制御部１９は、受信部３のＡＥＱ/ＶＧＡ１５、ＡＤＣ１７に接続されているが、受信部３のＨＰＦ１６および送信部２のＡＥＱ/ＶＧＡ３４とＨＰＦ３３に接続し、ＡＥＱ/ＶＧＡ３４のゲイン制御、ＨＰＦ１６のカットオフ周波数の制御を行ってもよい。なお、ゲイン制御部１９とＡＥＱ/ＶＧＡ制御部５を統合して１つとしてもよい。また、ＡＥＱ/ＶＧＡ１５、３４と、ＨＰＦ１６、３３とを配置する場所及び個数は、実施の形態１と同様に、構成してもよい。

以上、図面を参照しながら各実施の形態について説明したが、本開示はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範囲内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。

例えば、上記の各実施の形態では、ミリ波通信に使用される装置の周波数特性の補償をアナログイコライザで行う場合について説明したが、本開示はこれに限られず、セルラ通信において検討されているＮＯＭＡ（Non-Orthogonal Multiple Access）においてもＡＤＣ１７のビット数の切り替えにおいて、消費電力削減効果を得ることができる。以下、この点について説明する。

セルラ通信の端末は、基地局に近い端末として受信する信号と、基地局に遠い端末として受信する信号と、の両方を認識するため、ＡＤＣ１７において、より多くのビット数を用いる。

ここで、端末が基地局に遠い端末である場合、基地局に近い他の端末への信号は、基地局に遠い端末である自端末宛の信号に対して十分に小さいため、ＡＤＣ１７は、基地局に近い他の端末への信号を認識することを省略できる。このため、基地局に遠い端末である自端末宛の信号の認識に合わせて、ビット数を下げることができる。

基地局から端末までの距離に応じて、ＡＤＣ１７のビット数を使いわけることで不必要な消費電力を抑制することができる。端末が基地局からの距離を知る手段の一例としては、基地局が端末に位置情報を伝えることが挙げられる。

また、基地局に近い端末が、自端末向けの信号の復調のための受信期間とは別に、基地局から遠い端末に向けて送信された信号を、例えば、キャンセリングのために妨害波として復調する期間を設けている場合、基地局に近い端末は、その妨害波の復調の期間において、ＡＤＣ１７のビット数を抑えることによって、基地局に近い端末の消費電力を低減することができる。

（実施の形態４）
本実施の形態は、図１、図２、図３に示す無線受信装置１が、ＩＥＥＥ８０２．１１ａｙに準拠して動作するための起動手順に関して説明する。

図１５Ａは、ＩＥＥＥ８０２．１１ａｙのフレームフォーマットを示す。

ＩＥＥＥ８０２．１１ａｙでは、第一のトレーニングフィールド（第１ＳＴＦ）２０１Ａ，第一のチャネル推定フィールド（第１ＣＥＦ）２０２Ａ，ＰＨＹヘッダ２０３Ａの期間において、受信装置はシングルチャネルで受信を行い、第二のトレーニングフィールド（第２ＳＦＴ）２０１Ｂ，第二のチャネル推定フィールド（第２ＣＥＦ）２０２Ｂ，ペイロード（データ）２０４Ａの期間において、無線受信装置１はチャネルボンディングで受信を行う。
図１５Ｂは、シングルチャネル時の変調波スペクトラムのイメージを示す。図１５Ｃは、チャネルボンディング時の変調波スペクトラムのイメージを示す。

受信装置は、チャネルボンディング時には複数のチャネルをつなげて１つの広帯域とした変調波信号を受信する。
なお、図１５ＡはＩＥＥＥ８０２．１１ａｙにおける２チャネルボンディングの場合のフレーム構成を示している。なお、３チャネルボンディングまたは４チャネルボンディングでは、シングルチャネルとして受信するチャネル数が１，２，３，４のいずれかであり、チャネルボンディングとして受信するチャネルボンディングされたチャネル数が３または４になるという違いがあるが、受信装置の構成、制御フローとしては、２チャネルボンディングと同じであるので、ここでの説明は省略する。

＜制御フロー＞
図１６Ａは、図１５Ａに示したフレームフォーマット２００Ａを受信した図１から図３に示した無線受信装置１による、無線受信装置１のゲイン調整、周波数特性及びビット数の制御を示すフロー図である。

図１６Ｂは、フレームフォーマット２００Ａに対するＡＤＣの設定値を示す。サンプリング周波数をｆｓ−Ｌ、ビット数をＬ(Ｈよりも低ビット)の区間をできるだけ長くすることでＡＤＣの低消費電力化を行う。

（シングルチャネルの受信）
まず、ＳＴ３０１Ｂとして、ミリ波帯域を用いた通信では、ＡＧＣ期間（２０１Ａ、２０１Ｂ）が短いため、ＡＧＣの収束時間が６００ｎ秒程度であることが望ましい。そのため、ＨＰＦ１６のカットオフ周波数ｆｃは数百ＭＨｚに設定されている。したがって、無線受信装置１は、ＡＧＣ期間の開始時（第一のトレーニングフィールド２０１Ａの開始時または受信以前）において、ＨＰＦ１６のカットオフ周波数ＨＦＰ-ｆｃを第１カットオフ周波数値「ｆｃ−Ｈ」に設定する。

フレームフォーマット２００Ａの前半では、シングルチャネルの受信となるので、ＡＤＣ１７のサンプリング周波数をシングルチャネルの復調に適用した値ｆｓ−Ｌに設定する。また、あらかじめ制御パケットによって把握している、フレームフォーマット２００Ａの前半で使用するチャネルにローカル信号発生器１３の周波数（ｆ１またはｆ２)を合わせる。

また、無線受信装置１は、ＡＥＱ／ＶＧＡ１５から出力される信号の周波数特性ＡＥＱ-Ｆを信号帯域においてフラットとなる値「Ａ」に設定し、ＡＤＣ１７のビット数ＡＤＣ-ＲＥＳを第１ビット数「Ｌ１」に設定する。

また、無線受信装置１は、ＡＥＱ／ＶＧＡ１５のゲインＡＥＱ-Ｇを標準値「Ａｖｅ」に設定する。

ここで、「ｆｃ−Ｈ」はＡＧＣの収束時間が６００ｎｓ秒程度になるようなカットオフ周波数であり、「Ｌ１」はチャネル(周波数特性の)推定に求められるビット数より低いが、ＡＧＣを行うに十分なビット数である。

次に、ＳＴ３０２Ｂにおいて、第一のトレーニングフィールド２０１Ａが受信された場合、ゲイン制御部１９が、ＡＥＱ／ＶＧＡ１５のゲイン調整を行う。例えば、ゲイン制御部１９は、ＡＤＣ１７から出力された受信信号のレベルが閾値を越えているか否かによってＡＥＱ／ＶＧＡ１５のゲインＡＥＱ-Ｇの設定を調整することを繰り返す。ゲイン制御部１９は、まず、バイナリサーチによる粗調整を行い、次にリニアサーチによる微調整を行う。

次に、ＳＴ３０３Ｂにおいて、ＡＥＱ／ＶＧＡ１５のゲインＡＥＱ-Ｇの調整が完了した後（ゲイン調整値）、ゲイン制御部１９は、データ復調時の通信品質の劣化を避けるために、ＨＰＦ１６のカットオフ周波数ＨＦＰ-ｆｃを第２カットオフ周波数値「ｆｃ−Ｌ」に設定する。このＨＰＦ１６のカットオフ周波数の変更に伴って受信信号の振幅が変化するため、ゲイン制御部１９は、この振幅の変化を打ち消すように、ＡＥＱ／ＶＧＡ１５のゲインＡＥＱ-Ｇを補正する（第１ゲイン補正値）。

これにより、受信信号のエラーレートの上昇を防止できる。なお、この第１ゲイン補正値は予め見積もられる。また、ゲイン制御部１９は、無線回路と伝搬路の周波数特性の推定を高精度に行うため、ＡＤＣ１７のビット数ＡＤＣ-ＲＥＳを第２ビット数「Ｈ１」に設定する。ここで、「ｆｃ−Ｌ」はＨＰＦによる受信信号の復調精度の劣化が許容できる程度に抑えられるようなカットオフ周波数であり、第２ビット数「Ｈ１」はシングルチャネルのチャネル(周波数特性の)推定に十分なビット数である。

次に、ＳＴ３０４Ｂにおいて、ＳＴ３０３Ｂの設定状態で、第一のチャネル推定フィールド２０２Ａが受信された場合、ＤＳＰ１８は、ＡＤＣ１７から出力された受信信号に基づいて、無線回路と伝搬路の周波数特性（Ｃｈ１またはＣｈ２）を推定する。

次に、ＳＴ３０５Ｂにおいて、ＡＥＱ／ＶＧＡ制御部２０は、ＤＳＰ１８の推定値の逆特性となるように、ＡＥＱ／ＶＧＡ１５の周波数特性ＡＥＱ-Ｆを「Ｂ」に設定する。このとき、周波数特性の変更に伴って受信信号の振幅が変化するため、ＡＥＱ／ＶＧＡ制御部２０は、この振幅の変化を打ち消すように、ＡＥＱ／ＶＧＡ１５のゲインＡＥＱ-Ｇを補正する（第２ゲイン補正値）。

これにより、無線回路と伝搬路による周波数特性による信号帯域内の利得偏差を、受信信号がＡＤＣ１７に入力される前に低減できるので、ＡＤＣ１７に要求されるビット数が下がる。

このため、ＡＥＱ／ＶＧＡ制御部２０は、ＡＤＣ１７のビット数ＡＤＣ-ＲＥＳを第３ビット数「Ｌ２」に設定する（ＳＴ３０５）。ここで、「Ｌ２」は復調に十分なビット数であり、周波数特性推定時の「Ｈ１」よりも小さい値である。ＳＴ３０１Ｂの「Ｌ１」とＳＴ３０５Ｂの「Ｌ２」とは同じ値でもよい。ＰＨＹヘッダは短いので、２０３ＡにおいてＡＤＣ−ＲＥＳ＝Ｈ１としておいてもよい。

次に、ＳＴ３０６Ｂにおいて、ＳＴ３０５Ｂの設定状態で、無線受信装置１は、ＰＨＹヘッダ２０３Ａの受信（復調）を行う。

（チャネルボンディングの受信）
次に、ＳＴ３０７Ｂにおいて、フレームフォーマット２００Ａの後半ではチャネルボンディングの受信（第二のトレーニングフィールド２０１Ｂの受信）となるので、ＡＤＣ１７のサンプリング周波数ＡＤＣ-fsを使用するチャンネル数に対応できる値「ｆｓ−Ｈ」に変更する。チャネルボンディング信号の中心（（ｆ１＋ｆ２）/２)に、ローカル信号発生器１３の周波数を合わせる。

また、無線受信装置１は、ＡＥＱ／ＶＧＡ１５から出力される信号の周波数特性ＡＥＱ-Ｆを信号帯域においてフラットとなる値「Ａ」に設定する。

この状態で、ゲイン制御部１９が、ＡＥＱ／ＶＧＡ１５のゲイン補正を行う（第３ゲイン補正値）。ゲイン制御部１９は、まず、事前に用意したテーブルの補正値を用いて粗調整を行い、次にリニアサーチによる微調整を行う。

ここで、テーブルの補正値は、事前に用意したもので、シングルチャネルとチャネルボンディングでの振幅の差を補正するものであり、例えば、２チャネルボンディングでは、振幅がおおよそ２倍になるので、おおよそ１/２に近い値がテーブルに記載されていることになる。なお、ＳＴ３０７ＢにてＡＤＣ１７のビット数をトレーニングに適した別の値Ｌ２’にしてもよい。

次に、ＳＴ３０８Ｂにおいて、ＳＴ３０７Ｂの設定状態で、ゲイン制御部１９は、チャネルボンディングでの無線回路と伝搬路の周波数特性の推定を高精度に行うため、ＡＤＣ１７のビット数ＡＤＣ-ＲＥＳを第４ビット数「Ｈ２」に設定する。この状態で、第二のチャネル推定フィールド２０２Ｂが受信された場合、ＤＳＰ１８は、ＡＤＣ１７から出力された受信信号に基づいて、チャネルボンディングでの無線回路と伝搬路の周波数特性を推定する。

次に、ＳＴ３０９Ｂにおいて、ＡＥＱ／ＶＧＡ制御部２０は、ＤＳＰ１８の推定値の逆特性となるように、ＡＥＱ／ＶＧＡ１５の周波数特性ＡＥＱ-Ｆを「Ｃ」に設定する。このとき、周波数特性の変更に伴って受信信号の振幅が変化するため、ＡＥＱ／ＶＧＡ制御部２０は、この振幅の変化を打ち消すように、ＡＥＱ／ＶＧＡ１５のゲインＡＥＱ-Ｇを補正する（第４ゲイン補正値）

これにより、チャネルボンディング時の無線回路と伝搬路による周波数特性による信号帯域内の利得偏差を、受信信号がＡＤＣ１７に入力される前に低減できるので、ＡＤＣ１７に要求されるビット数が下がる。

このため、ＡＥＱ／ＶＧＡ制御部２０は、ＡＤＣ１７のビット数ＡＤＣ-ＲＥＳを第５ビット数「Ｌ２」に設定する。ここで、「Ｌ３」はチャネルボンディング信号の復調に十分なビット数であり、周波数特性推定時の「Ｈ２」よりも小さい値である。

ここで、ＳＴ３０１Ｂの「Ｌ１」とＳＴ３０５Ｂの「Ｌ２」とＳＴ３０９Ｂの「Ｌ３」とは同じ値でもよい。また、ＳＴ３０３Ｂの「Ｈ１」とＳＴ３０７Ｂの「Ｈ２」とは同じ値でもよい。

次に、ＳＴ３１０Ｂにおいて、無線受信装置１は、ペイロード２０４Ａの受信（復調）を行う。

なお、図１６において、ゲインＡＥＱ-Ｇの補正、カットオフ周波数ＨＰＦ-ｆｃの設定、ＡＥＱ／ＶＧＡ１５の周波数特性ＡＥＱ-Ｆの設定、ビット数ＡＤＣ-ＲＥＳの設定が、同一のステップで行われるように記載されている場合でも、これらの処理は、同時に（並列的に）行われるとは限らず、順番に（直列的に）行われても良い。

＜効果＞
以上のように、本実施の形態では、カットオフ周波数の変更に伴う振幅の変化に対応するゲイン補正を行い、さらに無線回路と伝搬路による周波数特性の変化に対応する周波数特性の補正を行う。これにより、無線回路と伝搬路による周波数特性を、受信信号がＡＤＣ１７に入力される前に低減できるので、ＡＤＣ１７にて使用されるビット数を下げることができる。さらに、受信する変調波の帯域幅に応じて、ＡＤＣのサンプリングレートを変更することで、ＡＤＣ１７の消費電力を下げることができる。

（実施の形態５）
本実施の形態５は、図１、図２、図３に示す無線受信装置１が、ＩＥＥＥ８０２．１１ａｙに準拠して動作するための起動手順に関して説明する。

本実施の形態５は、実施の形態４に対して制御フローが異なるため、実施の形態４と異なる点を以下で説明する。

図１７Ｂは、フレームフォーマット２００Ａに対するＡＤＣの設定値を示す。ビット数をＬ（Ｈよりも低ビット）の区間をできるだけ長くすることでＡＤＣの低消費電力化を行う。

実施の形態４に対して、サンプリング周波数が高い期間が長いが、ビット数を下げることのできる区間が長い方法となっている。

＜制御フロー＞
図１７Ａは、フレームフォーマット２００Ａを受信した無線受信装置１による、無線受信装置１のゲイン調整、周波数特性及びビット数の制御を示すフロー図である。なお、図１６Ａと同じ動作については同じ符号をつけ、ここでの説明を省略する。

（シングルチャネルの受信）
まず、ＳＴ３０１Ｃでは、他の実施の形態と同様に、無線受信装置１は、ＡＧＣ期間の開始時（２０１Ａの開始時または２０１Ａの受信以前）において、ＨＰＦ１６のカットオフ周波数ＨＦＰ-ｆｃを第１カットオフ周波数値「ｆｃ−Ｈ」に設定する。

また、フレームフォーマット２００Ａの前半では、シングルチャネルの受信となるが、図１７Ａのフロー図では、低ビットでの動作時間を長くするために、ＡＤＣ１７のサンプリング周波数をチャネルボンディングの復調に求められる値ｆｓ−Ｈに設定し、シングルチャネル受信時においても２チャネルのシングルチャネル信号を受信し、フレームフォーマットの前半においてＣＨ１とＣＨ２の両方の周波数特性を把握できるようにする。また、チャネルボンディング信号の中心（（ｆ１＋ｆ２）/２）にローカル信号発生器１３の周波数を合わせる。

また、無線受信装置１は、ＡＥＱ／ＶＧＡ１５から出力される信号の周波数特性ＡＥＱ-Ｆを信号帯域においてフラットとなる値「Ａ」に設定し、ＡＤＣ１７のビット数ＡＤＣ-ＲＥＳを第１ビット数「Ｌ１」に設定する。

また、無線受信装置１は、ＡＥＱ／ＶＧＡ１５のゲインＡＥＱ-Ｇを標準値「Ａｖｅ」に設定する。

なお、ＳＴ３０２ＢからステップＳＴ３０６Ｂは、図１６Ａと同じ動作であるため、ここでの説明は省略する。ただし、ＳＴ３０４Ｂにおける無線回路と伝搬路の周波数特性の推定は、チャンネルボンディングの帯域（ＣＨ１＋ＣＨ２）に対するものである。また、ＳＴ３０５ＢにおけるＡＥＱの周波数特性Ｂは、チャンネルボンディングの帯域（ＣＨ１＋ＣＨ２）の周波数特性を補正するものである。

（チャネルボンディングの受信）
次に、ＳＴ３０２Ｃでは、フレームフォーマットの後半ではチャネルボンディングの受信となる。

第二のトレーニングフィールド２０１Ｂの受信時にシングルチャネルからチャネルボンディング帯域幅が広がる。

さらに、ＡＥＱ/ＶＧＡ制御部２０は、ＤＳＰ１８の推定値の逆特性（ＣＨ１＋ＣＨ２）となるように、ＡＥＱ／ＶＧＡ１５の周波数特性を「Ｃ」に設定する。

このとき、帯域幅と周波数特性の変更に伴って受信信号の振幅が変化するため、ＡＥＱ／ＶＧＡ制御部２０は、この振幅の変化を打ち消すように、ＡＥＱ／ＶＧＡ１５のゲインＡＥＱ−Ｇを補正する（第３のゲイン補正値）。

ゲイン制御部１９は、まず、事前に用意したテーブルの補正値を用いて粗調整を行い、次にリニアサーチによる微調整を行う。

ここで、テーブルの補正値は、事前に用意したもので、シングルチャネルとチャネルボンディングでの振幅の差とＡＥＱの周波数特性に基づくゲイン差を補正するものである。

また、ＡＤＣ１７のビット数ＡＤＣ-ＲＥＳを、チャネルボンディング信号のチャネル推定(ＡＥＱ補正後のものに対する)と復調に必要なビット数、第４ビット数「Ｌ３」に設定する。

なお、ＳＴ３０３Ｃにおいて、ＳＴ３０２Ｃにおいて設定された状態で、第二のチャネル推定フィールド２０２Ｂが受信された場合、ＤＳＰ１８は、ＡＤＣ１７から出力された受信信号に基づいて、チャネルボンディングでの無線回路と伝搬路の周波数特性を推定する。

なお、図１７では、図１６のステップＳＴ３０９Ｂを省略して、ステップＳＴ３１０Ｂに移行し、無線受信装置１は、ペイロード２０６Ａの受信（復調）を行う。

なお、第二のチャネル推定の結果を用いてアナログイコライザによる周波数特性の補正を行い、ペイロード部でＬ３よりも低い第５のビット数Ｌ４に変更してもよい。

＜効果＞
以上のように、本実施の形態では、カットオフ周波数の変更に伴う振幅の変化に対応するゲイン補正を行い、さらに無線回路と伝搬路による周波数特性の変化に対応する周波数特性の補正を行う。これにより、無線回路と伝搬路による周波数特性を、受信信号がＡＤＣ１７に入力される前に低減できるので、ＡＤＣ１７にて使用されるビット数を下げ、ＡＤＣ１７の消費電力を下げることができる。

（実施の形態６）
本実施の形態６は、図１、図２、図３に示す無線受信装置１が、ＩＥＥＥ８０２．１１ａｙに準拠して動作するための起動手順に関して説明する。実施の形態６は実施の形態４に対して制御フローが異なるため、実施の形態４と異なる点を以下で説明する。

図１８Ｂは、フレームフォーマット２００Ａに対するＡＤＣの設定値を示す。サンプリング周波数をｆｓ−Ｌ、ビット数をＬ（Ｈよりも低ビット）の区間をできるだけ長くすることでＡＤＣの低消費電力化を行う。

実施の形態４に対して、受信機のローカル周波数の変更が多くなるが、ビット数を下げることのできる区間が長い方法となっている。

＜制御フロー＞
図１８Ａは、フレームフォーマット２００Ａを受信した無線受信装置１による、無線受信装置１のゲイン調整、周波数特性及びビット数の制御を示すフロー図である。なお、図１６と同じ動作については同じ符号をつけ、ここでの説明は省略する。

（シングルチャネルの受信）
まず、ステップＳＴ３０１Ｄにおいて、フレームフォーマット２００Ａの前半では、シングルチャネルの受信となるので、ＡＤＣ１７のサンプリング周波数をシングルチャネルの復調に適用した値ｆｓ−Ｌに設定する。また、あらかじめ制御パケットによって把握している、フレームフォーマット２００Ａの前半で使用するチャネルのうちの一つにローカル信号発生器１３の周波数（ｆ１)を合わせる。

また、無線受信装置１は、ＡＥＱ／ＶＧＡ１５から出力される信号の周波数特性ＡＥＱ-Ｆを信号帯域においてフラットとなる値「Ａ」に設定し、ＡＤＣ１７のビット数ＡＤＣ-ＲＥＳを第１ビット数「Ｌ１」に設定する。

また、無線受信装置１は、ＡＥＱ／ＶＧＡ１５のゲインＡＥＱ-Ｇを標準値「Ａｖｅ」に設定する。

なお、以後のステップＳＴ３０２ＢからＳＴ３０３Ｂまでは、図１６と同じ動作であるため、ここでの説明は省略する。

次に、ステップＳＴ３０２Ｄにおいて、ステップＳＴ３０３Ｂの設定状態（ｆＬＯ＝ｆ１）で、第一のチャネル推定フィールド２０２Ａが受信された場合、ＤＳＰ１８は、ＡＤＣ１７から出力された受信信号に基づいて、無線回路と伝搬路の周波数特性（Ｃｈ１）を推定する。

次に、ステップＳＴ３０３Ｄにおいて、ローカル信号発生器１３の周波数をもう一方のシングルチャネルに合わせる（ｆＬＯ＝ｆ２）。ＤＳＰ１８は、ＡＤＣ１７から出力された受信信号に基づいて、無線回路と伝搬路の周波数特性（Ｃｈ２）を推定する。

このとき、ＣＨ１とＣＨ２の信号の振幅差が大きいと予想される回路またはチャンネルでは、ローカル信号発生器の１３の周波数を変更後に、例えば、リニアサーチで、受信回路のゲイン調整を行なってもよい。

また、ＣＨ１とＣＨ２の信号の振幅差が大きいと予想される場合は、ＳＴ３０２ＢとＳＴ３０３Ｂのゲイン調整をＣＨ１とＣＨ２の両方で行なってもよい。つまり、ＣＨ１とＣＨ２の信号の振幅差が大きいと予想される場合には、第一のトレーニングフィールドでＣＨ１、ＣＨ２それぞれのゲイン調整を、ローカル周波数を変えて順番に行い、テーブルにゲイン設定を保持し、保持したゲイン設定を用いて、第一のチャネル推定フィールドでＣＨ１、ＣＨ２それぞれのチャネル推定を、テーブルの値に従ったゲイン設定で順番に行ってもよい。なお、ゲイン設定後に、ＣＨ１、ＣＨ２，いずれかのＰＨＹヘッダを復調する。

なお、以後のステップＳＴ３０５Ｂ、ＳＴ３０７Ｂの動作は、図１６と同じであるため、ここでの説明は省略する。

（チャネルボンディングの受信）
次に、ステップＳＴ３０４Ｄにおいて、フレームフォーマット２００Ａの後半ではチャネルボンディングの受信（第二のトレーニングフィールド２０１Ｂの受信）となるので、ＡＤＣ１７のサンプリング周波数ＡＤＣ-fsを使用するチャンネル数に対応できる値「ｆｓ−Ｈ」に変更する。チャネルボンディング信号の中心（（ｆ１＋ｆ２）/２)に、ローカル信号発生器１３の周波数を合わせる。

また、ＡＤＣ１７のビット数ＡＤＣ-ＲＥＳを、チャネルボンディング信号のチャネル推定(ＡＥＱ補正後のものに対する)と復調に必要なビット数、第４ビット数「Ｌ３」に設定する。

この状態で、ゲイン制御部１９が、ＡＥＱ／ＶＧＡ１５のゲイン補正を行う（第３ゲイン補正値）。ゲイン制御部１９は、まず、事前に用意したテーブルの補正値を用いて粗調整を行い、次にリニアサーチによる微調整を行う。

以後は、図１６のＳＴ３０８Ｂ、ＳＴ３１０Ｂと同じ動作を行う。ここで、第二のチャネル推定の結果を用いてアナログイコライザによる周波数特性の補正を行い、ペイロード部でＬ３よりも低い第５のビット数Ｌ４に変更してもよい。

＜効果＞
以上のように、本実施の形態では、カットオフ周波数の変更に伴う振幅の変化に対応するゲイン補正を行い、さらに無線回路と伝搬路による周波数特性の変化に対応する周波数特性の補正を行う。これにより、無線回路と伝搬路による周波数特性を、受信信号がＡＤＣ１７に入力される前に低減できるので、ＡＤＣ１７にて使用されるビット数を下げることができる。さらに、受信する変調波の帯域幅に応じて、ＡＤＣのサンプリングレートを変更することで、ＡＤＣ１７の消費電力を下げることができる。

なお、実施の形態４，５，６において、周波数特性を推定した後のＡＥＱ／ＶＧＡ１５の周波数特性とゲインの設定値は、推定値の逆特性そのものに限らず、推定値の周波数特性の変動を抑える値であればよい。

また、実施の形態４，５，６では、ＡＧＣ期間において、ＡＤＣ１７のビット数を第２ビット数「Ｈ」よりも低い第１ビット数「Ｌ１」に設定する場合について説明したが、本開示では、パターンマッチングによる雑音レベル以下の信号を検出するために、ＡＧＣ期間中のＡＤＣ１７のビット数を第１ビット数よりも高い第２ビット数「Ｈ１」に設定してもよい。

また、実施の形態４，５，６では、ＡＤＣ１７に関しては、ＡＤＣ１７を一つとしてＡＤＣ１７のビット数を切り替えて使用する構成を説明したが、本開示では、ビット数の異なる複数のＡＤＣ１７を用意し、求められるビット数に応じて使用するＡＤＣ１７を切り替えてもよい。

また、実施の形態４，５，６において、無線受信装置１のゲイン調整は、ＬＮＡゲイン、ミキサゲイン、ローカル振幅の調整を含んでいてもよい。

また、実施の形態４，５，６において、図１２のようにＡＥＱとして、図６のＣＴ／ＤＴハイブリッド回路を用いても良い。この場合、クロック周波数と容量比によって周波数特性補正量と帯域幅を変えることができ、微細ＣＭＯＳでの実装に適する。ＡＥＱとＡＤＣでクロック周波数を連動させることも可能となり、制御が容易となる。

なお、全ての実施の形態において、ＡＥＱによる周波数特性補正前のチャネル推定結果を用いてＡＥＱによる周波数特性補正後の受信信号を復調する復調回路ＤＳＰ１８は、ＡＥＱによる周波数特性補正によって、生じる周波数特性の変化を、予め測定しておき、実際の復調では、変化量を考慮して処理する。

（他の実施の形態）
上記実施の形態では、本開示の一態様をハードウェアで構成する場合を例にとって説明したが、本開示はハードウェアとの連携においてソフトウェアで実現することも可能である。

また、上記実施の形態の説明に用いた各機能ブロックは、典型的には集積回路であるＬＳＩとして実現される。集積回路は、上記実施の形態の説明に用いた各機能ブロックを制御し、入力と出力を備えてもよい。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。

また、集積回路化の手法はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後に、プログラムすることが可能なＦＰＧＡ（Field Programmable Gate Array）や、ＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。

さらには、半導体技術の進歩又は派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて機能ブロックの集積化を行ってもよい。バイオ技術の適用等が可能性としてありえる。

本開示の無線受信装置は、ゲイン調整期間、チャネル推定期間及び信号受信期間を有する無線周波数の受信信号を周波数変換してベースバンドの受信信号を出力する周波数変換回路と、ゲインコードに基づいて前記ベースバンドの受信信号を増幅し、周波数特性コードに基づいて前記ベースバンドの受信信号の周波数特性を補正する１つ以上の周波数特性補正回路と、カットオフ周波数コードに基づいて、前記ベースバンドの受信信号のうち、カットオフ周波数未満の帯域の受信信号を遮断する１つ以上のフィルタ回路と、ビット数コードに基づくビット数により、前記周波数特性の補正及び前記帯域遮断された信号を量子化してデジタル受信信号を生成するアナログ／デジタル変換回路と、前記デジタル受信信号を復調し、周波数特性を推定するデジタル信号処理回路と、前記ゲイン調整期間、前記チャネル推定期間及び前記信号受信期間に応じて、前記周波数特性コード、前記ゲインコード、前記カットオフ周波数コード及び前記ビット数コードを設定する制御部と、を具備する。

また、本開示の無線受信装置は、前記制御部が、前記ゲイン調整期間において、前記ゲインコードを、初期値に設定し、前記周波数特性コードを、第１の周波数特性値に設定し、前記カットオフ周波数を、前記信号受信期間における第２カットオフ周波数よりも高い第１カットオフ周波数に設定し、前記ビット数を、前記信号受信期間における第２ビット数よりも多い第１ビット数に設定する。

また、本開示の無線受信装置は、前記制御部が、前記ゲイン調整期間後に、前記カットオフ周波数を、前記第１カットオフ周波数より低い前記第２カットオフ周波数に設定し、前記ビット数を、前記第１ビット数より多い前記第２ビット数に設定し、前記ゲインコードを、前記ゲイン調整によって調整されたゲイン調整値に対して、前記第２カットオフ周波数によって変化する前記ベースバンドの受信信号の振幅を補正する第１ゲイン補正値に設定する。

また、本開示の無線受信装置は、前記制御部が、前記周波数特性コードを、前記チャネル推定期間において推定したゲイン補正後のベースバンドの受信信号の周波数特性に基づいて、第２の周波数特性値に設定し、前記ビット数を、前記第２ビット数より少ない前記第１ビット数に設定し、前記ゲインコードを、前記第２周波数特性値によって変化する前記ベースバンドの受信信号の振幅を補正する第２のゲイン補正値に設定する。

また、本開示の無線受信装置は、前記周波数特性補正回路として、ＣＴ（Continuous Time）／ＤＴ（Discrete Time）ハイブリッド回路を用いる。

また、本開示の送受信装置は、送信装置、受信装置および制御部を具備する送受信装置であって、前記受信装置は、ゲイン調整期間、チャネル推定期間及び信号受信期間を有する無線周波数の受信信号を周波数変換してベースバンドの受信信号を出力する受信側周波数変換回路と、ゲインコードに基づいて前記ベースバンドの受信信号を増幅し、周波数特性コードに基づいて前記ベースバンドの受信信号の周波数特性を補正する１つ以上の受信側周波数特性補正回路と、カットオフ周波数コードに基づいて、前記ベースバンドの受信信号のうち、カットオフ周波数未満の帯域の信号を遮断する１つ以上の受信側フィルタ回路と、ビット数コードに基づくビット数により、前記周波数特性の補正及び前記帯域遮断された信号を量子化してデジタル受信信号を生成するアナログ／デジタル変換回路と、前記デジタル受信信号を復調し、周波数特性を推定する受信側デジタル信号処理回路と、を具備し、前記送信装置は、送信データをデジタル信号処理することにより変調してデジタル送信信号を生成する送信側デジタル信号処理回路と、ビット数コードに基づくビット数により、前記デジタル送信信号を変換してアナログ送信信号を生成するデジタル／アナログ変換回路と、前記アナログ送信信号のうち、カットオフ周波数未満の帯域の信号を遮断する１つ以上の送信側フィルタ回路と、ゲインコードに基づいて前記アナログ送信信号を増幅し、周波数特性コードに基づいて前記アナログ送信信号の周波数特性を補正する１つ以上の送信側周波数特性補正回路と、前記アナログ送信信号を周波数変換して無線周波数の送信信号を増幅して出力する送信側周波数変換回路と、を具備し、前記制御部は、前記ゲイン調整期間、前記チャネル推定期間及び前記信号受信期間に応じて、前記周波数特性コード、前記ゲインコード、前記カットオフ周波数コード及び前記ビット数コードを設定する。

また、本開示の無線受信装置は、前記送信装置は、前記送信側周波数変換回路から出力されたテスト信号のゲインと周波数特性を検出する検出回路をさらに具備し、前記アナログ／デジタル変換回路は、前記テスト信号が出力される毎に、前記検出回路から出力された信号をデジタル信号に変換して前記制御部に出力し、前記制御部は、前記アナログ／デジタル変換回路から入力した信号にも基づいて前記送信装置の周波数特性を推定する。

本開示の一態様は、数GHz〜数十GHzのサンプリングレートのアナログ／デジタル変換器を必要とする広帯域通信用の無線受信装置に用いるに好適である。

１ 無線受信装置
２ 送受信装置
３ 受信部
４ 送信部
５ ＡＥＱ／ＶＧＡ制御部
１１ 受信アンテナ
１２ ＬＮＡ
１３、３５ ローカル信号発生器
１４、３６ ＭＩＸ
１５、３４ ＡＥＱ／ＶＧＡ
１６、３３ ＨＰＦ
１７ ＡＤＣ
１８、３１ ＤＳＰ
１９ ゲイン制御部
２０ ＡＥＱ／ＶＧＡ制御部
３２ ＤＡＣ
３７ ＰＡ
３８ 送信アンテナ
３９ 検出回路
１００ ＣＴ／ＤＴハイブリッド回路

Claims (7)

1. ゲイン調整期間、チャネル推定期間及び信号受信期間を有する無線周波数の受信信号を周波数変換してベースバンドの受信信号を出力する周波数変換回路と、
   ゲインコードに基づいて前記ベースバンドの受信信号を増幅し、周波数特性コードに基づいて前記ベースバンドの受信信号の周波数特性を補正する１つ以上の周波数特性補正回路と、
   カットオフ周波数コードに基づいて、前記ベースバンドの受信信号のうち、カットオフ周波数未満の帯域の受信信号を遮断する１つ以上のフィルタ回路と、
   ビット数コードに基づくビット数により、前記周波数特性の補正及び前記帯域遮断された信号を量子化してデジタル受信信号を生成するアナログ／デジタル変換回路と、
   前記デジタル受信信号を復調し、周波数特性を推定するデジタル信号処理回路と、
   前記ゲイン調整期間、前記チャネル推定期間及び前記信号受信期間に応じて、前記周波数特性コード、前記ゲインコード、前記カットオフ周波数コード及び前記ビット数コードを設定する制御部と、
   を具備する無線受信装置。
2. 前記制御部は、
   前記ゲイン調整期間において、
   前記ゲインコードを、初期値に設定し、
   前記周波数特性コードを、第１の周波数特性値に設定し、
   前記カットオフ周波数を、前記信号受信期間における第２カットオフ周波数よりも高い第１カットオフ周波数に設定し、
   前記ビット数を、前記信号受信期間における第２ビット数よりも多い第１ビット数に設定する、
   請求項１に記載の無線受信装置。
3. 前記制御部は、
   前記ゲイン調整期間後に、
   前記カットオフ周波数を、前記第１カットオフ周波数より低い前記第２カットオフ周波数に設定し、
   前記ビット数を、前記第１ビット数より多い前記第２ビット数に設定し、
   前記ゲインコードを、前記ゲイン調整によって調整されたゲイン調整値に対して、前記第２カットオフ周波数によって変化する前記ベースバンドの受信信号の振幅を補正する第１ゲイン補正値に設定する、
   請求項２に記載の無線受信装置。
4. 前記制御部は、
   前記周波数特性コードを、前記チャネル推定期間において推定したゲイン補正後のベースバンドの受信信号の周波数特性に基づいて、第２の周波数特性値に設定し、
   前記ビット数を、前記第２ビット数より少ない前記第１ビット数に設定し、
   前記ゲインコードを、前記第２周波数特性値によって変化する前記ベースバンドの受信信号の振幅を補正する第２のゲイン補正値に設定する、
   請求項１に記載の無線受信装置。
5. 前記周波数特性補正回路として、ＣＴ（Continuous Time）／ＤＴ（Discrete Time）ハイブリッド回路を用いる、
   請求項１から４のいずれか一項に記載の無線受信装置。
6. 送信装置、受信装置および制御部を具備する送受信装置であって、
   前記受信装置は、
   ゲイン調整期間、チャネル推定期間及び信号受信期間を有する無線周波数の受信信号を周波数変換してベースバンドの受信信号を出力する第１周波数変換回路と、
   ゲインコードに基づいて前記ベースバンドの受信信号を増幅し、周波数特性コードに基づいて前記ベースバンドの受信信号の周波数特性を補正する１つ以上の第１周波数特性補正回路と、
   カットオフ周波数コードに基づいて、前記ベースバンドの受信信号のうち、カットオフ周波数未満の帯域の信号を遮断する１つ以上の第１フィルタ回路と、
   ビット数コードに基づくビット数により、前記周波数特性の補正及び前記帯域遮断された信号を量子化してデジタル受信信号を生成するアナログ／デジタル変換回路と、
   前記デジタル受信信号を復調し、周波数特性を推定する第１デジタル信号処理回路と、
   を具備し、
   前記送信装置は、
   送信データをデジタル信号処理することにより変調してデジタル送信信号を生成する第２デジタル信号処理回路と、
   ビット数コードに基づくビット数により、前記デジタル送信信号を変換してアナログ送信信号を生成するデジタル／アナログ変換回路と、
   前記アナログ送信信号のうち、カットオフ周波数未満の帯域の信号を遮断する１つ以上の第２フィルタ回路と、
   ゲインコードに基づいて前記アナログ送信信号を増幅し、周波数特性コードに基づいて前記アナログ送信信号の周波数特性を補正する１つ以上の第２周波数特性補正回路と、
   前記アナログ送信信号を周波数変換して無線周波数の送信信号を増幅して出力する第２周波数変換回路と、
   を具備し、
   前記制御部は、
   前記ゲイン調整期間、前記チャネル推定期間及び前記信号受信期間に応じて、前記周波数特性コード、前記ゲインコード、前記カットオフ周波数コード及び前記ビット数コードを設定する、
   送受信装置。
7. 前記送信装置は、
   前記第２周波数変換回路から出力されたテスト信号のゲインと周波数特性を検出する検出回路をさらに具備し、
   前記アナログ／デジタル変換回路は、前記テスト信号が出力される毎に、前記検出回路から出力された信号をデジタル信号に変換して前記制御部に出力し、
   前記制御部は、前記アナログ／デジタル変換回路から入力した信号にも基づいて前記送信装置の周波数特性を推定する、
   請求項６に記載の送受信装置。

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