JP2010045944A - 電源装置 - Google Patents

Abstract

【課題】本発明は、外付け部品を要することなく、出力電圧を任意に調整することが可能な電源装置を提供することを目的とする。
【解決手段】本発明に係るシステム電源ＩＣ１０は、入力電圧から所望の出力電圧を生成する電源部１−１〜１−ｎと、デジタルデータを揮発的に格納するレジスタ部４と、を集積化して成り、レジスタ部４は、電源部１−１〜１−ｎの出力設定に関する制御情報をデジタルデータとして格納し、電源部１−１〜１−ｎは、それぞれ、レジスタ部４から入力されるデジタルデータに基づいて、出力電圧Ｖ１〜Ｖｎの電圧値を設定する。
【選択図】図１

Description

本発明は、入力電圧から所望の出力電圧を生成する電源回路を集積化して成る電源装置に関するものである。

図４は、電源ＩＣの一従来例を示す回路図である。図４に示した従来の電源ＩＣは、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂ（出力電圧Ｖｏｕｔの分圧電圧）と、所定の基準電圧Ｖｒｅｆとが一致するように、トランジスタＣ１の導通度が制御されるＬＤＯ［Low Drop-Out］レギュレータを集積化して成る。

なお、上記に関連する従来技術の一例として、特許文献１を挙げることができる。
特開２００８−８６１６５号公報

確かに、上記従来の電源ＩＣであれば、非常に簡易な構成によって、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成することが可能である。

しかしながら、上記従来の電源ＩＣでは、基準電圧Ｖｒｅｆが直流電圧源Ｃ６によって固定的に設定されていたため、出力電圧Ｖｏｕｔを任意に調整する場合には、電源ＩＣに外付けされた抵抗Ｃ２、Ｃ３の抵抗比を調整する必要があり、（１）出力電圧Ｖｏｕｔの微調整が困難である、（２）電源ＩＣに外付けされる部品点数が多くなる、（３）電源ＩＣに内蔵の抵抗素子に比較すると、電源ＩＣに外付けされる抵抗素子は相対精度が低い、という問題があった。

なお、上記では、ＬＤＯレギュレータを備えた電源ＩＣを例に挙げて説明を行ったが、シリーズレギュレータやスイッチングレギュレータなど、他形式の電源部を備えた電源ＩＣにおいても、上記と同様の課題があった。

本発明は、上記の問題点に鑑み、外付け部品を要することなく、出力電圧を任意に調整することが可能な電源装置を提供することを目的とする。

上記の目的を達成するために、本発明に係る電源装置は、入力電圧から所望の出力電圧を生成する電源部と、デジタルデータを揮発的に格納するレジスタ部と、を集積化して成り、前記レジスタ部は、前記電源部の出力設定に関する制御情報をデジタルデータとして格納し、前記電源部は、前記レジスタ部から入力されるデジタルデータに基づいて、前記出力電圧の電圧値を設定する構成（第１の構成）とされている。

なお、上記第１の構成から成る電源装置は、デジタルデータを不揮発的に格納するメモリ部と、前記電源装置が起動されたときに前記メモリ部に格納されたデジタルデータを自動的に読み出して前記レジスタ部に出力するオートリード機能部と、を集積化して成る構成（第２の構成）にするとよい。

また、上記第１もしくは第２の構成から成る電源装置は、前記電源装置外部から入力されるデジタルデータを前記レジスタ部に出力するインタフェイス部を集積化して成る構成（第３の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成る電源装置において、前記電源部は、前記レジスタ部から入力されるデジタルデータをアナログ変換することで基準電圧を生成するデジタル／アナログ変換回路を有して成り、前記出力電圧に応じた帰還電圧と前記基準電圧とが一致するように出力帰還制御を行う構成（第４の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成る電源装置において、前記電源部は、前記レジスタ部から入力されるデジタルデータに応じて抵抗値が設定されるデジタルポテンショメータを用いて前記出力電圧の分圧電圧を生成する抵抗分割回路を有して成り、前記分圧電圧と所定の基準電圧とが一致するように出力帰還制御を行う構成（第５の構成）にするとよい。

また、上記第１〜第５いずれかの構成から成る電源装置は、前記電源装置の異常を検出して保護信号を生成する保護回路部を集積化して成り、前記レジスタ部は、前記保護回路部の保護値に関する制御情報をデジタルデータとして格納し、前記保護回路部は、前記レジスタ部から入力されるデジタルデータに基づいて、前記電源装置の異常検出時に用いる保護値を設定する構成（第６の構成）にするとよい。

また、上記第１〜第６いずれかの構成から成る電源装置は、複数設けられた前記電源部の立上げ順序や立下げ順序に関するシーケンス制御を行うシーケンス制御部を集積化して成り、前記レジスタ部は、前記シーケンス制御部のシーケンス制御に関する制御情報をデジタルデータとして格納し、前記シーケンス制御部は、前記レジスタから入力されるデジタルデータに基づいて、複数設けられた前記電源部の立上げ順序や立下げを設定する構成（第７の構成）にするとよい。

本発明に係る電源装置であれば、外付け部品を要することなく、出力電圧を任意に調整することが可能となる。

図１は、本発明に係るシステム電源ＩＣの一実施形態を示すブロック図である。図１に示したように、本実施形態のシステム電源ＩＣ１０は、複数の電源部（第１電源部１−１〜第ｎ電源部１−ｎ）と、保護回路部２と、シーケンス制御部３と、レジスタ部４と、パワーオンリセット部５と、シリアルインタフェイス部６（以下、シリアルＩ／Ｆ部６と呼ぶ）と、メモリ部７と、を有して成り、負荷である液晶パネル２０に対して、ｎ系統の出力電圧Ｖ１〜Ｖｎを供給する半導体装置である。

第１電源部１−１〜第ｎ電源部１−ｎは、それぞれ、入力電圧Ｖｉｎから所望の出力電圧Ｖ１〜Ｖｎを生成して液晶パネル２０に供給する手段であり、降圧型のＬＤＯレギュレータやシリーズレギュレータ、或いは、降圧型または昇圧型のスイッチングレギュレータなどを用いることができる。なお、出力電圧Ｖ１〜Ｖｎは、それぞれ、液晶パネル２０のロジック電源、ソースドライバ電源、及び、ゲートドライバ電源などの用途に供される。

保護回路部２は、システム電源ＩＣ１０の異常を検出して、所定の保護信号を生成する手段であり、過電流保護回路（ＯＣＰ［Over Current Protection］回路）、過電圧保護回路（ＯＶＰ［Over Voltage Protection］回路）、低電圧ロックアウト回路（ＵＶＬＯ［Under Voltage Lock-Out］回路）、サーマルシャットダウン回路（ＴＳＤ［Thermal ShutDown］回路）などを挙げることができる。なお、上記に挙げた各種保護回路のうち、ＯＣＰ回路やＯＶＰ回路については、第１電源部１−１〜第ｎ電源部１−ｎのそれぞれに設けることが望ましい。

シーケンス制御部３は、第１電源部１−１〜第ｎ電源部１−ｎの立上げ順序や立下げ順序に関するシーケンス制御を行うほか、保護回路部２から入力される保護信号に基づいて第１電源部１−１〜第ｎ電源部１−ｎの異常保護制御（シャットダウン制御など）を行う手段である。上記のシーケンス制御の一例としては、例えば、液晶パネル２０のロジック電源を立ち上げてから、ソースドライバ電源を立ち上げ、その後、ゲートドライバ電源を立ち上げる、といった立上げ順序を設定することが考えられる。

レジスタ４は、シリアルＩ／Ｆ部６から入力されるデジタルデータを揮発的に格納し、これを第１電源部１−１〜第ｎ電源部１−ｎ、保護回路部２、及び、シーケンス制御部３に対して、それぞれ出力する揮発性の一時記憶手段である。

パワーオンリセット部５は、システム電源ＩＣ１０が起動されたときに、パワーオンリセット信号を生成し、システム電源ＩＣ１０の各部（図１の例ではシリアルＩ／Ｆ部６）を初期状態にリセットする手段である。

シリアルＩ／Ｆ部６は、メモリ部７から読み出されるデジタルデータや、ＩＣ外部から入力されるデジタルデータをレジスタ部４に出力する手段である。なお、シリアルＩ／Ｆ部６は、ＩＣ外部との信号伝送経路（バス）として、３線シリアルバスやＩ^２Ｃバスなどを有して成る。また、シリアルＩ／Ｆ部６は、メモリ部７に対するデジタルデータのリード／ライト機能も備えており、特に、パワーオンリセット信号を受けて初期状態にリセットされたときに、システム電源ＩＣ１０が起動されたことを認識して、メモリ部７に格納されたデジタルデータを自動的に読み出す機能（オートリード機能）を備えている。

メモリ部７は、第１電源部１−１〜第ｎ電源部の出力設定、保護回路部２の保護値、及び、シーケンス制御部３のシーケンス制御に関する制御情報をデジタルデータとして不揮発的に格納する手段であり、フラッシュメモリやＥＥＰＲＯＭ［Electrically Erasable and Programmable Read Only Memory］などを有して成る。なお、メモリ部７に格納されるデジタルデータは、システム電源ＩＣ１０の出荷前にメーカ側で予め書き込んでおいてもよいし、シリアルＩ／Ｆ部６を介してユーザ側で任意に書き込んでも構わない。

次に、上記構成から成るシステム電源ＩＣ１０の起動動作について、詳細に説明する。システム電源ＩＣ１０に対して電源が投入されると、パワーオンリセット部５は、システム電源ＩＣ１０の起動を検出して、パワーオンリセット信号を生成し、システム電源ＩＣ１０の各部を初期状態にリセットする。このとき、シリアルＩ／Ｆ部６は、メモリ部７に格納されているデジタルデータを自動的に読み出して、レジスタ部４に出力する。レジスタ部４は、シリアルＩ／Ｆ部６から入力されるデジタルデータを揮発的に格納し、これを第１電源部１−１〜第ｎ電源部１−ｎ、保護回路部２、及び、シーケンス制御部３に対して、それぞれ出力する。

第１電源部１−１〜第ｎ電源部１−ｎは、それぞれ、レジスタ部４から入力されるデジタルデータに基づいて、出力電圧Ｖ１〜Ｖｎの電圧値を設定する。このような構成とすることにより、従来外付けされていた抵抗素子をシステム電源ＩＣ１０の内部に取り込むことができるので、（１）出力電圧Ｖ１〜Ｖｎの微調整が容易となる、（２）システム電源ＩＣ１０に外付けされる部品点数が少なくなる、（３）システム電源ＩＣ１０に内蔵される抵抗素子は、従来外付けされていた抵抗素子に比べて相対精度が高い、といった効果を享受することが可能となる。

保護回路部２は、レジスタ部４から入力されるデジタルデータに基づいて、システム電源ＩＣ１０の異常検出時に用いる保護値（ＯＣＰ回路の過電流検出閾値、ＯＶＰ回路の過電圧検出閾値、ＵＶＬＯ回路の低電圧検出閾値、及び、ＴＳＤ回路の上限温度閾値など）を設定する。このような構成とすることにより、第１電源部１−１〜第ｎ電源部１−ｎの出力設定だけでなく、保護回路部２の保護値についても、外付け部品を要することなく、高精度に微調整を行うことが可能となる。

シーケンス制御部３は、レジスタ部４から入力されるデジタルデータに基づいて、第１電源部１−１〜第ｎ電源部１−ｎの立上げ順序や立下げ順序を設定する。このような構成とすることにより、第１電源部１−１〜第ｎ電源部１−ｎの出力設定だけでなく、その立上げ順序や立下げ順序についても、外付け部品を要することなく、任意に調整することが可能となる。

このように、本実施形態のシステム電源ＩＣ１０であれば、メモリ部７に格納されるデジタルデータを任意に書き換えるだけで、システム電源ＩＣ１０の設定変更を容易に実現することができるので、外付け部品の付け替え作業を行う必要がなくなり、延いては、システム電源ＩＣ１０が搭載される基板の共通化を実現することが可能となる。

なお、メモリ部７に格納されるデジタルデータの書き換えについては、データ書込ソフトウェアを適宜変更するだけで足りるため、極めて容易に実現することができる。

また、本実施形態のシステム電源ＩＣ１０であれば、基板への実装後に、出力電圧Ｖ１〜Ｖｎの設定値を任意に変更することができるので、モジュールとしての減電圧テストや過電圧テストを容易に実施することが可能となる。

また、本実施形態のシステム電源ＩＣ１０は、シリアルＩ／Ｆ部６の機能として、システム電源ＩＣ１０が起動されたときに、メモリ部７に格納されたデジタルデータを自動的に読み出してレジスタ部４に出力するオートリード機能を備えているので、ＩＣ外部からの制御を要することなく、システム電源ＩＣ１０単独で、上記各種の設定動作を自己完結することが可能となる。

また、本実施形態のシステム電源ＩＣ１０は、ＩＣ外部から入力されるデジタルデータをレジスタ部４に出力するシリアルＩ／Ｆ部６を有しているので、システム電源ＩＣ１０の起動時だけでなく、その動作中においても、システム電源ＩＣ１０の設定変更を任意に行うことが可能である。その際には、ＩＣ外部から入力されるデジタルデータを直接的にレジスタ部４へ書き込んでも構わないし、或いは、ＩＣ外部から入力されるデジタルデータを一旦メモリ部７に書き込んだ後、メモリ部７に格納されたデジタルデータを読み出してレジスタ部４へ書き込んでも構わない。

なお、図１では、メモリ部７をシステム電源ＩＣ１０の内部に組み込んだ構成を例示したが、本発明の構成はこれに限定されるものではなく、メモリ部７をＩＣ外部に設けても構わない。また、システム電源ＩＣ１０における各種の設定動作をＩＣ単独で自己完結させる必要がない場合には、メモリ部７を除いて、ＩＣ外部からシリアルＩ／Ｆ部６を介して逐一デジタルデータを受け取る構成としてもよい。逆に、システム電源ＩＣ１０における各種の設定動作をＩＣ外部から制御する必要がない場合には、シリアルＩ／Ｆ部６を除いて、メモリ部７のみからデジタルデータを読み出す構成としてもよい。

図２は、第１電源部１−１〜第ｎ電源部１−ｎの少なくともいずれか一として用いられる電源回路の一構成例を示す回路図である。図２に示すように、本構成例の電源回路は、Ｐチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタＡ１と、抵抗Ａ２及びＡ３と、キャパシタＡ４と、オペアンプＡ５と、デジタル／アナログ変換回路Ａ６と、を有して成る。

トランジスタＡ１のソースは、入力電圧Ｖｉｎの印加端に接続されている。トランジスタＡ１のドレインは、出力電圧Ｖｏｕｔの引出端に接続される一方、抵抗Ａ２及び抵抗Ａ３を介して接地端にも接続されている。なお、出力電圧Ｖｏｕｔの引出端と接地端との間には、出力電圧Ｖｏｕｔの平滑手段として、キャパシタＡ４が接続されている。なお、キャパシタＡ４は、システム電源ＩＣ１０に外付けされている。オペアンプＡ５の非反転入力端（＋）は、帰還電圧Ｖｆｂの印加端（抵抗Ａ２と抵抗Ａ３との接続ノード）に接続されている。オペアンプＡ５の反転入力端（−）は、基準電圧Ｖｒｅｆの印加端（デジタル／アナログ変換回路Ａ６の出力端）に接続されている。オペアンプＡ５の出力端は、トランジスタＡ１のゲートに接続されている。

なお、デジタル／アナログ変換回路Ａ６は、レジスタ部４から読み出されたデジタルデータＤＤをアナログ変換することで基準電圧Ｖｒｅｆを生成する手段である。

上記したように、本構成例の電源回路は、レジスタ部４から入力されるデジタルデータＤＤをアナログ変換することで基準電圧Ｖｒｅｆを生成するデジタル／アナログ変換回路６を有して成り、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとが一致するように、トランジスタＡ１の導通度が制御されるＬＤＯレギュレータとされている。

このような構成とすることにより、レジスタ部４から入力されるデジタルデータＤＤに基づいて、基準電圧Ｖｒｅｆの電圧値をフレキシブルに調整することができ、延いては、出力電圧Ｖｏｕｔの目標値を任意に設定することが可能となる。

図３は、第１電源部１−１〜第ｎ電源部１−ｎの少なくともいずれか一として用いられる電源回路の別の一構成例を示す回路図である。図３に示すように、本構成例の電源回路は、Ｐチャネル型ＭＯＳ電界効果トランジスタＢ１と、デジタルポテンショメータＢ２及びＢ３と、キャパシタＢ４と、オペアンプＢ５と、直流電圧源Ｂ６と、を有して成る。

トランジスタＢ１のソースは、入力電圧Ｖｉｎの印加端に接続されている。トランジスタＢ１のドレインは、出力電圧Ｖｏｕｔの引出端に接続される一方、デジタルポテンショメータＢ２及びＢ３を介して接地端にも接続されている。なお、出力電圧Ｖｏｕｔの引出端と接地端との間には、出力電圧Ｖｏｕｔの平滑手段として、キャパシタＢ４が接続されている。なお、キャパシタＢ４は、システム電源ＩＣ１０に外付けされている。オペアンプＢ５の非反転入力端（＋）は、帰還電圧Ｖｆｂの印加端（デジタルポテンショメータＢ２、Ｂ３の接続ノード）に接続されている。オペアンプＢ５の反転入力端（−）は、基準電圧Ｖｒｅｆの印加端（直流電圧源Ｂ６の正極端）に接続されている。オペアンプＢ５の出力端は、トランジスタＢ１のゲートに接続されている。

なお、デジタルポテンショメータＢ２、Ｂ３は、レジスタ部４から読み出されたデジタルデータＤＤに応じた抵抗値を示す可変抵抗器である。

上記したように、本構成例の電源回路は、レジスタ部４から入力されるデジタルデータＤＤに応じて抵抗値が設定されるデジタルポテンショメータＢ２、Ｂ３を用いて出力電圧Ｖｏｕｔの分圧電圧（帰還電圧Ｖｆｂ）を生成する抵抗分割回路を有して成り、その帰還電圧Ｖｆｂと所定の基準電圧Ｖｒｅｆとが一致するように、トランジスタＡ１の導通度が制御されるＬＤＯレギュレータとされている。

このような構成とすることにより、レジスタ部４から入力されるデジタルデータＤＤに基づいて、抵抗分割回路の分圧比をフレキシブルに調整することができ、延いては、出力電圧Ｖｏｕｔの目標値を任意に設定することが可能となる。

なお、上記の実施形態では、液晶パネルに対して複数の電源電圧を供給するシステム電源ＩＣに本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の電源装置にも広く適用することが可能である。

また、先出の図２及び図３では、第１電源部１−１〜第ｎ電源部１−ｎとして用いられる電源回路の一構成例として、いずれもＬＤＯレギュレータを例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、降圧型のシリーズレギュレータや、降圧型または昇圧型のスイッチングレギュレータなど、その他の形式の電源部を用いることも当然に可能である。

また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

本発明は、入力電圧から所望の出力電圧を生成する電源回路を集積化して成る電源装置全般に利用可能な技術であり、例えば、液晶パネルに対して複数の電源電圧を供給するシステム電源ＩＣに好適な技術である。

は、本発明に係るシステム電源ＩＣの一実施形態を示すブロック図である。 は、第１電源部〜第ｎ電源部の少なくともいずれか一として用いられる電源回路の一構成例を示す回路図である。 は、第１電源部〜第ｎ電源部の少なくともいずれか一として用いられる電源回路の別の一構成例を示す回路図である。 は、電源ＩＣの一従来例を示す回路図である。

符号の説明

１０ システム電源ＩＣ
２０ 液晶パネル
１−１〜１−ｎ 第１電源部〜第ｎ電源部
２ 保護回路部
３ シーケンス制御部
４ レジスタ部
５ パワーオンリセット部
６ シリアルインタフェイス部（シリアルＩ／Ｆ部）
７ メモリ部
Ａ１ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ａ２、Ａ３ 抵抗
Ａ４ キャパシタ
Ａ５ オペアンプ
Ａ６ デジタル／アナログ変換回路（ＤＡＣ）
Ｂ１ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｂ２、Ｂ３ デジタルポテンショメータ
Ｂ４ キャパシタ
Ｂ５ オペアンプ
Ｂ６ 直流電圧源

Claims (7)

1. 入力電圧から所望の出力電圧を生成する電源部と、デジタルデータを揮発的に格納するレジスタ部と、を集積化して成り、
   前記レジスタ部は、前記電源部の出力設定に関する制御情報をデジタルデータとして格納し、
   前記電源部は、前記レジスタ部から入力されるデジタルデータに基づいて、前記出力電圧の電圧値を設定することを特徴とする電源装置。
2. デジタルデータを不揮発的に格納するメモリ部と、
   前記電源装置が起動されたときに前記メモリ部に格納されたデジタルデータを自動的に読み出して前記レジスタ部に出力するオートリード機能部と、
   を集積化して成ることを特徴とする請求項１に記載の電源装置。
3. 前記電源装置外部から入力されるデジタルデータを前記レジスタ部に出力するインタフェイス部を集積化して成ることを特徴とする請求項１または請求項２に記載の電源装置。
4. 前記電源部は、前記レジスタ部から入力されるデジタルデータをアナログ変換することで基準電圧を生成するデジタル／アナログ変換回路を有して成り、前記出力電圧に応じた帰還電圧と前記基準電圧とが一致するように出力帰還制御を行うことを特徴とする請求項１〜請求項３のいずれかに記載の電源装置。
5. 前記電源部は、前記レジスタ部から入力されるデジタルデータに応じて抵抗値が設定されるデジタルポテンショメータを用いて前記出力電圧の分圧電圧を生成する抵抗分割回路を有して成り、前記分圧電圧と所定の基準電圧とが一致するように出力帰還制御を行うことを特徴とする請求項１〜請求項３のいずれかに記載の電源装置。
6. 前記電源装置の異常を検出して保護信号を生成する保護回路部を集積化して成り、
   前記レジスタ部は、前記保護回路部の保護値に関する制御情報をデジタルデータとして格納し、
   前記保護回路部は、前記レジスタ部から入力されるデジタルデータに基づいて、前記電源装置の異常検出時に用いる保護値を設定することを特徴とする請求項１〜請求項５のいずれかに記載の電源装置。
7. 複数設けられた前記電源部の立上げ順序や立下げ順序に関するシーケンス制御を行うシーケンス制御部を集積化して成り、
   前記レジスタ部は、前記シーケンス制御部のシーケンス制御に関する制御情報をデジタルデータとして格納し、
   前記シーケンス制御部は、前記レジスタから入力されるデジタルデータに基づいて、複数設けられた前記電源部の立上げ順序や立下げを設定することを特徴とする請求項１〜請求項６のいずれかに記載の電源装置。

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