JP4518471B2 - レギュレータｉｃ - Google Patents

Description

本発明は、電源リセット回路とそれを内蔵したレギュレータＩＣに関するものである。

負荷としての機器に供給される電源電圧から、レギュレータＩＣを使用して安定した出力電圧を得る電源回路を形成する場合がある。このような場合には、入力電源電圧もレギュレータＩＣが正常に動作する電圧範囲で供給する必要が生じる。レギュレータＩＣの動作範囲よりも低い電圧が入力された場合には、レギュレータＩＣの出力電圧も低下する。このため、レギュレータＩＣに接続されるＣＰＵ、メモリ、その他の周辺回路が、電圧不足により誤動作を発生し、負荷である機器の不完全動作を引き起こす結果となる。

このような問題を未然に回避するために、通常は電源監視回路（リセット回路）を用いて、レギュレータＩＣの入力電源電圧、又は出力電圧の監視を行う。レギュレータＩＣの入力電源電圧、又は出力電圧が規定の電圧よりも低下した場合には、リセット回路によりリセットパルス信号を出力し、ＣＰＵ、メモリ、その他の周辺回路の動作を停止させて、負荷である機器の誤動作を防ぐ事ができる。

図５は、一般的に知られている電源リセット回路の構成を示す回路図である。図５において、電源リセット回路１１はＩＣで構成されており、内部に演算増幅器（オペアンプ）１２、基準電圧（Ｖｒｅｆ）発生回路１３、制御トランジスタ１４、内部抵抗１６が設けられている。また、電源リセット回路１１のパッケージには、電源電圧ＶＣＣが入力される端子１５ａ（端子記号ＶＣＣ）、リセットパルスが出力される端子１５ｃ（端子記号ＲＥＳバー）、接地に接続される端子１５ｄ（端子記号ＧＮＤ）が設けられている。

内部抵抗１６は、抵抗Ｒ１、Ｒ２の直列回路からなり、分岐点１６ａがオペアンプ１２の反転入力端子（−）に接続される。また、基準電圧発生回路１３で発生される基準電圧Ｖｒｅｆは、オペアンプ１２の非反転入力端子（＋）に印加される。リセットパルスが出力される端子１５ｃには、リセットパルスの出力レベルを一定値に引き上げるためのプルアップ抵抗Ｒ０が接続される。図１の回路では、電源電圧ＶＣＣが設定値よりも低下した場合に、負荷に給電している電源のリセット信号を端子１５ｃから出力するものである。

図７は、リセット信号を出力するタイミングの例を説明する特性図である。図７において、（ａ）は、電源電圧が低下した場合のリセット信号を出力するレベルＶｘを設定した検出電圧設定値である。（ｂ）は、電源電圧で図７の例では梯形状に変化している。（ｃ）は、リセット信号でローレベルのときにリセット信号を出力し、ハイレベルのときには電源電圧を維持している。すなわち、電源電圧ＶＣＣが前記レベルＶｘよりも低下している時刻０−ｔａ間、および時刻ｔｂ以降ではリセット信号を出力する。

前記検出電圧設定値のレベルＶｘは、オペアンプ１２の反転入力端子（−）に接続される抵抗Ｒ１、Ｒ２の分圧比によって、（１）式
検出電圧設定値（Ｖｘ）＝基準電圧（Ｖｒｅｆ）×（Ｒ１＋Ｒ２）／Ｒ２（Ｖ）・・・（１）
により設定される。すなわち、図５の例では、前記レベルはＩＣで構成される電源リセット回路１１の内部抵抗により規定されることになる。

図６は、特許文献１に記載されている他の電源リセット回路１１ａの構成を示す回路図である。図６において、図５と対応するところには同じ符号を付している。図６の例では、図５の内部抵抗１６に変えて外付け抵抗１７を設けている。すなわち、ＩＣパッケージに電圧検出用の端子１５ｂを設け（端子記号ＶＳ）、抵抗Ｒ３、Ｒ４で構成される外付け抵抗１７の分岐点１７ａと接続する。

図６の例では、前記検出電圧設定値のレベルＶｘは、オペアンプ１２の反転入力端子（−）に接続される抵抗Ｒ３、Ｒ４の分圧比によって、（２）式
検出電圧設定値（Ｖｘ）＝基準電圧（Ｖｒｅｆ）×（Ｒ３＋Ｒ４）／Ｒ４（Ｖ）・・・（２）
により設定される。図５の例では、内部抵抗Ｒ１、Ｒ２は製造時に決定される抵抗値に固定されるが、図６の例ではＲ３、Ｒ４の抵抗値を変更して電源リセット回路１１の端子１５ｂに接続できるという利点がある。

特開平１０―１４０９８号公報

図５に示されている電源リセット回路は、ＩＣ内部に形成された抵抗により、リセット信号を出力する検出電圧設定値を設定している。この方式では、ＩＣ製造工程において、Ｒ１、Ｒ２の値を決定しているので、検出電圧設定値は固定されることになる。監視の対照となる電源電圧は、さまざまな電圧値であり単一の電圧値には固定されていない。検出電圧を何Ｖに設定するかは、機器に供給される電圧値の仕様によって変わる。したがって、図５の方式では、それぞれの機器の供給電圧の仕様に応じて個別に製造しなければならないという問題があった。また、機器の設計段階において、検出電圧設定値を変更する必要性が生じた場合には、検出電圧の設定調整ができないという問題があった。

図６に示した前記特許文献１に記載の技術は、検出電圧設定用の抵抗（Ｒ３、Ｒ４）を外付けにして、抵抗値が異なるＲ３、Ｒ４を接続変えすることにより検出電圧設定値を可変調整可能としたものである。この方式においては、外付け抵抗のＲ３、Ｒ４のいずれかが、破損や半田実装不良により絶縁（剥離）、半田ショートなどの状態になった場合には、電源電圧低下のリセット検出が機能しない状態になるという問題があった。

すなわち、抵抗Ｒ３が絶縁状態となった場合、又は抵抗Ｒ４がショートした場合には、検出電圧設定値はＧＮＤ（０Ｖ）となり、全くリセット信号が出力されないことになる。また、外付け抵抗のＲ３がショートした場合や、Ｒ４が絶縁状態となった場合に、検出電圧設定値は、電源電圧と同電位となり、リセット信号を出力し続ける状態になる。

本発明は、従来技術のこのような問題点に鑑みてなされたものであり、その目的は、異なる電源電圧に対応できると共に、電源電圧の低下を確実に検出する電源リセット回路とそれを内蔵したレギュレータＩＣを提供することである。

上記目的を達成する本発明のレギュレータＩＣは、電源電圧が所定レベルよりも低下したことを検出して、電源リセット信号を出力する電源リセット回路と、少なくとも１つの調整された電圧を出力するレギュレータ回路とを内蔵するレギュレータＩＣであって、電源電圧の入力端子と、第１オペアンプと、前記第１オペアンプの非反転入力端子に基準電圧を入力する基準電圧発生回路と、前記第１オペアンプの反転入力端子に接続点からの信号が入力される直列接続された２個の抵抗と、前記直列接続された２個の抵抗の一端に接続される外付け抵抗用の接続端子とを備え、前記接続端子を介して前記直列接続された２個の抵抗の一端に電圧を印加し、前記直列接続された２個の抵抗の他端を接地に接続して、前記第１オペアンプからの出力信号をリセット信号として出力する電源リセット回路と、前記基準電圧発生回路で発生する基準電圧が入力される非反転入力端子と、２個の直列接続された抵抗の接続点に接続される反転入力端子を有する第２オペアンプを設け、前記第２オペアンプの出力端子を制御トランジスタに接続して、当該制御トランジスタから前記調整された電圧を出力するレギュレータ回路と、を内蔵することを特徴とする。

本発明のレギュレータＩＣは、次のような格別な効果を奏する。（１）単一の外付け抵抗をＩＣパッケージの端子に接続することにより、ＩＣ内部に形成された抵抗で得られる電源電圧の低下を検出するレベルよりも高いレベル、または低いレベルを設定することができる。このため、異なる電源電圧が供給される場合でも対応できる電源リセット回路を提供することができる。

また、本発明の電源リセット回路を内蔵したレギュレータＩＣは、次のような格別な効果を奏する。（１）電源リセット回路とレギュレータＩＣに共通して設けられる基準電圧発生回路などを共有できるので、コストを低減することが可能となる。（２）単一のＩＣで構成されるので、スペースを削減することができる。

以下、図を参照して本発明を説明する。図１〜図３は、本発明の実施形態の例を示す回路図である。図１〜図３において、図５、図６の従来例と同じところには同一の符号を付している。図１〜図３においては、リセット信号を出力するための検出電圧の初期設定値を規定する抵抗をＩＣに内蔵し、なおかつ外付け抵抗１個で、検出電圧の可変調整を可能とするものである。

図１の例では、図５に示した従来例と対比すると、抵抗Ｒ１、Ｒ２の内部抵抗１６の他に、ＩＣパッケージの入力電圧が供給される端子１５ａと電圧検出抵抗の接続端子１５ｂ間に、抵抗Ｒ３からなる外付け抵抗１８を接続しているところが相違している。抵抗Ｒ１とＲ２の直列回路で形成される内部抵抗１６の一方の抵抗Ｒ１は、接続端子１５ｂを介して外付け抵抗１８に接続される。図１において、外付け抵抗１８が未接続の場合には、初期設定として前記（１）式により内部抵抗１６を用いて電源電圧低下の検出を行う。

外付け抵抗１８が端子１５ｂに接続された場合には、（３）式
Ｖｘ＝（Ｖｒｅｆ）×（Ｒ１＋Ｒ２＋Ｒ３）／Ｒ２（Ｖ）・・・（３）
により、リセット信号を出力するための検出電圧を設定する。ここで、抵抗Ｒ３は抵抗値が異なるものを接続変えが可能である。また、Ｖｘは前記初期設定値よりも、基準電圧（Ｖｒｅｆ）×（Ｒ３／Ｒ２）だけ増大している。したがって、図１の例では、内部抵抗１６による検出電圧の初期設定値のレベルよりも高い検出電圧のレベルに調整可能である。

次に、図２の例について説明する。図２の例では、外付け抵抗１８は、接地と前記接続端子１５ｂ間に接続されている。また、内部抵抗１６の一方の抵抗Ｒ１は、電源電圧の入力端子１５ａに接続され、他方の抵抗Ｒ２は前記接続端子１５ｂに接続される。抵抗Ｒ３が端子１５ｂに未接続の場合には、ＩＣ内に形成されている内部抵抗１６により初期設定値で電圧検出を行う。

抵抗Ｒ３を接続した場合には、（４）式
Ｖｘ＝（Ｖｒｅｆ）×（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ２＋Ｒ３）（Ｖ）・・・（４）
により、リセット信号を出力するための検出電圧を設定する。ここで、抵抗Ｒ３は抵抗値が異なるものを接続変えが可能である。また、分母に（Ｒ２＋Ｒ３）の項が入っているので、初期設定値のレベルよりも低い検出電圧のレベルに調整可能である。

図３の例では、Ｒ３又はＲ３'が未接続の場合、ＩＣの内部抵抗１６により初期設定値で電源の電圧検出を行う。端子１５ｂに抵抗Ｒ３を接続した場合には、（５）式
Ｖｘ＝Ｖｒｅｆ×[｛（Ｒ１×Ｒ３）／（Ｒ１＋Ｒ３）＋Ｒ２｝／Ｒ２]（Ｖ）・・・（５）
により、リセット信号を出力するための検出電圧を設定する。この例では、前記初期値のレベルよりも低い検出電圧のレベルに調整可能である。この検出電圧のレベルは、抵抗Ｒ３により可変とすることができる。

次に、図３において端子１５ｂに抵抗Ｒ３'を接続した場合には、（６）式
Ｖｘ＝Ｖｒｅｆ×[｛Ｒ１＋（Ｒ２×Ｒ３'）／（Ｒ２＋Ｒ３'）｝／｛（Ｒ２×Ｒ３'）／（Ｒ２＋Ｒ３'）｝]（Ｖ）・・・(６)
により、リセット信号を出力するための検出電圧を設定する。この例では、前記初期値のレベルよりも高い検出電圧のレベルに調整可能である。この検出電圧のレベルは、抵抗Ｒ３により可変とすることができる。

図１、図２の電源リセット回路では、外付け抵抗Ｒ３が破損又は半田実装不良によりショートした場合には、初期設定値で電圧検出を行うので、電源検出回路が全く機能しない状態には至らない。また、図３の電源リセット回路において、外付け抵抗Ｒ３、Ｒ３'が破損又は半田剥離で絶縁された場合には、初期設定値で電圧検出を行うので、電源検出回路が全く機能しない状態には至らない。

図１〜図３のいずれにおいても外付け抵抗の絶縁・ショートの双方の可能性に完全に対応することは困難である。しかしながら、本発明の実施形態における前記電源の検出電圧の調整は、外付け抵抗１個で可能である。したがって、図６で説明したような従来の外付け抵抗を２個使う方式に比べ、電源電圧低下を検出する際のリスクは半分以下になるという利点がある。

ところで、最近の電源回路の構成においては、レギュレータＩＣと電源リセット回路は、共同して使用されるケースが多くなる傾向にある。そこで、本発明の実施形態においては、レギュレータＩＣと電源リセット回路の２種類の回路を１つのＩＣに複合化を行い、電源監視とレギュレータによる電圧変換を同じＩＣで行う回路を構成する。また、前記のように２種類の回路の複合化に伴い、電源リセット回路とレギュレータＩＣの一部機能を共通化して、回路規模を小さくする事により、コストダウンを図る。さらに、前記ＩＣに内蔵する電源リセット回路は、電源検出電圧を外付け抵抗により、簡単に調整が出来るものとする。

図８は、従来の電源リセット回路とレギュレータＩＣを別個に構成した例を示す回路図である。図８において、電源回路３０は、ＩＣで構成されている電源リセット回路（ａ）、第１のレギュレータＩＣ（ｂ）、第２のレギュレータＩＣ（ｃ）で構成されている。電源リセット回路（ａ）には、オペアンプを用いたシュミットトリガ回路３１、オペアンプ３２、基準電圧発生源３３、制御トランジスタ３４ａ、３ｂ、定電流源３５、分圧抵抗３６が設けられている。

オペアンプ３２、基準電圧発生回路３３、制御トランジスタ３４ａの構成は、図５で説明した従来の構成と同じである。シュミットトリガ回路３１、定電流源３５、制御トランジスタ３４ｂは、制御トランジスタ３４ａの出力パルスの形状を矩形状にするために設けられている。電源リセットＩＣ（ａ）のパッケージには、電源電圧ＶＣＣの端子３４ａ、リセット端子３４ｂ、接地端子３４ｃが設けられている。

第１のレギュレータＩＣ（ｂ）は、サーマルシャットダウン回路（ＴＳＤ）を備えた構成であり、オペアンプ４１、基準電圧発生回路４２、制御トランジスタ４３、抵抗Ｒ３、Ｒ４の分圧抵抗４５が設けられている。またパッケージには、電源電圧ＶＣＣの端子４４ａ、出力電圧の端子４４ｂ、接地ＧＮＤの端子４４ｃが設けられている。また、出力電圧の端子４４ｂには、発振防止用のコンデンサＣａが接続されている。

第２のレギュレータＩＣ（ｃ）は、サーマルシャットダウン回路（ＴＳＤ）を備えた構成であり、オペアンプ５１、基準電圧発生回路５２、制御トランジスタ５３、抵抗Ｒ５、Ｒ６の分圧抵抗５５が設けられている。またパッケージには、電源電圧ＶＣＣの端子５４ａ、出力電圧の端子５４ｂ、接地ＧＮＤの端子５４ｃが設けられている。また、出力電圧の端子４４ｂには、発振防止用のコンデンサＣｂが接続されている。

このように、従来の電源リセット回路と併用されるレギュレータＩＣは、多数のＩＣを用いる構成となっている。このため、電源リセット回路とレギュレータＩＣにはそれぞれ基準電圧発生回路が設けられており、各レギュレータＩＣにはＴＳＤが設けられているので、部品点数が多くコストが高くなるという問題がある。そこで、本発明の実施形態では、レギュレータＩＣに電源リセット回路を内蔵させる構成とすることにより、コストの低減を図っている。

図４は、電源リセット回路のＩＣとレギュレータＩＣ（２個）を複合化した構成例を示す回路図である。図４において、電源リセット回路（Ａ）には、オペアンプを用いたシュミットトリガ回路５１、オペアンプ５２、基準電圧発生回路６５、制御トランジスタ５３、５５、定電流源５４、抵抗Ｒ１、Ｒ２の分圧抵抗５６が設けられている。

また、レギュレータ（Ｂ）は、基準電圧発生回路６５で発生する基準電圧が入力される非反転入力端子と、２個の直列接続された抵抗Ｒ３、Ｒ４の接続点に接続される反転入力端子を有するオペアンプ６１を設け、前記オペアンプ６１の出力端子を制御トランジスタ６２に接続して、当該制御トランジスタ６２から調整された電圧Ｖｏｕｔ１を出力する。レギュレータ（Ｃ）は、基準電圧発生回路６５で発生する基準電圧が入力される非反転入力端子と、２個の直列接続された抵抗Ｒ５、Ｒ６の接続点に接続される反転入力端子を有するオペアンプ６３を設け、前記オペアンプ６３の出力端子を制御トランジスタ６４に接続して、当該制御トランジスタ６４から調整された電圧Ｖｏｕｔ２を出力する。

図４の例では、電源リセット回路とレギュレータ回路において、各回路で共通して必要となる回路を統合している。電源リセット回路とレギュレータ回路においては、電圧値設定の基準となる電圧が必要である。この基準電圧発生回路は、半導体を構成する上で、大きな面積を必要とするので、この部分を共通化する事により、コストダウンが可能になる。そこで、図４の例では、基準電圧（Ｖｒｅｆ）発生回路６５を共通化している。

図８の従来の構成においては、ＩＣを用いた電源リセット回路（ａ）、第１のレギュレータ用ＩＣ（ｂ）、第２のレギュレータ用ＩＣ（ｃ）の３個の単品であるＩＣを組み合わせて、電源回路を構成している。この場合には、各ＩＣ内部の基準電圧（Ｖｒｅｆ）は、それぞれのＩＣの仕様により相違する。図８に示されたような単品のＩＣを用いた電源リセット回路（ａ）の検出電圧Ｖｘは、（７）式
Ｖｘ＝Ｖｒｅｆ１×（Ｒ１＋Ｒ２）／Ｒ２・・・（７）
により決定される。

ここで、Ｖｒｅｆ１＝１．２５Ｖ、Ｖｘ＝４Ｖの場合には、
検出電圧（Ｖｘ）＝１．２５Ｖ×(２．２Ｋ＋１Ｋ)／１Ｋ＝４．０Ｖ、ここに、Ｒ１＝２．２ＫΩ、Ｒ２＝１ＫΩである。また、単品のレギュレータＩＣ（ｂ）、（ｃ）の出力電圧は、それぞれ（８）、（９）式
Ｖｏｕｔ１＝Ｖｒｅｆ２Ｘ（Ｒ３＋Ｒ４）／Ｒ４・・・（８）
Ｖｏｕｔ２＝Ｖｒｅｆ３Ｘ（Ｒ５＋Ｒ６）／Ｒ６・・・（９）
により決定される。

ここで、Ｖｒｅｆ２＝Ｖｒｅｆ３＝１．８Ｖ、Ｖｏｕｔ１＝３．３Ｖ、Ｖｏｕｔ２＝２．５Ｖとした場合には、
出力電圧1（Ｖｏｕｔ１）＝１．８Ｖ×(８３４＋１Ｋ)／１Ｋ＝３．３Ｖ、ただし、Ｒ３＝８３４Ω、Ｒ４＝１ＫΩである。また、
出力電圧２（Ｖｏｕｔ２）＝１．８Ｖ×(３８９＋１Ｋ)／１Ｋ＝２．５Ｖ、である。ここに、Ｒ５＝３８９Ω、Ｒ６＝１ＫΩである。

次に、図４に示されているように、電源リセット回路と、レギュレータ用ＩＣにおける前記２つの回路の基準電圧（Ｖｒｅｆ）発生回路を共通のＩＣに設けた場合には、検出電圧(Ｖｘ)、出力電圧(Ｖｏｕｔ１、Ｖｏｕｔ２)は、前記式（７）、（８）、（９）で同様に計算が出来る。例えば、Ｖｒｅｆ＝１．５Ｖ、Ｖｘ＝４Ｖ、Ｖｏｕｔ１＝３．３Ｖ、Ｖｏｕｔ２＝２．５Ｖの場合には、次のように実施される。

基準電圧（Ｖｒｅｆ）＝１．５Ｖ×(１．６７Ｋ＋１Ｋ)／１Ｋ＝４．０Ｖ、ここに、Ｒ１＝１．６７ＫΩ、Ｒ２＝１ＫΩである。また、出力電圧1（Ｖｏｕｔ１）＝１．５Ｖ×(１．２Ｋ＋１Ｋ)／１Ｋ＝３．３Ｖ、ここにＲ３＝１．２ＫΩ、Ｒ４＝１ＫΩである。また、出力電圧２（Ｖｏｕｔ２）＝１．５Ｖ×(６６７＋１Ｋ)／１Ｋ＝２．５Ｖ、ここに、Ｒ５＝６６７Ω、Ｒ６＝１ＫΩである。すなわち、図４の例においても、図８の例と同じ値で、基準電圧（Ｖｒｅｆ）、出力電圧1（Ｖｏｕｔ１）、出力電圧２（Ｖｏｕｔ２）を設定することができる。

前記のように、電源リセット回路（Ａ）をレギュレータＩＣに内蔵させて両者を複合化し、単一のＩＣを用いた構成とすることができる。この場合には、基準電圧(Ｖｒｅｆ)を共通にしており、内蔵の抵抗（Ｒ１〜Ｒ６）の値を調整する事により、複数のＩＣを使用した場合と同じ仕様で出力電圧を形成する事が可能である。

図８の例のように複数のＩＣで回路を構成した場合、基板上のレイアウトの関係で、ＩＣへの入力電圧、およびＩＣの周辺温度の違いによる温度特性変化に微妙な差が生じる。しかしながら、図４に示されているようにＩＣ回路を複合化して各ＩＣの部品を共通化させる事により、ＩＣ内の各回路は、同じ入力電圧と同じ温度特性変化での動作となるので、安定した特性の電源回路の構成が可能となる。

電源リセット回路とレギュレータＩＣで共有できる回路としては、次のようなものがある。（１）サーマルシャットダウン回路（ＴＳＤ）は、ＩＣ自身の発熱を監視して、動作不安定温度になる前にＩＣの動作を停止させて、ＩＣを熱破壊から保護する回路である。（２）過電圧検出回路（ＯＶＰ）は、ＩＣの入力電圧の規定範囲を超えた電圧が入力された場合、超過電圧を外部に放電して、ＩＣの破壊を防ぐ回路である。（３）過電流検出回路（ＯＣＰ）は、ＩＣの入力電圧の規定範囲を超えた電流が流れ込んだ場合、レギュレータの動作を停止させて、ＩＣの破壊を防ぐ回路である。

その他、複合化によりＩＣの端子を共通化する事で、端子数を大幅に減らす事が出来る。その結果、ＩＣパッケージも小さくする事が出来るので、スペースを削減することができコストダウンが可能である。なお、図４の第１のレギュレータＩＣ（Ｂ）、第２のレギュレータＩＣ（Ｃ）の作用については良く知られているように、基準電圧（Ｖｒｅｆ）と分圧抵抗Ｒ３、Ｒ４、または基準電圧（Ｖｒｅｆ）と分圧抵抗Ｒ５、Ｒ６により規定される調整された出力電圧（Ｖｏｕｔ１、Ｖｏｕｔ２）を負荷に供給するものである。

なお、図４の例では、レギュレータ回路を２つ複合化して、調整された２系統の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を出力している。本発明の実施形態においては、調整された出力電圧は１系統でも良い。また調整された出力電圧を３系統以上としても良い。

以上、本発明の実施形態について説明した。本発明はこれら実施例に限定されず種々の変形が可能である。

以上説明したように、本発明によれば、異なる電源電圧に対応でき、動作が確実な電源リセット回路を内蔵したレギュレータＩＣを提供することができる。

本発明の実施形態を示す回路図である。 本発明の他の実施形態を示す回路図である。 本発明の実施形態を示す回路図である。 本発明の実施形態を示す回路図である。 従来例の回路図である。 従来例の回路図である。 リセット電圧の設定例を示す特性図である。 従来例を示す回路図である。

符号の説明

１・・・電源リセット回路、１２・・・オペアンプ、１３・・・基準電圧発生回路、１４・・・制御トランジスタ、１５ａ〜１５ｄ・・・端子、３０・・・電源回路、５０・・・レギュレータＩＣ

Claims (1)

1. 電源電圧が所定レベルよりも低下したことを検出して、電源リセット信号を出力する電源リセット回路と、少なくとも１つの調整された電圧を出力するレギュレータ回路とを内蔵するレギュレータＩＣであって、
   電源電圧の入力端子と、第１オペアンプと、前記第１オペアンプの非反転入力端子に基準電圧を入力する基準電圧発生回路と、前記第１オペアンプの反転入力端子に接続点からの信号が入力される直列接続された２個の抵抗と、前記直列接続された２個の抵抗の一端に接続される外付け抵抗用の接続端子とを備え、前記接続端子を介して前記直列接続された２個の抵抗の一端に電圧を印加し、前記直列接続された２個の抵抗の他端を接地に接続して、前記第１オペアンプからの出力信号をリセット信号として出力する電源リセット回路と、
   前記基準電圧発生回路で発生する基準電圧が入力される非反転入力端子と、２個の直列接続された抵抗の接続点に接続される反転入力端子を有する第２オペアンプを設け、前記第２オペアンプの出力端子を制御トランジスタに接続して、当該制御トランジスタから前記調整された電圧を出力するレギュレータ回路と、を内蔵することを特徴とするレギュレータＩＣ。

Images