JP5225785B2 - 過電流保護回路及びこれを用いた電源装置 - Google Patents

Description

本発明は、過電流を検出して保護信号を生成する過電流保護回路、及び、これを用いた電源装置に関するものである。

図４は、過電流保護回路の一従来例を示す回路図である。図４に示すように、従来の過電流保護回路は、出力電圧Ｖｏｕｔの出力端から負荷に流れる出力電流Ｉｏｕｔの供給ラインに挿入されたセンス抵抗Ｒｓと、センス抵抗Ｒｓの一端（高電位端）と接地端の間に直列接続されて互いの接続ノードから電圧信号ＶＸが引き出される抵抗ＲＡ及びＲＢと、センス抵抗Ｒｓの他端（低電位端）と接地端の間に直列接続されて互いの接続ノードから電圧信号ＶＹが引き出される抵抗ＲＣ及びＲＤと、電圧信号ＶＸと電圧信号ＶＹを比較して過電流保護信号Ｓｏｃｐを生成するコンパレータＣＭＰと、を有して成る。

上記従来の過電流保護回路において、過電流保護値Ｉｏｃｐは、下記（１）式によって算出することができる。

なお、上記（１）式において、パラメータＶｏｕｔ、パラメータＲｓ、並びに、パラメータＲＡ〜ＲＤは、それぞれ、出力電圧Ｖｏｕｔの電圧値、センス抵抗Ｒｓの抵抗値、並びに、抵抗ＲＡ〜ＲＤの抵抗値を示している。

なお、上記に関連する従来技術の一例として、特許文献１を挙げることができる。
特開平７−２８７０３５号公報

確かに、上記従来の過電流保護回路であれば、出力電流Ｉｏｕｔの過電流を検出して過電流保護信号Ｓｏｃｐを生成することが可能である。

しかしながら、上記従来の過電流保護回路では、抵抗ＲＡ〜ＲＤの抵抗比を利用して過電流保護値Ｉｏｃｐが設定されており、上記（１）式で示したように、過電流保護値Ｉｏｃｐが出力電圧Ｖｏｕｔの電圧値に依存して大きく変動する形となっていた。そのため、上記従来の過電流保護回路では、（１）過電流保護値Ｉｏｃｐを一定に保つために出力電圧Ｖｏｕｔの電圧値に応じて抵抗ＲＡ〜ＲＤの抵抗比を変更する必要がある、（２）出力電圧Ｖｏｕｔの変動や抵抗ＲＡ〜ＲＤの抵抗比精度の影響を受けやすいので、過電流保護値Ｉｏｃｐの微調整が困難であり、また、過電流保護値Ｉｏｃｐを高精度に設定することが困難である、という問題があった。

本発明は、上記の問題点に鑑み、出力電圧の電圧値に依ることなく、過電流保護値を任意かつ高精度に調整することが可能な過電流保護回路、及び、これを用いた電源装置を提供することを目的とする。

上記目的を達成すべく、本発明に係る過電流保護回路は、監視対象となる電流ラインに挿入されたセンス抵抗と；一端が前記センス抵抗の一端に接続された第１抵抗と；基準電圧に応じて基準電流を生成し、第１抵抗を介して前記基準電流を引き込む定電流回路と；第１抵抗の他端電圧と前記センス抵抗の他端電圧とを比較して過電流保護信号を生成するコンパレータと；入力されるデジタルデータをアナログ変換することで前記基準電圧を生成するデジタル／アナログ変換回路と；を有して成る構成（第１の構成）とされている。

なお、上記第１の構成から成る過電流保護回路において、前記定電流回路は、第１抵抗の他端と接地端との間に接続された第２抵抗と、第２抵抗の一端に前記基準電圧を印加するバイアス回路と、を有して成る構成（第２の構成）にするとよい。

また、上記第２の構成から成る過電流保護回路にて、前記バイアス回路は、第１抵抗と第２抵抗との間に接続されたトランジスタと、前記基準電圧と第２抵抗の一端電圧が一致するように前記トランジスタの導通度を制御するオペアンプと、を有して成る構成（第３の構成）にするとよい。

また、上記第２の構成から成る過電流保護回路において、前記バイアス回路は、第１抵抗と第２抵抗との間に接続された第１トランジスタと、第１トランジスタの制御端と接地端との間に接続され、自身の制御端に前記基準電圧が印加される第２トランジスタと、を有して成る構成（第４の構成）にするとよい。

また、本発明に係る電源装置は、入力電圧から所望の出力電圧を生成する電源部と、前記電源部から負荷に流れる出力電流を監視して過電流保護信号を生成する上記第１〜第４いずれかの構成から成る過電流保護回路と、前記過電流保護回路の過電流保護値に関する制御情報を前記デジタルデータとして揮発的に格納するレジスタ部と、を集積化して成る構成（第５の構成）とされている。

また、上記第５の構成から成る電源装置は、デジタルデータを不揮発的に格納するメモリ部と、前記電源装置が起動されたときに前記メモリ部に格納されたデジタルデータを自動的に読み出して前記レジスタ部に出力するオートリード機能部と、を集積化して成る構成（第６の構成）にするとよい。

また、上記第５又は第６の構成から成る電源装置は、前記電源装置外部から入力されるデジタルデータを前記レジスタ部に出力するインタフェイス部を集積化して成る構成（第７の構成）にするとよい。

本発明に係る過電流保護回路、及び、これを用いた電源装置であれば、出力電圧の電圧値に依ることなく、過電流保護値を任意かつ高精度に調整することが可能となる。

図１は、本発明に係るシステム電源ＩＣの一実施形態を示すブロック図である。図１に示したように、本実施形態のシステム電源ＩＣ１０は、複数の電源部（第１電源部１−１〜第ｎ電源部１−ｎ）と、保護回路部２と、シーケンス制御部３と、レジスタ部４と、パワーオンリセット部５と、シリアルインタフェイス部６（以下、シリアルＩ／Ｆ部６と呼ぶ）と、メモリ部７と、を有して成り、負荷である液晶パネル２０に対して、ｎ系統の出力電圧Ｖ１〜Ｖｎを供給する半導体装置である。

第１電源部１−１〜第ｎ電源部１−ｎは、それぞれ、入力電圧Ｖｉｎから所望の出力電圧Ｖ１〜Ｖｎを生成して液晶パネル２０に供給する手段であり、降圧型のＬＤＯレギュレータやシリーズレギュレータ、或いは、降圧型または昇圧型のスイッチングレギュレータなどを用いることができる。なお、出力電圧Ｖ１〜Ｖｎは、それぞれ、液晶パネル２０のロジック電源、ソースドライバ電源、及び、ゲートドライバ電源などの用途に供される。

保護回路部２は、システム電源ＩＣ１０の異常を検出して、所定の保護信号を生成する手段であり、過電流保護回路（ＯＣＰ［Over Current Protection］回路）、過電圧保護回路（ＯＶＰ［Over Voltage Protection］回路）、低電圧ロックアウト回路（ＵＶＬＯ［Under Voltage Lock-Out］回路）、サーマルシャットダウン回路（ＴＳＤ［Thermal ShutDown］回路）などを挙げることができる。なお、上記に挙げた各種保護回路のうち、ＯＣＰ回路やＯＶＰ回路については、第１電源部１−１〜第ｎ電源部１−ｎのそれぞれに設けることが望ましい。

シーケンス制御部３は、第１電源部１−１〜第ｎ電源部１−ｎの立上げ順序や立下げ順序に関するシーケンス制御を行うほか、保護回路部２から入力される保護信号に基づいて第１電源部１−１〜第ｎ電源部１−ｎの異常保護制御（シャットダウン制御など）を行う手段である。上記のシーケンス制御の一例としては、例えば、液晶パネル２０のロジック電源を立ち上げてから、ソースドライバ電源を立ち上げ、その後、ゲートドライバ電源を立ち上げる、といった立上げ順序を設定することが考えられる。

レジスタ４は、シリアルＩ／Ｆ部６から入力されるデジタルデータを揮発的に格納し、これを第１電源部１−１〜第ｎ電源部１−ｎ、保護回路部２、及び、シーケンス制御部３に対して、それぞれ出力する揮発性の一時記憶手段である。

パワーオンリセット部５は、システム電源ＩＣ１０が起動されたときに、パワーオンリセット信号を生成し、システム電源ＩＣ１０の各部（図１の例ではシリアルＩ／Ｆ部６）を初期状態にリセットする手段である。

シリアルＩ／Ｆ部６は、メモリ部７から読み出されるデジタルデータや、ＩＣ外部から入力されるデジタルデータをレジスタ部４に出力する手段である。なお、シリアルＩ／Ｆ部６は、ＩＣ外部との信号伝送経路（バス）として、３線シリアルバスやＩ^２Ｃバスなどを有して成る。また、シリアルＩ／Ｆ部６は、メモリ部７に対するデジタルデータのリード／ライト機能も備えており、特に、パワーオンリセット信号を受けて初期状態にリセットされたときに、システム電源ＩＣ１０が起動されたことを認識して、メモリ部７に格納されたデジタルデータを自動的に読み出す機能（オートリード機能）を備えている。

メモリ部７は、第１電源部１−１〜第ｎ電源部の出力設定、保護回路部２の保護値、及び、シーケンス制御部３のシーケンス制御に関する制御情報をデジタルデータとして不揮発的に格納する手段であり、フラッシュメモリやＥＥＰＲＯＭ［Electrically Erasable and Programmable Read Only Memory］などを有して成る。なお、メモリ部７に格納されるデジタルデータは、システム電源ＩＣ１０の出荷前にメーカ側で予め書き込んでおいてもよいし、シリアルＩ／Ｆ部６を介してユーザ側で任意に書き込んでも構わない。

次に、上記構成から成るシステム電源ＩＣ１０の起動動作について、詳細に説明する。システム電源ＩＣ１０に対して電源が投入されると、パワーオンリセット部５は、システム電源ＩＣ１０の起動を検出して、パワーオンリセット信号を生成し、システム電源ＩＣ１０の各部を初期状態にリセットする。このとき、シリアルＩ／Ｆ部６は、メモリ部７に格納されているデジタルデータを自動的に読み出して、レジスタ部４に出力する。レジスタ部４は、シリアルＩ／Ｆ部６から入力されるデジタルデータを揮発的に格納し、これを第１電源部１−１〜第ｎ電源部１−ｎ、保護回路部２、及び、シーケンス制御部３に対して、それぞれ出力する。

第１電源部１−１〜第ｎ電源部１−ｎは、それぞれ、レジスタ部４から入力されるデジタルデータに基づいて、出力電圧Ｖ１〜Ｖｎの電圧値を設定する。このような構成とすることにより、従来外付けされていた抵抗素子をシステム電源ＩＣ１０の内部に取り込むことができるので、（１）出力電圧Ｖ１〜Ｖｎの微調整が容易となる、（２）システム電源ＩＣ１０に外付けされる部品点数が少なくなる、（３）システム電源ＩＣ１０に内蔵される抵抗素子は、従来外付けされていた抵抗素子に比べて相対精度が高い、といった効果を享受することが可能となる。

保護回路部２は、レジスタ部４から入力されるデジタルデータに基づいて、システム電源ＩＣ１０の異常検出時に用いる保護値（ＯＣＰ回路の過電流検出閾値、ＯＶＰ回路の過電圧検出閾値、ＵＶＬＯ回路の低電圧検出閾値、及び、ＴＳＤ回路の上限温度閾値など）を設定する。このような構成とすることにより、第１電源部１−１〜第ｎ電源部１−ｎの出力設定だけでなく、保護回路部２の保護値についても、外付け部品を要することなく、高精度に微調整を行うことが可能となる。

シーケンス制御部３は、レジスタ部４から入力されるデジタルデータに基づいて、第１電源部１−１〜第ｎ電源部１−ｎの立上げ順序や立下げ順序を設定する。このような構成とすることにより、第１電源部１−１〜第ｎ電源部１−ｎの出力設定だけでなく、その立上げ順序や立下げ順序についても、外付け部品を要することなく、任意に調整することが可能となる。

このように、本実施形態のシステム電源ＩＣ１０であれば、メモリ部７に格納されるデジタルデータを任意に書き換えるだけで、システム電源ＩＣ１０の設定変更を容易に実現することができるので、外付け部品の付け替え作業を行う必要がなくなり、延いては、システム電源ＩＣ１０が搭載される基板の共通化を実現することが可能となる。

なお、メモリ部７に格納されるデジタルデータの書き換えについては、データ書込ソフトウェアを適宜変更するだけで足りるため、極めて容易に実現することができる。

また、本実施形態のシステム電源ＩＣ１０であれば、基板への実装後に、出力電圧Ｖ１〜Ｖｎの設定値を任意に変更することができるので、モジュールとしての減電圧テストや過電圧テストを容易に実施することが可能となる。

また、本実施形態のシステム電源ＩＣ１０は、シリアルＩ／Ｆ部６の機能として、システム電源ＩＣ１０が起動されたときに、メモリ部７に格納されたデジタルデータを自動的に読み出してレジスタ部４に出力するオートリード機能を備えているので、ＩＣ外部からの制御を要することなく、システム電源ＩＣ１０単独で、上記各種の設定動作を自己完結することが可能となる。

また、本実施形態のシステム電源ＩＣ１０は、ＩＣ外部から入力されるデジタルデータをレジスタ部４に出力するシリアルＩ／Ｆ部６を有しているので、システム電源ＩＣ１０の起動時だけでなく、その動作中においても、システム電源ＩＣ１０の設定変更を任意に行うことが可能である。その際には、ＩＣ外部から入力されるデジタルデータを直接的にレジスタ部４へ書き込んでも構わないし、或いは、ＩＣ外部から入力されるデジタルデータを一旦メモリ部７に書き込んだ後、メモリ部７に格納されたデジタルデータを読み出してレジスタ部４へ書き込んでも構わない。

なお、図１では、メモリ部７をシステム電源ＩＣ１０の内部に組み込んだ構成を例示したが、本発明の構成はこれに限定されるものではなく、メモリ部７をＩＣ外部に設けても構わない。また、システム電源ＩＣ１０における各種の設定動作をＩＣ単独で自己完結させる必要がない場合には、メモリ部７を除いて、ＩＣ外部からシリアルＩ／Ｆ部６を介して逐一デジタルデータを受け取る構成としてもよい。逆に、システム電源ＩＣ１０における各種の設定動作をＩＣ外部から制御する必要がない場合には、シリアルＩ／Ｆ部６を除いて、メモリ部７のみからデジタルデータを読み出す構成としてもよい。

図２は、保護回路部２に含まれるＯＣＰ回路の一構成例を示す回路図である。図２に示す通り、本構成例のＯＣＰ回路は、センス抵抗Ｒｓと、抵抗Ｒ１と、コンパレータＣＭＰと、デジタル／アナログ変換回路Ａ１と、定電流回路Ａ２と、を有して成る。

センス抵抗Ｒｓは、出力電圧Ｖｏｕｔの出力端（図１で示す電圧Ｖ１〜Ｖｎの出力端）から負荷である液晶パネル２０に流れる出力電流Ｉｏｕｔの供給ライン（すなわち、ＯＣＰ回路の監視対象となる電流ライン）に挿入された抵抗素子である。

抵抗Ｒ１は、一端がセンス抵抗Ｒｓの一端（高電位端）に接続された抵抗素子である。

デジタル／アナログ変換回路Ａ１は、レジスタ部４から読み出されたデジタルデータＤＤをアナログ変換することで、基準電圧ＤＡＣＯＵＴを生成する手段である。なお、デジタル／アナログ変換回路Ａ１に供給される駆動電圧としては、例えば、周囲温度などの影響を受けにくく、ばらつきの少ないバンドギャップ電圧を好適に用いることができる。

定電流回路Ａ２は、基準電圧ＤＡＣＯＵＴに応じて基準電流Ｉを生成し、抵抗Ｒ１を介して基準電流Ｉを引き込む手段であって、ｎｐｎ型バイポーラトランジスタＱ１と、抵抗Ｒ２と、キャパシタＣ１と、オペアンプＡＭＰと、を有して成る。トランジスタＱ１のコレクタは、抵抗Ｒ１の他端に接続されている。トランジスタＱ１のエミッタは、抵抗Ｒ２を介して接地端に接続されている。オペアンプＡＭＰの非反転入力端（＋）は、基準電圧ＤＡＣＯＵＴの印加端（デジタル／アナログ変換回路Ａ１の出力端）に接続されている。オペアンプＡＭＰの反転入力端（−）はトランジスタＱ１のエミッタに接続されている。オペアンプＡＭＰの出力端は、トランジスタＱ１のベースに接続されている。キャパシタＣ１は、トランジスタＱ１のエミッタと接地端との間に接続されている。なお、上記構成から成る定電流回路Ａ２において、オペアンプＡＭＰは、基準電圧ＤＡＣＯＵＴと抵抗Ｒ２の一端電圧が一致するようにトランジスタＱ１の導通度を制御する。すなわち、トランジスタＱ１とオペアンプＡＭＰは、抵抗Ｒ２の一端に基準電圧ＤＡＣＯＵＴを印加するバイアス回路として機能するものであり、基準電流Ｉの電流値は、基準電圧ＤＡＣＯＵＴの電圧値を抵抗Ｒ２の抵抗値で除した値（＝ＤＡＣＯＵＴ／Ｒ２）となる。

コンパレータＣＭＰは、抵抗Ｒ１の他端から非反転入力端（＋）に印加される電圧信号Ｖｘ（＝Ｖｏｕｔ−Ｉ×Ｒ１＝Ｖｏｕｔ−（Ｒ１／Ｒ２）×ＤＡＣＯＵＴ）と、センス抵抗Ｒｓの他端（低電位端）から反転入力端（−）に印加される電圧信号Ｖｙ（＝Ｖｏｕｔ−Ｉｏｕｔ×Ｒｓ）と、を比較して過電流保護信号Ｓｏｃｐを生成する手段である。すなわち、過電流保護信号Ｓｏｃｐは、電圧信号Ｖｙの電圧レベルが電圧信号Ｖｘの電圧レベルよりも高いときにローレベル（正常状態）となり、逆に、電圧信号Ｖｙの電圧レベルが電圧信号Ｖｘの電圧レベルよりも低いときにハイレベル（異常状態）となる。

上記構成から成るＯＣＰ回路において、過電流保護値Ｉｏｃｐは、下記（２）式によって算出することができる。

なお、上記（２）式において、パラメータＤＡＣＯＵＴ、パラメータＲｓ、並びに、パラメータＲ１及びＲ２は、それぞれ、基準電圧ＤＡＣＯＵＴの電圧値、センス抵抗Ｒｓの抵抗値、並びに、抵抗Ｒ１及びＲ２の抵抗値を示している。

上記したように、本構成例のＯＣＰ回路では、抵抗Ｒ１に基準電流Ｉを流すことで過電流保護値Ｉｏｃｐが設定されており、上記（２）式で示したように、過電流保護値Ｉｏｃｐが出力電圧Ｖｏｕｔの電圧値に何ら依存しない形となっている。

また、本構成例のＯＣＰ回路では、レジスタ部４から入力されるデジタルデータＤＤに応じて基準電圧ＤＡＣＯＵＴを可変制御することができるので、基準電流Ｉの電流値、延いては、過電流保護値Ｉｏｃｐをフレキシブルに調整することが可能である。

従って、本構成例のＯＣＰ回路であれば、（１）過電流保護値Ｉｏｃｐを一定に保つために出力電圧Ｖｏｕｔの電圧値に応じて抵抗Ｒ１、Ｒ２の抵抗比を変更する必要がない、（２）出力電圧Ｖｏｕｔの変動や抵抗Ｒ１、Ｒ２の抵抗比精度の影響を受けにくいので、過電流保護値Ｉｏｃｐの微調整が容易であり、また、過電流保護値Ｉｏｃｐを高精度に設定することができる、といった効果を享受することが可能となる。

図３は、定電流回路Ａ２の一変形例を示す回路図である。図３に示すように、本変形例の定電流回路Ａ２は、図２に示したオペアンプＡＭＰに代えて、ｐｎｐ型バイポーラトランジスタＱ２と、抵抗Ｒ３と、を有して成る。トランジスタＱ２のエミッタは、抵抗Ｒ３を介して電源端に接続される一方、トランジスタＱ１のベースにも接続されている。トランジスタＱ２のコレクタは、接地端に接続されている。トランジスタＱ２のベースは、基準電圧ＤＡＣＯＵＴの印加端に接続されている。

上記構成から成る定電流回路Ａ２において、トランジスタＱ１のベース電圧は、基準電圧ＤＡＣＯＵＴからトランジスタＱ２のベース・エミッタ間における降下電圧Ｖｆ２分だけ引き上げられた電圧レベルとなり、また、トランジスタＱ１のエミッタ電圧は、トランジスタＱ１のベース電圧からトランジスタＱ１のベース・エミッタ間における降下電圧Ｖｆ１だけ引き下げられた電圧レベルとなる。従って、上記の降下電圧Ｖｆ１、Ｖｆ２が互いに等しければ、抵抗Ｒ２の一端には、基準電圧ＤＡＣＯＵＴが印加される形となる。

すなわち、本変形例の定電流回路Ａ２において、抵抗Ｒ２の一端に基準電圧ＤＡＣＯＵＴを印加するバイアス回路は、抵抗Ｒ１と抵抗Ｒ２との間に接続されたトランジスタＱ１と、トランジスタＱ１のベースと接地端との間に接続され、自身のベースに基準電圧ＤＡＣＯＵＴが印加されるトランジスタＱ２と、を有して成る構成とされている。このような構成とすることにより、図２の構成例に比べて、より簡易に定電流回路Ａ２を形成することが可能となる。

なお、上記の実施形態では、液晶パネルに対して複数の電源電圧を供給するシステム電源ＩＣに本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の電源装置にも広く適用することが可能である。

また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

本発明は、過電流を検出して保護信号を生成する過電流保護回路全般に利用可能な技術であり、例えば、液晶パネルに対して複数の電源電圧を供給するシステム電源ＩＣの安全性向上を実現する上で好適な技術である。

は、本発明に係るシステム電源ＩＣの一実施形態を示すブロック図である。 は、ＯＣＰ回路の一構成例を示す回路図である。 は、定電流回路Ａ２の一変形例を示す回路図である。 は、過電流保護回路の一従来例を示す回路図である。

符号の説明

１０ システム電源ＩＣ
２０ 液晶パネル
１−１〜１−ｎ 第１電源部〜第ｎ電源部
２ 保護回路部
３ シーケンス制御部
４ レジスタ部
５ パワーオンリセット部
６ シリアルインタフェイス部（シリアルＩ／Ｆ部）
７ メモリ部
Ａ１ デジタル／アナログ変換回路（ＤＡＣ）
Ａ２ 定電流回路
Ｒｓ センス抵抗
Ｒ１、Ｒ２、Ｒ３ 抵抗
Ｑ１ ｎｐｎ型バイポーラトランジスタ
Ｑ２ ｐｎｐ型バイポーラトランジスタ
Ｃ１ キャパシタ
ＡＭＰ オペアンプ
ＣＭＰ コンパレータ

Claims (6)

1. 監視対象となる電流ラインに挿入されたセンス抵抗と；
   一端が前記センス抵抗の一端に接続された第１抵抗と；
   基準電圧に応じて基準電流を生成し、第１抵抗を介して前記基準電流を引き込む定電流回路と；
   第１抵抗の他端電圧と前記センス抵抗の他端電圧とを比較して過電流保護信号を生成するコンパレータと；
   入力されるデジタルデータをアナログ変換することで前記基準電圧を生成するデジタル／アナログ変換回路と；
   を有して成る過電流保護回路であって、
   前記定電流回路は、
   第１抵抗の他端と接地端との間に接続された第２抵抗と、
   第２抵抗の一端に前記基準電圧を印加するバイアス回路と、
   第１抵抗の他端と接地端との間に接続されたキャパシタと、
   を有して成ることを特徴とする過電流保護回路。
2. 前記バイアス回路は、
   第１抵抗と第２抵抗との間に接続されたトランジスタと、
   前記基準電圧と第２抵抗の一端電圧が一致するように前記トランジスタの導通度を制御するオペアンプと、
   を有して成ることを特徴とする請求項１に記載の過電流保護回路。
3. 前記バイアス回路は、
   第１抵抗と第２抵抗との間に接続された第１トランジスタと、
   第１トランジスタの制御端と接地端との間に接続され、自身の制御端に前記基準電圧が印加される第２トランジスタと、
   を有して成ることを特徴とする請求項１に記載の過電流保護回路。
4. 入力電圧から所望の出力電圧を生成する電源部と、
   前記電源部から負荷に流れる出力電流を監視して過電流保護信号を生成する請求項１〜請求項３のいずれかに記載の過電流保護回路と、
   前記過電流保護回路の過電流保護値に関する制御情報を前記デジタルデータとして揮発的に格納するレジスタ部と、
   を集積化して成ることを特徴とする電源装置。
5. デジタルデータを不揮発的に格納するメモリ部と、
   前記電源装置が起動されたときに前記メモリ部に格納されたデジタルデータを自動的に読み出して前記レジスタ部に出力するオートリード機能部と、
   を集積化して成ることを特徴とする請求項４に記載の電源装置。
6. 前記電源装置外部から入力されるデジタルデータを前記レジスタ部に出力するインタフェイス部を集積化して成ることを特徴とする請求項４または請求項５に記載の電源装置。

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