JP4781732B2 - 電源システム装置及びその制御方法 - Google Patents
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Description
本発明は、過電流保護回路を備えた定電圧回路、過電流保護回路を備えた複数の定電圧回路を有する電源システム装置及びその制御方法に関し、特に定電圧回路を集積した半導体集積回路を過電流や高温等から保護する過電流保護回路に関する。
従来、シリーズレギュレータを使用した定電圧回路を集積回路にする場合は、出力トランジスタが消費する電力が大きいため、出力トランジスタを集積回路に外付けするのが一般的であった。しかし、出力電流が数１００ｍＡ程度で比較的小電力の用途においては、装置の小型化の要求とも相まって、出力トランジスタも他の回路と同一のチップに集積するケースが増えてきた。特に多数のシリーズレギュレータを１つの集積回路に収めた、いわゆるシステム電源の場合は、出力トランジスタを内蔵する効果が大きい。シリーズレギュレータを使用した定電圧回路の保護装置としては、出力電流が所定の電流値以上出力されるのを防止する過電流保護回路が一般的に用いられている。
図１４は、過電流保護回路を備えた定電圧回路の従来例を示した回路図である。
図１４において、定電圧回路１００は、基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路１０１と、誤差増幅回路Ａ１０１と、出力トランジスタＭ１０１と、出力電圧検出用の抵抗Ｒ１０１，Ｒ１０２と、出力トランジスタＭ１０１からの出力電流を制限する出力電流制限回路１０２と、出力端子ＯＵＴが短絡したときの出力電流ｉｏｕｔである短絡電流を制限する短絡電流制限回路１０３とで構成されている。なお、抵抗Ｒ１０１，Ｒ１０２に流れる電流は無視できるほど小さいことから、出力トランジスタＭ１０１から出力される電流と出力端子ＯＵＴから出力される電流ｉｏｕｔは等しいものとする。
図１４において、定電圧回路１００は、基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路１０１と、誤差増幅回路Ａ１０１と、出力トランジスタＭ１０１と、出力電圧検出用の抵抗Ｒ１０１，Ｒ１０２と、出力トランジスタＭ１０１からの出力電流を制限する出力電流制限回路１０２と、出力端子ＯＵＴが短絡したときの出力電流ｉｏｕｔである短絡電流を制限する短絡電流制限回路１０３とで構成されている。なお、抵抗Ｒ１０１，Ｒ１０２に流れる電流は無視できるほど小さいことから、出力トランジスタＭ１０１から出力される電流と出力端子ＯＵＴから出力される電流ｉｏｕｔは等しいものとする。
ＮＭＯＳトランジスタＭ１０５のドレイン電流は、ＰＭＯＳトランジスタＭ１０２のドレイン電流と同じであることから、ＮＭＯＳトランジスタＭ１０６のドレイン電流は出力トランジスタＭ１０１からの出力電流に比例した電流になる。
抵抗Ｒ１０３にはＮＭＯＳトランジスタＭ１０６のドレイン電流が流れていることから、出力電流ｉｏｕｔの増加に伴って抵抗Ｒ１０３の電圧降下が大きくなる。該電圧降下がＰＭＯＳトランジスタＭ１０３のしきい値電圧を超えるとＰＭＯＳトランジスタＭ１０３がオンし、出力トランジスタＭ１０１のゲート電圧の低下を抑えて出力電流ｉｏｕｔを制限する。
抵抗Ｒ１０３にはＮＭＯＳトランジスタＭ１０６のドレイン電流が流れていることから、出力電流ｉｏｕｔの増加に伴って抵抗Ｒ１０３の電圧降下が大きくなる。該電圧降下がＰＭＯＳトランジスタＭ１０３のしきい値電圧を超えるとＰＭＯＳトランジスタＭ１０３がオンし、出力トランジスタＭ１０１のゲート電圧の低下を抑えて出力電流ｉｏｕｔを制限する。
短絡電流制限回路１０３は、演算増幅回路Ａ１０２、ＰＭＯＳトランジスタＭ１１１，Ｍ１１２及び抵抗Ｒ１０４で構成されている。
出力電流制限回路１０２が作動を開始して出力電圧Ｖｏｕｔが低下し、抵抗Ｒ１０１と抵抗Ｒ１０２との接続部の電圧Ｖａが抵抗Ｒ１０３の電圧降下と等しくなると、演算増幅回路Ａ１０２の出力電圧が低下し、ＰＭＯＳトランジスタＭ１１２のゲート電圧を低下させることから、ＰＭＯＳトランジスタＭ１１２はオンし、出力トランジスタＭ１０１のゲート電圧の低下を抑える。ただし、出力電流制限回路１０２と異なる点は、抵抗Ｒ１０４の電圧降下と比較している電圧Ｖａが出力電圧Ｖｏｕｔに比例しているため、出力電圧Ｖｏｕｔの低下に伴って、より少ない出力電流で電流制限機能が働くようになる。このため、出力電圧Ｖｏｕｔの低下に伴い出力電流ｉｏｕｔも減少する。出力短絡時における短絡電流が０アンペアにならないように、演算増幅回路Ａ１０２の入力回路にオフセット電圧を持たせてあり、出力短絡時にも出力端子ＯＵＴから短絡電流を流すようにしている。
出力電流制限回路１０２が作動を開始して出力電圧Ｖｏｕｔが低下し、抵抗Ｒ１０１と抵抗Ｒ１０２との接続部の電圧Ｖａが抵抗Ｒ１０３の電圧降下と等しくなると、演算増幅回路Ａ１０２の出力電圧が低下し、ＰＭＯＳトランジスタＭ１１２のゲート電圧を低下させることから、ＰＭＯＳトランジスタＭ１１２はオンし、出力トランジスタＭ１０１のゲート電圧の低下を抑える。ただし、出力電流制限回路１０２と異なる点は、抵抗Ｒ１０４の電圧降下と比較している電圧Ｖａが出力電圧Ｖｏｕｔに比例しているため、出力電圧Ｖｏｕｔの低下に伴って、より少ない出力電流で電流制限機能が働くようになる。このため、出力電圧Ｖｏｕｔの低下に伴い出力電流ｉｏｕｔも減少する。出力短絡時における短絡電流が０アンペアにならないように、演算増幅回路Ａ１０２の入力回路にオフセット電圧を持たせてあり、出力短絡時にも出力端子ＯＵＴから短絡電流を流すようにしている。
また、従来例として、定電圧回路に過熱保護回路を備え、所定の温度を超えると過熱保護回路の出力により、定電圧回路の出力電圧を低下させるようにしたものがあった（例えば、特許文献１参照。）。また、出力電流が所定値以上の場合に、温度が所定値を超えると過熱信号をＣＰＵへ出力するものがあった（例えば、特許文献２参照。）。
特開平４−１８４６０６号公報
特開２００２−３１２０４４号公報
図１５は、図１４で示した定電圧回路の使用例を示したブロック図である。
図１５において、定電圧回路１００は、負荷１１０に電源供給を行っており、該負荷１１０は制御装置１１１によって動作制御されている。ここで、例えば、負荷１１０がメモリであり、制御装置１１１がＣＰＵである場合、定電圧回路１００の過電流保護回路が作動してメモリ１１０に短絡電流が供給されている場合、該メモリは動作を停止している、しかし、ＣＰＵ１１１は、該メモリ１１０がこのような状態にあることを知る手段がなく、動作を停止しているメモリ１１０にアクセすることによってフリーズする等の不具合が発生する場合があった。
図１５において、定電圧回路１００は、負荷１１０に電源供給を行っており、該負荷１１０は制御装置１１１によって動作制御されている。ここで、例えば、負荷１１０がメモリであり、制御装置１１１がＣＰＵである場合、定電圧回路１００の過電流保護回路が作動してメモリ１１０に短絡電流が供給されている場合、該メモリは動作を停止している、しかし、ＣＰＵ１１１は、該メモリ１１０がこのような状態にあることを知る手段がなく、動作を停止しているメモリ１１０にアクセすることによってフリーズする等の不具合が発生する場合があった。
本発明は、上記のような問題を解決するためになされたものであり、過電流保護回路の動作状態を示す信号を定電圧回路から出力するようにして、定電圧回路から電源が供給されている負荷を制御する制御装置が該負荷の状態を検出することができるようにする定電圧回路、複数の定電圧回路を有する電源システム装置及びその制御方法を得ることを目的とする。
この発明に係る定電圧回路は、出力端子から出力される電流が所定値を超えないように該出力電流を制限する過電流保護動作を行う過電流保護回路部を有し、入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から対応する負荷に出力する複数の定電圧回路を備えた電源システム装置において、
前記各定電圧回路の周辺温度の検出を行い、該検出した温度が所定値以上か否かを示す信号を生成して外部に出力する温度検出回路と、
１つ以上の前記定電圧回路の過電流保護回路部が作動すると共に、前記温度検出回路によって各定電圧回路の周辺温度が所定値以上であることが検出されると、前記各定電圧回路のそれぞれの過電流保護回路部に対して、過電流保護動作時の出力電流に対する電流制限値が小さくなるようにそれぞれ動作制御する制御回路と、
を備え、
前記各定電圧回路の過電流保護回路部は、過電流保護動作の動作状態を示す論理信号をそれぞれ生成して外部に出力するものである。
また、前記各定電圧回路の過電流保護回路部の動作状態を検出し、１つ以上の定電圧回路の過電流保護回路部が作動すると所定の論理信号を外部に出力する検出回路を備えるようにした。
前記各定電圧回路は、１つのＩＣに集積されるようにしてもよい。
また、この発明に係る定電圧回路は、出力端子から出力される電流が所定値を超えないように該出力電流を制限する過電流保護動作を行う過電流保護回路部を有し、入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から対応する負荷に出力する複数の定電圧回路を備えた電源システム装置において、
前記各定電圧回路の過電流保護回路部の動作状態を検出し、１つ以上の定電圧回路の過電流保護回路部が作動すると所定の論理信号を外部に出力する検出回路と、
前記各定電圧回路の周辺温度の検出を行い、該検出した温度が所定値以上か否かを示す信号を生成して外部に出力する温度検出回路と、
１つ以上の前記定電圧回路の過電流保護回路部が作動すると共に、前記温度検出回路によって各定電圧回路の周辺温度が所定値以上であることが検出されると、前記各定電圧回路のそれぞれの過電流保護回路部に対して、過電流保護動作時の出力電流に対する電流制限値が小さくなるようにそれぞれ動作制御する制御回路と、
を備え、
前記各定電圧回路の過電流保護回路部は、過電流保護動作の動作状態を示す論理信号をそれぞれ生成して外部に出力し、
前記各定電圧回路、検出回路、温度検出回路及び制御回路は、１つのＩＣに集積されるものである。
前記各定電圧回路の周辺温度の検出を行い、該検出した温度が所定値以上か否かを示す信号を生成して外部に出力する温度検出回路と、
１つ以上の前記定電圧回路の過電流保護回路部が作動すると共に、前記温度検出回路によって各定電圧回路の周辺温度が所定値以上であることが検出されると、前記各定電圧回路のそれぞれの過電流保護回路部に対して、過電流保護動作時の出力電流に対する電流制限値が小さくなるようにそれぞれ動作制御する制御回路と、
を備え、
前記各定電圧回路の過電流保護回路部は、過電流保護動作の動作状態を示す論理信号をそれぞれ生成して外部に出力するものである。
また、前記各定電圧回路の過電流保護回路部の動作状態を検出し、１つ以上の定電圧回路の過電流保護回路部が作動すると所定の論理信号を外部に出力する検出回路を備えるようにした。
前記各定電圧回路は、１つのＩＣに集積されるようにしてもよい。
また、この発明に係る定電圧回路は、出力端子から出力される電流が所定値を超えないように該出力電流を制限する過電流保護動作を行う過電流保護回路部を有し、入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から対応する負荷に出力する複数の定電圧回路を備えた電源システム装置において、
前記各定電圧回路の過電流保護回路部の動作状態を検出し、１つ以上の定電圧回路の過電流保護回路部が作動すると所定の論理信号を外部に出力する検出回路と、
前記各定電圧回路の周辺温度の検出を行い、該検出した温度が所定値以上か否かを示す信号を生成して外部に出力する温度検出回路と、
１つ以上の前記定電圧回路の過電流保護回路部が作動すると共に、前記温度検出回路によって各定電圧回路の周辺温度が所定値以上であることが検出されると、前記各定電圧回路のそれぞれの過電流保護回路部に対して、過電流保護動作時の出力電流に対する電流制限値が小さくなるようにそれぞれ動作制御する制御回路と、
を備え、
前記各定電圧回路の過電流保護回路部は、過電流保護動作の動作状態を示す論理信号をそれぞれ生成して外部に出力し、
前記各定電圧回路、検出回路、温度検出回路及び制御回路は、１つのＩＣに集積されるものである。
具体的には、前記各定電圧回路の過電流保護回路部は、前記出力電流が所定値になると、該出力電流が該所定値を超えないように制限する出力電流制限回路をそれぞれ有し、該各出力電流制限回路は、動作状態を示す論理信号をそれぞれ生成して外部に出力するようにした。
また、前記各定電圧回路の過電流保護回路部は、前記出力電流が所定値になると、前記出力端子の電圧が接地電圧まで低下したときの該出力電流が所定の短絡電流値になるように前記出力端子の電圧を低下させると共に前記出力電流を低下させる短絡電流制限回路をそれぞれ有し、該各短絡電流制限回路は、動作状態を示す論理信号をそれぞれ生成して外部に出力するようにしてもよい。
また、前記各定電圧回路の過電流保護回路部は、
前記出力電流が所定の過電流保護電流値以上になると、該出力電流が過電流保護電流値を超えないようにしながら前記出力端子の電圧を低下させる出力電流制限回路と、
前記出力端子の電圧が所定の電圧まで低下すると、該出力端子の電圧が接地電圧まで低下したときの前記出力電流が所定の短絡電流値になるように前記出力端子の電圧を低下させると共に該出力電流を低下させる短絡電流制限回路と、
をそれぞれ備え、
前記各定電圧回路の出力電流制限回路及び短絡電流制限回路は、動作状態を示す論理信号をそれぞれ生成して外部に出力するようにしてもよい。
前記出力電流が所定の過電流保護電流値以上になると、該出力電流が過電流保護電流値を超えないようにしながら前記出力端子の電圧を低下させる出力電流制限回路と、
前記出力端子の電圧が所定の電圧まで低下すると、該出力端子の電圧が接地電圧まで低下したときの前記出力電流が所定の短絡電流値になるように前記出力端子の電圧を低下させると共に該出力電流を低下させる短絡電流制限回路と、
をそれぞれ備え、
前記各定電圧回路の出力電流制限回路及び短絡電流制限回路は、動作状態を示す論理信号をそれぞれ生成して外部に出力するようにしてもよい。
また、前記各定電圧回路の過電流保護回路部は、
前記出力電流が所定の過電流保護電流値以上になると、該出力電流が過電流保護電流値を超えないようにしながら前記出力端子の電圧を低下させる出力電流制限回路と、
前記出力端子の電圧が所定の電圧まで低下すると、該出力端子の電圧が接地電圧まで低下したときの前記出力電流が所定の短絡電流値になるように前記出力端子の電圧を低下させると共に該出力電流を低下させる短絡電流制限回路と、
前記出力電流制限回路及び／又は該短絡電流制限回路が作動すると、所定の論理信号を生成して外部に出力する動作状態検出回路と、
をそれぞれ備えるようにしてもよい。
前記出力電流が所定の過電流保護電流値以上になると、該出力電流が過電流保護電流値を超えないようにしながら前記出力端子の電圧を低下させる出力電流制限回路と、
前記出力端子の電圧が所定の電圧まで低下すると、該出力端子の電圧が接地電圧まで低下したときの前記出力電流が所定の短絡電流値になるように前記出力端子の電圧を低下させると共に該出力電流を低下させる短絡電流制限回路と、
前記出力電流制限回路及び／又は該短絡電流制限回路が作動すると、所定の論理信号を生成して外部に出力する動作状態検出回路と、
をそれぞれ備えるようにしてもよい。
具体的には、前記各定電圧回路は、
制御電極に入力された信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
所定の基準電圧を生成すると共に前記出力端子の電圧に比例した比例電圧を生成し該比例電圧が該基準電圧になるように前記出力トランジスタの動作制御を行う出力電圧制御部と、
をそれぞれ備え、
前記各定電圧回路のそれぞれの過電流保護回路部は、前記出力トランジスタから出力される電流が所定値を超えないように前記出力トランジスタに対して出力電流を制限するようにした。
制御電極に入力された信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
所定の基準電圧を生成すると共に前記出力端子の電圧に比例した比例電圧を生成し該比例電圧が該基準電圧になるように前記出力トランジスタの動作制御を行う出力電圧制御部と、
をそれぞれ備え、
前記各定電圧回路のそれぞれの過電流保護回路部は、前記出力トランジスタから出力される電流が所定値を超えないように前記出力トランジスタに対して出力電流を制限するようにした。
また、この発明に係る電源システム装置の制御方法は、出力端子から出力される電流が所定値を超えないように該出力電流を制限する過電流保護動作を行う機能を有し、入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から対応する負荷に出力する複数の定電圧回路を備えた電源システム装置の制御方法において、
前記各定電圧回路の周辺温度の検出を行い、該温度が所定値を超えると共に１つ以上の前記定電圧回路が過電流保護動作を行っている場合、前記各定電圧回路に対して、過電流保護動作時の出力電流に対する電流制限値が小さくなるように制御するようにした。
前記各定電圧回路の周辺温度の検出を行い、該温度が所定値を超えると共に１つ以上の前記定電圧回路が過電流保護動作を行っている場合、前記各定電圧回路に対して、過電流保護動作時の出力電流に対する電流制限値が小さくなるように制御するようにした。
本発明の定電圧回路、複数の定電圧回路を有する電源システム装置によれば、定電圧回路の過電流保護回路部によって過電流保護動作の動作状態を示す論理信号が生成され外部に出力されるようにしたことから、他の外部回路で過電流保護情報を利用することができ、定電圧回路から電源が供給されている負荷を制御する外部の制御装置が該負荷の状態を検出することができる。
また、本発明の複数の定電圧回路を有する電源システム装置及びその制御方法によれば、複数の定電圧回路の周辺温度の検出を行い、該検出した温度が所定値以上か否かを示す信号を生成して外部に出力する温度検出回路を備えるようにしたことから、過電流と温度の組合せに応じたシステム電源の制御を行うことができる。
また、本発明の複数の定電圧回路を有する電源システム装置及びその制御方法によれば、複数の定電圧回路の周辺温度の検出を行い、該検出した温度が所定値以上か否かを示す信号を生成して外部に出力する温度検出回路を備えるようにしたことから、過電流と温度の組合せに応じたシステム電源の制御を行うことができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の例を示した図である。
図１において、定電圧回路ＲＥＧ１は、入力端子ＩＮ１に入力された入力電圧Ｖｉｎを所定の定電圧に変換して出力端子ＯＵＴ１を介して負荷１０に供給する。また、定電圧回路ＲＥＧ１は、負荷１０に供給される電流が所定の過電流保護電流値以上になると、負荷１０に供給する電流を該過電流保護電流値以下になるようにすると共に前記出力端子ＯＵＴ１を接地電圧に短絡させる過電流保護回路を備えている。定電圧回路ＲＥＧ１は１つのＩＣに集積され、該ＩＣは入力端子ＩＮ１、出力端子ＯＵＴ１、端子Ｐｏ１及び接地端子ＧＮＤを有している。なお、言うまでもなく、定電圧回路ＲＥＧ１は１つのＩＣに集積されていなくてもよい。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の例を示した図である。
図１において、定電圧回路ＲＥＧ１は、入力端子ＩＮ１に入力された入力電圧Ｖｉｎを所定の定電圧に変換して出力端子ＯＵＴ１を介して負荷１０に供給する。また、定電圧回路ＲＥＧ１は、負荷１０に供給される電流が所定の過電流保護電流値以上になると、負荷１０に供給する電流を該過電流保護電流値以下になるようにすると共に前記出力端子ＯＵＴ１を接地電圧に短絡させる過電流保護回路を備えている。定電圧回路ＲＥＧ１は１つのＩＣに集積され、該ＩＣは入力端子ＩＮ１、出力端子ＯＵＴ１、端子Ｐｏ１及び接地端子ＧＮＤを有している。なお、言うまでもなく、定電圧回路ＲＥＧ１は１つのＩＣに集積されていなくてもよい。
定電圧回路ＲＥＧ１は、該過電流保護回路の動作状態を示す信号Ｓ１を生成して端子Ｐｏ１を介して出力し、該信号Ｓ１は、負荷１０の動作制御を行う制御装置１１に出力される。制御装置１１は、信号Ｓ１から定電圧回路ＲＥＧ１の過電流保護回路の動作状態を検出することによって負荷１０の状態を知ることができる。このため、制御装置１１は、負荷１０の状態に応じて該負荷１０に対して適切な制御を行うことができることから、定電圧回路ＲＥＧ１の過電流保護回路が作動する状態の負荷１０に対して、制御装置１１が正常時と同様の動作をさせようとした際に発生する不具合を防止することができる。
図２は、図１の定電圧回路ＲＥＧ１の回路例を示した図であり、図２では、過電流保護回路として出力電流制限回路を使用した場合を例にして示している。
図２において、定電圧回路ＲＥＧ１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、誤差増幅回路Ａ１と、ＰＭＯＳトランジスタからなる出力トランジスタＭ１と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、過電流保護回路をなす出力電流制限回路３とで構成されている。なお、基準電圧発生回路２、誤差増幅回路Ａ１及び抵抗Ｒ１，Ｒ２は出力電圧制御部をなす。
出力電流制限回路３は、バッファＢＵＦ１、ＰＭＯＳトランジスタＭ２〜Ｍ４、ＮＭＯＳトランジスタＭ５，Ｍ６及び抵抗Ｒ３，Ｒ４で構成されている。
図２において、定電圧回路ＲＥＧ１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、誤差増幅回路Ａ１と、ＰＭＯＳトランジスタからなる出力トランジスタＭ１と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、過電流保護回路をなす出力電流制限回路３とで構成されている。なお、基準電圧発生回路２、誤差増幅回路Ａ１及び抵抗Ｒ１，Ｒ２は出力電圧制御部をなす。
出力電流制限回路３は、バッファＢＵＦ１、ＰＭＯＳトランジスタＭ２〜Ｍ４、ＮＭＯＳトランジスタＭ５，Ｍ６及び抵抗Ｒ３，Ｒ４で構成されている。
入力端子ＩＮ１と出力端子ＯＵＴ１との間に出力トランジスタＭ１が接続され、出力端子ＯＵＴ１と接地端子ＧＮＤとの間に抵抗Ｒ１及びＲ２が直列に接続されている。接地端子ＧＮＤは接地電圧に接続され、抵抗Ｒ１及びＲ２は、出力電圧Ｖｏ１を分圧して分圧電圧Ｖｆｂを生成し、誤差増幅回路Ａ１の非反転入力端に出力する。誤差増幅回路Ａ１の反転入力端には基準電圧Ｖｒｅｆが入力され、誤差増幅回路Ａ１は、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行う。また、出力端子ＯＵＴ１と接地端子ＧＮＤとの間には、負荷１０が接続されている。
また、出力電流制限回路３において、入力端子ＩＮ１と接地端子ＧＮＤとの間にはＰＭＯＳトランジスタＭ２及びＮＭＯＳトランジスタＭ５が直列に接続され、ＰＭＯＳトランジスタＭ２のゲートは出力トランジスタＭ１のゲートに接続されている。ＮＭＯＳトランジスタＭ５及びＭ６はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ５及びＭ６の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ５のドレインに接続されている。ＮＭＯＳトランジスタＭ６のソースは接地端子ＧＮＤに接続され、入力端子ＩＮ１とＮＭＯＳトランジスタＭ６のドレインとの間には抵抗Ｒ３が接続されている。
抵抗Ｒ３とＮＭＯＳトランジスタＭ６のドレインとの接続部は、ＰＭＯＳトランジスタＭ３及びＭ４の各ゲートにそれぞれ接続されている。また、入力端子ＩＮ１と出力トランジスタＭ１のゲートとの間にはＰＭＯＳトランジスタＭ３が接続され、入力端子ＩＮ１と接地端子ＧＮＤとの間にはＰＭＯＳトランジスタＭ４と抵抗Ｒ４が直列に接続されている。ＰＭＯＳトランジスタＭ４と抵抗Ｒ４との接続部は、バッファＢＵＦ１の入力端に接続され、バッファＢＵＦ１の出力端は端子Ｐｏ１に接続されている。なお、抵抗Ｒ１，Ｒ２に流れる電流は無視できるほど小さいことから、出力トランジスタＭ１から出力される電流と出力端子ＯＵＴ１から出力される電流ｉｏ１は等しいものとする。
このような構成において、出力電流制限回路３は、出力電流ｉｏ１が所定の過電流保護電流値以上になると、出力電流ｉｏ１を該過電流保護電流値に制限して出力電圧Ｖｏ１を低下させる。
出力電流ｉｏ１が所定の過電流保護電流値未満の場合は、ＮＭＯＳトランジスタＭ６のドレイン電流は小さく、抵抗Ｒ３の電圧降下も小さいことからＰＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ４は共にオフしている。このため、出力電流制限回路３による過電流保護動作は行われず、バッファＢＵＦ１の入力電圧はローレベルとなり、端子Ｐｏ１から過電流保護動作は行われていないことを示すローレベルの信号Ｓ１が出力される。
また、出力電流ｉｏ１が前記過電流保護電流値に達すると、ＮＭＯＳトランジスタＭ６のドレイン電流が増加し、抵抗Ｒ３の電圧降下がＰＭＯＳトランジスタＭ３及びＭ４の各しきい値電圧を超えるので、ＰＭＯＳトランジスタＭ３及びＭ４は共にオンする。ＰＭＯＳトランジスタＭ３がオンすると出力トランジスタＭ１のゲート電圧を制御して出力電流ｉｏ１を制限する。ＰＭＯＳトランジスタＭ４がオンすると、バッファＢＵＦ１の入力電圧はハイレベルになるので、バッファＢＵＦ１は、端子Ｐｏ１からハイレベルの信号Ｓ１を出力する。
出力電流ｉｏ１が所定の過電流保護電流値未満の場合は、ＮＭＯＳトランジスタＭ６のドレイン電流は小さく、抵抗Ｒ３の電圧降下も小さいことからＰＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ４は共にオフしている。このため、出力電流制限回路３による過電流保護動作は行われず、バッファＢＵＦ１の入力電圧はローレベルとなり、端子Ｐｏ１から過電流保護動作は行われていないことを示すローレベルの信号Ｓ１が出力される。
また、出力電流ｉｏ１が前記過電流保護電流値に達すると、ＮＭＯＳトランジスタＭ６のドレイン電流が増加し、抵抗Ｒ３の電圧降下がＰＭＯＳトランジスタＭ３及びＭ４の各しきい値電圧を超えるので、ＰＭＯＳトランジスタＭ３及びＭ４は共にオンする。ＰＭＯＳトランジスタＭ３がオンすると出力トランジスタＭ１のゲート電圧を制御して出力電流ｉｏ１を制限する。ＰＭＯＳトランジスタＭ４がオンすると、バッファＢＵＦ１の入力電圧はハイレベルになるので、バッファＢＵＦ１は、端子Ｐｏ１からハイレベルの信号Ｓ１を出力する。
次に、図３は、図１の定電圧回路ＲＥＧ１の他の回路例を示した図であり、図３では、過電流保護回路として短絡電流制限回路を使用した場合を例にして示している。なお、図３では、図２と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点である短絡電流制限回路について説明する。
図３において、定電圧回路ＲＥＧ１は、基準電圧発生回路２と、誤差増幅回路Ａ１と、出力トランジスタＭ１と、抵抗Ｒ１，Ｒ２と、過電流保護回路をなす短絡電流制限回路４とで構成されている。
短絡電流制限回路４は、演算増幅回路Ａ２、バッファＢＵＦ２、ＰＭＯＳトランジスタＭ１１〜Ｍ１３及び抵抗Ｒ１１，Ｒ１２で構成されている。
図３において、定電圧回路ＲＥＧ１は、基準電圧発生回路２と、誤差増幅回路Ａ１と、出力トランジスタＭ１と、抵抗Ｒ１，Ｒ２と、過電流保護回路をなす短絡電流制限回路４とで構成されている。
短絡電流制限回路４は、演算増幅回路Ａ２、バッファＢＵＦ２、ＰＭＯＳトランジスタＭ１１〜Ｍ１３及び抵抗Ｒ１１，Ｒ１２で構成されている。
短絡電流制限回路４において、入力端子ＩＮ１と接地端子ＧＮＤとの間にはＰＭＯＳトランジスタＭ１１及び抵抗Ｒ１１が直列に接続され、ＰＭＯＳトランジスタＭ１１のゲートは出力トランジスタＭ１のゲートに接続されている。ＰＭＯＳトランジスタＭ１１と抵抗Ｒ１１との接続部は、演算増幅回路Ａ２の反転入力端に接続され、演算増幅回路Ａ２の非反転入力端には分圧電圧Ｖｆｂが入力されている。入力端子ＩＮ１と出力トランジスタＭ１のゲートとの間にはＰＭＯＳトランジスタＭ１２が接続され、ＰＭＯＳトランジスタＭ１２及びＭ１３の各ゲートは接続され、該接続部は演算増幅回路Ａ２の出力端に接続されている。また、入力端子ＩＮ１と接地端子ＧＮＤとの間にはＰＭＯＳトランジスタＭ１３と抵抗Ｒ１２が直列に接続されている。ＰＭＯＳトランジスタＭ１３と抵抗Ｒ１２との接続部は、バッファＢＵＦ２の入力端が接続され、バッファＢＵＦ２の出力端は端子Ｐｏ１に接続されている。
このような構成において、短絡電流制限回路４は、出力電流ｉｏ１が所定の過電流保護電流値以上になると、出力電圧Ｖｏ１を低下させながら出力電流ｉｏ１を低下させ、出力電圧Ｖｏ１が接地電圧になったときの出力電流ｉｏ１を所定の短絡電流になるようにする。
分圧電圧Ｖｆｂが抵抗Ｒ１１の電圧降下と等しくなると、演算増幅回路Ａ２の出力電圧が低下し、ＰＭＯＳトランジスタＭ１２のゲート電圧を低下させることから、ＰＭＯＳトランジスタＭ１２はオンし、出力トランジスタＭ１のゲート電圧の低下を抑える。ただし、出力電流制限回路３と異なる点は、抵抗Ｒ１１の電圧降下と比較している分圧電圧Ｖｆｂが出力電圧Ｖｏ１に比例しているため、出力電圧Ｖｏ１の低下に伴って、より小さい出力電流で電流制限機能が働くようになる。このため、出力電圧Ｖｏ１の低下に伴って出力電流ｉｏ１も減少する。出力短絡時における短絡電流が０アンペアにならないように、演算増幅回路Ａ２の入力回路にオフセット電圧を持たせてあり、出力短絡時にも所定の短絡電流を流すようにしている。
分圧電圧Ｖｆｂが抵抗Ｒ１１の電圧降下と等しくなると、演算増幅回路Ａ２の出力電圧が低下し、ＰＭＯＳトランジスタＭ１２のゲート電圧を低下させることから、ＰＭＯＳトランジスタＭ１２はオンし、出力トランジスタＭ１のゲート電圧の低下を抑える。ただし、出力電流制限回路３と異なる点は、抵抗Ｒ１１の電圧降下と比較している分圧電圧Ｖｆｂが出力電圧Ｖｏ１に比例しているため、出力電圧Ｖｏ１の低下に伴って、より小さい出力電流で電流制限機能が働くようになる。このため、出力電圧Ｖｏ１の低下に伴って出力電流ｉｏ１も減少する。出力短絡時における短絡電流が０アンペアにならないように、演算増幅回路Ａ２の入力回路にオフセット電圧を持たせてあり、出力短絡時にも所定の短絡電流を流すようにしている。
出力電流ｉｏ１が所定の過電流保護電流値未満の場合は、演算増幅回路Ａ２の出力はハイレベルであり、ＰＭＯＳトランジスタＭ１２及びＭ１３は共にオフしており、バッファＢＵＦ２の入力信号はローレベルであり、端子Ｐｏ１もローレベルになる。
また、出力電流ｉｏ１が前記過電流保護電流に達すると、演算増幅回路Ａ２の出力信号はローレベルになり、ＰＭＯＳトランジスタＭ１３はオンすることから、バッファＢＵＦ２の入力信号はハイレベルであり、端子Ｐｏ１もハイレベルになる。
このように、短絡電流制限回路４が作動して過電流保護動作を行うと、端子Ｐｏ１からハイレベルの信号Ｓ１が出力され、短絡電流制限回路４によって過電流保護動作が行われていないときは、端子Ｐｏ１からローレベルの信号Ｓ１が出力される。
また、出力電流ｉｏ１が前記過電流保護電流に達すると、演算増幅回路Ａ２の出力信号はローレベルになり、ＰＭＯＳトランジスタＭ１３はオンすることから、バッファＢＵＦ２の入力信号はハイレベルであり、端子Ｐｏ１もハイレベルになる。
このように、短絡電流制限回路４が作動して過電流保護動作を行うと、端子Ｐｏ１からハイレベルの信号Ｓ１が出力され、短絡電流制限回路４によって過電流保護動作が行われていないときは、端子Ｐｏ１からローレベルの信号Ｓ１が出力される。
一方、定電圧回路ＲＥＧ１が、図２の出力電流制限回路３及び図３の短絡電流制限回路４をそれぞれ備えるようにしてもよく、このようにした場合、定電圧回路ＲＥＧ１は、図４のようになる。なお、図４では、図２又は図３と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図２及び図３との相違点のみ説明する。
図４において、定電圧回路ＲＥＧ１は、基準電圧発生回路２と、誤差増幅回路Ａ１と、出力トランジスタＭ１と、抵抗Ｒ１，Ｒ２と、過電流保護回路をなす出力電流制限回路３及び短絡電流制限回路４と、ＯＲ回路ＯＲ１とで構成されている。なお、ＯＲ回路ＯＲ１は動作状態検出回路をなす。
出力電流制限回路３のバッファＢＵＦ１の出力端、及び短絡電流制限回路４のバッファＢＵＦ２の出力端は、ＯＲ回路ＯＲ１の対応する入力端に接続され、ＯＲ回路ＯＲ１の出力端は端子Ｐｏ１に接続されている。
図４において、定電圧回路ＲＥＧ１は、基準電圧発生回路２と、誤差増幅回路Ａ１と、出力トランジスタＭ１と、抵抗Ｒ１，Ｒ２と、過電流保護回路をなす出力電流制限回路３及び短絡電流制限回路４と、ＯＲ回路ＯＲ１とで構成されている。なお、ＯＲ回路ＯＲ１は動作状態検出回路をなす。
出力電流制限回路３のバッファＢＵＦ１の出力端、及び短絡電流制限回路４のバッファＢＵＦ２の出力端は、ＯＲ回路ＯＲ１の対応する入力端に接続され、ＯＲ回路ＯＲ１の出力端は端子Ｐｏ１に接続されている。
このような構成において、出力電流制限回路３及び短絡電流制限回路４のいずれか一方又は両方が作動しているときは、端子Ｐｏ１からハイレベルの信号Ｓ１が出力され、出力電流制限回路３又は短絡電流制限回路４が共に作動していないときは、端子Ｐｏ１からローレベルの信号Ｓ１が出力される。
なお、バッファＢＵＦ１及びＢＵＦ２の各出力信号ＳＡ１及びＳＢ１をＯＲ回路を介さずにそれぞれ外部へ出力するようにしてもよい。このようにすることにより、外部の制御装置１１は、出力電流制限回路３及び短絡電流制限回路４のどちらの方が作動しているかということまで知ることができる。
なお、バッファＢＵＦ１及びＢＵＦ２の各出力信号ＳＡ１及びＳＢ１をＯＲ回路を介さずにそれぞれ外部へ出力するようにしてもよい。このようにすることにより、外部の制御装置１１は、出力電流制限回路３及び短絡電流制限回路４のどちらの方が作動しているかということまで知ることができる。
また、前記説明では、１つの定電圧回路ＲＥＧ１が設けられている場合を例にして示したが、図５で示すように、複数の定電圧回路、例えば３つの定電圧回路ＲＥＧ１〜ＲＥＧ３が設けられている電源システム装置１５の場合は、それぞれの定電圧回路ＲＥＧ１〜ＲＥＧ３に対応して端子Ｐｏ１〜Ｐｏ３を設け、端子Ｐｏ１〜Ｐｏ３からそれぞれ信号Ｓ１〜Ｓ３が出力されるようにすればよい。また、各定電圧回路ＲＥＧ１〜ＲＥＧ３がそれぞれ図４で示したような構成である場合、各定電圧回路ＲＥＧ１〜ＲＥＧ３から信号ＳＡ１〜ＳＡ３及びＳＢ１〜ＳＢ３をそれぞれ出力するようにしてもよい。
このようにすることにより、外部の制御装置１１は、定電圧回路ＲＥＧ１〜ＲＥＧ３の出力端子ＯＵＴ１〜ＯＵＴ３に対応して接続された負荷Ｌｏ１〜Ｌｏ３に対して過電流保護動作が行われているか否かを知ることができ、該情報を基にして負荷Ｌｏ１〜Ｌｏ３に対して適切な動作制御を行うことができる。
また、図６で示すように、各定電圧回路ＲＥＧ１〜ＲＥＧ３から出力された信号Ｓ１〜Ｓ３をＯＲ回路ＯＲ２の対応する入力端に入力し、ＯＲ回路ＯＲ２の出力信号Ｓｏを端子Ｐｏから外部の制御装置１１に出力するようにしてもよい。なお、ＯＲ回路ＯＲ２は検出回路をなす。
また、図６で示すように、各定電圧回路ＲＥＧ１〜ＲＥＧ３から出力された信号Ｓ１〜Ｓ３をＯＲ回路ＯＲ２の対応する入力端に入力し、ＯＲ回路ＯＲ２の出力信号Ｓｏを端子Ｐｏから外部の制御装置１１に出力するようにしてもよい。なお、ＯＲ回路ＯＲ２は検出回路をなす。
一方、シリーズレギュレータ方式の定電圧回路の保護装置としては、出力電流が所定の電流値以上出力されるのを防止する過電流保護回路と、定電圧回路を集積したＩＣが所定の温度以上に上昇するのを防止するための温度検出回路とが一般的に用いられており、該ＩＣに温度検出回路を備えるようにしてもよい。
図７は、本発明の第１の実施の形態における定電圧回路を使用した電源システム装置の例を示したブロック図である。なお、図７では、図５と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図５との相違点のみ説明する。
図７は、本発明の第１の実施の形態における定電圧回路を使用した電源システム装置の例を示したブロック図である。なお、図７では、図５と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図５との相違点のみ説明する。
図７における図５との相違点は、電源システム装置１５のＩＣに温度検出回路２１が搭載されたことにあり、これに伴って該ＩＣは端子Ｔｏを備えたことにある。
図７において、温度検出回路２１は、前記ＩＣの温度検出を行い該検出した温度が所定値を超える異常温度状態になると所定の異常温度検出信号Ｓｔ、例えばハイレベルの異常温度検出信号Ｓｔを前記端子Ｔｏを介して制御装置１１に出力する。制御装置１１は、定電圧回路ＲＥＧ１〜ＲＥＧ３からの信号Ｓ１〜Ｓ３及び異常温度検出信号Ｓｔから、定電圧回路ＲＥＧ１〜ＲＥＧ３の出力端子ＯＵＴ１〜ＯＵＴ３に対応して接続された負荷Ｌｏ１〜Ｌｏ３に対して過電流保護動作が行われているか否かを知ることができると共にＩＣの温度状態を知ることができ、該情報を基にして負荷Ｌｏ１〜Ｌｏ３に対して適切な動作制御を行うことができる。
図７において、温度検出回路２１は、前記ＩＣの温度検出を行い該検出した温度が所定値を超える異常温度状態になると所定の異常温度検出信号Ｓｔ、例えばハイレベルの異常温度検出信号Ｓｔを前記端子Ｔｏを介して制御装置１１に出力する。制御装置１１は、定電圧回路ＲＥＧ１〜ＲＥＧ３からの信号Ｓ１〜Ｓ３及び異常温度検出信号Ｓｔから、定電圧回路ＲＥＧ１〜ＲＥＧ３の出力端子ＯＵＴ１〜ＯＵＴ３に対応して接続された負荷Ｌｏ１〜Ｌｏ３に対して過電流保護動作が行われているか否かを知ることができると共にＩＣの温度状態を知ることができ、該情報を基にして負荷Ｌｏ１〜Ｌｏ３に対して適切な動作制御を行うことができる。
また、図７では、ＩＣに端子Ｐｏ１〜Ｐｏ３を設ける必要があり、ＩＣの端子数が増加することからコストアップの要因になるという問題がある。そこで、図８のように、図６で示したようなＯＲ回路ＯＲ２をＩＣ内に設けることによって、３つの端子Ｐｏ１〜Ｐｏ３をＯＲ回路ＯＲ２の出力端が接続された１つの端子Ｐｏにすることができ、ＩＣの端子数の増加を低減させることができる。
また、図８において、制御装置１１は、ＯＲ回路ＯＲ２の出力信号Ｓｏ及び異常温度検出信号Ｓｔに応じて定電圧回路ＲＥＧ１〜ＲＥＧ３の動作制御をも行うようにしてもよく、このようにした場合、図８は図９のようになる。
図９では、前記ＩＣに、定電圧回路ＲＥＧ１〜ＲＥＧ３に対するイネーブル信号が入力される端子ＥＮ１〜ＥＮ３を備えており、該端子ＥＮ１〜ＥＮ３は、対応する定電圧回路ＲＥＧ１〜ＲＥＧ３に接続されている。
また、図８において、制御装置１１は、ＯＲ回路ＯＲ２の出力信号Ｓｏ及び異常温度検出信号Ｓｔに応じて定電圧回路ＲＥＧ１〜ＲＥＧ３の動作制御をも行うようにしてもよく、このようにした場合、図８は図９のようになる。
図９では、前記ＩＣに、定電圧回路ＲＥＧ１〜ＲＥＧ３に対するイネーブル信号が入力される端子ＥＮ１〜ＥＮ３を備えており、該端子ＥＮ１〜ＥＮ３は、対応する定電圧回路ＲＥＧ１〜ＲＥＧ３に接続されている。
制御装置１１は、通常は端子ＥＮ１〜ＥＮ３に定電圧回路ＲＥＧ１〜ＲＥＧ３をイネーブルにする信号ＥＮＢを出力している。しかし、制御装置１１は、信号Ｓｏ及び異常温度検出信号Ｓｔが、定電圧回路ＲＥＧ１〜ＲＥＧ３の少なくとも１つから過電流保護回路が過電流保護動作を行っていると共に温度検出回路２１が異常温度状態であることを検出していることを示している場合、端子ＥＮ１〜ＥＮ３に定電圧回路ＲＥＧ１〜ＲＥＧ３をそれぞれディスエーブルにする信号ＥＮＢを出力して、定電圧回路ＲＥＧ１〜ＲＥＧ３の各動作を停止させる。
このようにすることによって、定電圧回路ＲＥＧ１〜ＲＥＧ３のそれぞれが過電流保護動作を行っておらず、異常となるような発熱をしていないにもかかわらず、ＩＣの温度が上昇しただけで定電圧回路ＲＥＧ１〜ＲＥＧ３の動作を停止させることによって、機器の動作途中で機能が停止して不具合が発生することを防止できる。なお、言うまでもなく、図７において、制御装置１１は、信号Ｓ１〜Ｓ３及び異常温度検出信号Ｓｔに応じて定電圧回路ＲＥＧ１〜ＲＥＧ３の動作制御をも行うようにしてもよい。
このようにすることによって、定電圧回路ＲＥＧ１〜ＲＥＧ３のそれぞれが過電流保護動作を行っておらず、異常となるような発熱をしていないにもかかわらず、ＩＣの温度が上昇しただけで定電圧回路ＲＥＧ１〜ＲＥＧ３の動作を停止させることによって、機器の動作途中で機能が停止して不具合が発生することを防止できる。なお、言うまでもなく、図７において、制御装置１１は、信号Ｓ１〜Ｓ３及び異常温度検出信号Ｓｔに応じて定電圧回路ＲＥＧ１〜ＲＥＧ３の動作制御をも行うようにしてもよい。
ここで、図９の場合、ＩＣに端子ＥＮ１〜ＥＮ３を設ける必要があり、ＩＣの端子数が増加することからコストアップの要因になるという問題がある。そこで、図１０のように、信号Ｓ１〜Ｓ３及び異常温度検出信号Ｓｔに応じて定電圧回路ＲＥＧ１〜ＲＥＧ３の動作制御を行う制御回路２５をＩＣ内に別途設け、制御装置１１には、端子Ｐｏ及びＴｏを介して制御回路２５から前記出力信号Ｓｏ及び異常温度検出信号Ｓｔが入力されるようにする。このようにすることにより、図９の端子ＥＮ１〜ＥＮ３をなくすことができ、ＩＣの端子数を削減してコストの低減を図ることができる。
図１０において、制御回路２５は、ＯＲ回路ＯＲ２とＡＮＤ回路ＡＮ１で構成されている。ＯＲ回路ＯＲ２の各入力端には、定電圧回路ＲＥＧ１〜ＲＥＧ３からの信号Ｓ１〜Ｓ３が対応して入力され、ＯＲ回路ＯＲ２の出力端はＡＮＤ回路ＡＮ１の一方の入力端に入力されている。ＡＮＤ回路ＡＮ１の他方の入力端には異常温度検出信号Ｓｔが入力されており、ＡＮＤ回路ＡＮ１の出力端から出力されたイネーブル信号ＥＮＢは、定電圧回路ＲＥＧ１〜ＲＥＧ３にそれぞれ出力される。また、ＯＲ回路ＯＲ２の出力信号Ｓｏは、ＩＣの端子Ｐｏを介して制御装置１１に出力されると共に、温度検出回路２１からの異常温度検出信号Ｓｔは、ＩＣの端子Ｔｏを介して制御装置１１に出力される。
このような構成において、信号Ｓ１〜Ｓ３のいずれか１つがハイレベルになると共に異常温度検出信号Ｓｔがハイレベルになると、すなわち定電圧回路ＲＥＧ１〜ＲＥＧ３のいずれか１つが過電流保護動作を行うと共に温度検出回路２１が異常温度を検出すると、ＡＮＤ回路ＡＮ１からハイレベルのイネーブル信号ＥＮＢが出力され、定電圧回路ＲＥＧ１〜ＲＥＧ３はそれぞれディスエーブル状態になって動作を停止する。また、信号Ｓ１〜Ｓ３のすべてがローレベルになり及び／又は異常温度検出信号Ｓｔがローレベルになると、ＡＮＤ回路ＡＮ１からローレベルのイネーブル信号ＥＮＢが出力され、定電圧回路ＲＥＧ１〜ＲＥＧ３はそれぞれイネーブル状態になって作動する。
ここで、イネーブル信号ＥＮＢによる各定電圧回路ＲＥＧ１〜ＲＥＧ３の具体的な動作について、定電圧回路ＲＥＧ１を例にして説明する。イネーブル信号ＥＮＢは誤差増幅回路Ａ１に入力されており、イネーブル信号ＥＮＢがハイレベルのときは、誤差増幅回路Ａ１は動作を停止して出力トランジスタＭ１をオフさせる。また、イネーブル信号ＥＮＢがローレベルのときは、誤差増幅回路Ａ１は作動し、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行う。
一方、図９及び図１０の前記説明では、各定電圧回路ＲＥＧ１〜ＲＥＧ３は、イネーブル信号ＥＮＢがハイレベルになると動作を停止するようにしたが、イネーブル信号ＥＮＢがハイレベルになると出力電流に対する制限値、すなわち出力電流制限回路の出力電流制限値及び／又は短絡電流制限回路の短絡電流値を小さくして発熱量を減少させるようにしてもよい。この場合の定電圧回路ＲＥＧ１〜ＲＥＧ３の回路例は、図１１〜図１３のようになる。なお、定電圧回路ＲＥＧ１〜ＲＥＧ３の回路は同じであることから、図１１〜図１３では、定電圧回路ＲＥＧ１を例にして示している。
図１１では、定電圧回路ＲＥＧ１が過電流保護回路として出力電流制限回路を備えている場合を例にして示しており、図１１では、図２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図２との相違点のみ説明する。
図１１における図２との相違点は、抵抗Ｒ５とスイッチＳＷ１を追加したことにある。
図１１において、抵抗Ｒ３の一端と入力端子ＩＮ１との間に抵抗Ｒ５が接続され、抵抗Ｒ５に並列にスイッチＳＷ１が接続されている。スイッチＳＷ１は、イネーブル信号ＥＮＢによってスイッチング制御され、イネーブル信号ＥＮＢがハイレベルのときにオフして遮断状態になり、イネーブル信号ＥＮＢがローレベルのときにオンして導通状態になる。このようにすることにより、イネーブル信号ＥＮＢがハイレベルになると、出力電流制限回路３の制限電流値を小さくすることができ、過電流保護動作時の発熱量を減少させることができる。
図１１における図２との相違点は、抵抗Ｒ５とスイッチＳＷ１を追加したことにある。
図１１において、抵抗Ｒ３の一端と入力端子ＩＮ１との間に抵抗Ｒ５が接続され、抵抗Ｒ５に並列にスイッチＳＷ１が接続されている。スイッチＳＷ１は、イネーブル信号ＥＮＢによってスイッチング制御され、イネーブル信号ＥＮＢがハイレベルのときにオフして遮断状態になり、イネーブル信号ＥＮＢがローレベルのときにオンして導通状態になる。このようにすることにより、イネーブル信号ＥＮＢがハイレベルになると、出力電流制限回路３の制限電流値を小さくすることができ、過電流保護動作時の発熱量を減少させることができる。
次に、図１２では、定電圧回路ＲＥＧ１が過電流保護回路として短絡電流制限回路を備えている場合を例にして示しており、図１２では、図３と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図３との相違点のみ説明する。
図１２における図３との相違点は、抵抗Ｒ１５とスイッチＳＷ２を追加したことにある。
図１２において、抵抗Ｒ１１の一端と接地端子ＧＮＤとの間に抵抗Ｒ１５が接続され、抵抗Ｒ１５に並列にスイッチＳＷ２が接続されている。スイッチＳＷ２は、イネーブル信号ＥＮＢによってスイッチング制御され、イネーブル信号ＥＮＢがハイレベルのときにオフして遮断状態になり、イネーブル信号ＥＮＢがローレベルのときにオンして導通状態になる。このようにすることにより、イネーブル信号ＥＮＢがハイレベルになると、短絡電流制限回路４の短絡電流値を小さくすることができ、過電流保護動作時の発熱量を減少させることができる。
図１２における図３との相違点は、抵抗Ｒ１５とスイッチＳＷ２を追加したことにある。
図１２において、抵抗Ｒ１１の一端と接地端子ＧＮＤとの間に抵抗Ｒ１５が接続され、抵抗Ｒ１５に並列にスイッチＳＷ２が接続されている。スイッチＳＷ２は、イネーブル信号ＥＮＢによってスイッチング制御され、イネーブル信号ＥＮＢがハイレベルのときにオフして遮断状態になり、イネーブル信号ＥＮＢがローレベルのときにオンして導通状態になる。このようにすることにより、イネーブル信号ＥＮＢがハイレベルになると、短絡電流制限回路４の短絡電流値を小さくすることができ、過電流保護動作時の発熱量を減少させることができる。
次に、図１３では、定電圧回路ＲＥＧ１が過電流保護回路として出力電流制限回路と短絡電流制限回路とを備えている場合を例にして示しており、図１３では、図４と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図４との相違点のみ説明する。
図１３における図４との相違点は、抵抗Ｒ５，Ｒ１５とスイッチＳＷ１，ＳＷ２を追加したことにある。
図１３において、抵抗Ｒ３の一端と入力端子ＩＮ１との間に抵抗Ｒ５が接続され、抵抗Ｒ５に並列にスイッチＳＷ１が接続されている。また、抵抗Ｒ１１の一端と接地端子ＧＮＤとの間に抵抗Ｒ１５が接続され、抵抗Ｒ１５に並列にスイッチＳＷ２が接続されている。
図１３における図４との相違点は、抵抗Ｒ５，Ｒ１５とスイッチＳＷ１，ＳＷ２を追加したことにある。
図１３において、抵抗Ｒ３の一端と入力端子ＩＮ１との間に抵抗Ｒ５が接続され、抵抗Ｒ５に並列にスイッチＳＷ１が接続されている。また、抵抗Ｒ１１の一端と接地端子ＧＮＤとの間に抵抗Ｒ１５が接続され、抵抗Ｒ１５に並列にスイッチＳＷ２が接続されている。
スイッチＳＷ１，ＳＷ２は、イネーブル信号ＥＮＢによってそれぞれスイッチング制御され、イネーブル信号ＥＮＢがハイレベルのときにそれぞれオフして遮断状態になり、イネーブル信号ＥＮＢがローレベルのときにそれぞれオンして導通状態になる。このようにすることにより、イネーブル信号ＥＮＢがハイレベルになると、出力電流制限回路３の出力電流制限値と短絡電流制限回路４の短絡電流値をそれぞれ小さくすることができ、過電流保護動作時の発熱量を減少させることができる。
なお、図１３では、図１１の出力電流制限回路３と図１２の短絡電流制限回路４を使用した場合を例にして示したが、図１３において、図１１の出力電流制限回路３の代わりに図２の出力電流制限回路３を使用してもよい。また、図１３において、図１２の短絡電流制限回路４の代わりに図３の短絡電流制限回路４を使用してもよい。
なお、図１３では、図１１の出力電流制限回路３と図１２の短絡電流制限回路４を使用した場合を例にして示したが、図１３において、図１１の出力電流制限回路３の代わりに図２の出力電流制限回路３を使用してもよい。また、図１３において、図１２の短絡電流制限回路４の代わりに図３の短絡電流制限回路４を使用してもよい。
このように、本第１の実施の形態における定電圧回路は、過電流保護回路を備えると共に、該過電流保護回路の動作状態を示す信号を外部に出力するようにした。このことから、定電圧回路から電源が供給されている負荷を制御する制御装置１１が該負荷の状態を検出することができ、制御装置１１は、過電流保護動作が行われている負荷に対して適切な制御を行うことができることから、過電流保護動作が行われている負荷に通常通りの制御を行って不具合が生じることを防止できる。
なお、前記説明では、電源システム装置１５が３つの定電圧回路ＲＥＧ１〜ＲＥＧ３を有する場合を例にして示したが、これは一例であり、本発明はこれに限定するものではなく、電源システム装置が複数の定電圧回路を有している場合に適用するものである。また、前記説明では、電源システム装置１５が１つのＩＣに集積されている場合を例にして示したが、これは一例であり、本発明は電源システム装置１５が１つのＩＣに集積されていない場合にも適用することができる。
２ 基準電圧発生回路
３ 出力電流制限回路
４ 短絡電流制限回路
１１ 制御装置
１５ 電源システム装置
２１ 温度検出回路
２５ 制御回路
Ａ１ 誤差増幅回路
ＲＥＧ１〜ＲＥＧ３ 定電圧回路
Ｍ１ 出力トランジスタ
Ｒ１，Ｒ２ 抵抗
ＯＲ１，ＯＲ２ ＯＲ回路
ＡＮ１ ＡＮＤ回路
Ｌｏ１〜Ｌｏ３ 負荷
３ 出力電流制限回路
４ 短絡電流制限回路
１１ 制御装置
１５ 電源システム装置
２１ 温度検出回路
２５ 制御回路
Ａ１ 誤差増幅回路
ＲＥＧ１〜ＲＥＧ３ 定電圧回路
Ｍ１ 出力トランジスタ
Ｒ１，Ｒ２ 抵抗
ＯＲ１，ＯＲ２ ＯＲ回路
ＡＮ１ ＡＮＤ回路
Ｌｏ１〜Ｌｏ３ 負荷
Claims (10)
- 出力端子から出力される電流が所定値を超えないように該出力電流を制限する過電流保護動作を行う過電流保護回路部を有し、入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から対応する負荷に出力する複数の定電圧回路を備えた電源システム装置において、
前記各定電圧回路の周辺温度の検出を行い、該検出した温度が所定値以上か否かを示す信号を生成して外部に出力する温度検出回路と、
１つ以上の前記定電圧回路の過電流保護回路部が作動すると共に、前記温度検出回路によって各定電圧回路の周辺温度が所定値以上であることが検出されると、前記各定電圧回路のそれぞれの過電流保護回路部に対して、過電流保護動作時の出力電流に対する電流制限値が小さくなるようにそれぞれ動作制御する制御回路と、
を備え、
前記各定電圧回路の過電流保護回路部は、過電流保護動作の動作状態を示す論理信号をそれぞれ生成して外部に出力することを特徴とする電源システム装置。 - 前記各定電圧回路の過電流保護回路部の動作状態を検出し、１つ以上の定電圧回路の過電流保護回路部が作動すると所定の論理信号を外部に出力する検出回路を備えることを特徴とする請求項１記載の電源システム装置。
- 前記各定電圧回路は、１つのＩＣに集積されることを特徴とする請求項１又は２記載の電源システム装置。
- 出力端子から出力される電流が所定値を超えないように該出力電流を制限する過電流保護動作を行う過電流保護回路部を有し、入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から対応する負荷に出力する複数の定電圧回路を備えた電源システム装置において、
前記各定電圧回路の過電流保護回路部の動作状態を検出し、１つ以上の定電圧回路の過電流保護回路部が作動すると所定の論理信号を外部に出力する検出回路と、
前記各定電圧回路の周辺温度の検出を行い、該検出した温度が所定値以上か否かを示す信号を生成して外部に出力する温度検出回路と、
１つ以上の前記定電圧回路の過電流保護回路部が作動すると共に、前記温度検出回路によって各定電圧回路の周辺温度が所定値以上であることが検出されると、前記各定電圧回路のそれぞれの過電流保護回路部に対して、過電流保護動作時の出力電流に対する電流制限値が小さくなるようにそれぞれ動作制御する制御回路と、
を備え、
前記各定電圧回路の過電流保護回路部は、過電流保護動作の動作状態を示す論理信号をそれぞれ生成して外部に出力し、
前記各定電圧回路、検出回路、温度検出回路及び制御回路は、１つのＩＣに集積されることを特徴とする電源システム装置。 - 前記各定電圧回路の過電流保護回路部は、前記出力電流が所定値になると、該出力電流が該所定値を超えないように制限する出力電流制限回路をそれぞれ有し、該各出力電流制限回路は、動作状態を示す論理信号をそれぞれ生成して外部に出力することを特徴とする請求項１、２、３又は４記載の電源システム装置。
- 前記各定電圧回路の過電流保護回路部は、前記出力電流が所定値になると、前記出力端子の電圧が接地電圧まで低下したときの該出力電流が所定の短絡電流値になるように前記出力端子の電圧を低下させると共に前記出力電流を低下させる短絡電流制限回路をそれぞれ有し、該各短絡電流制限回路は、動作状態を示す論理信号をそれぞれ生成して外部に出力することを特徴とする請求項１、２、３又は４記載の電源システム装置。
- 前記各定電圧回路の過電流保護回路部は、
前記出力電流が所定の過電流保護電流値以上になると、該出力電流が過電流保護電流値を超えないようにしながら前記出力端子の電圧を低下させる出力電流制限回路と、
前記出力端子の電圧が所定の電圧まで低下すると、該出力端子の電圧が接地電圧まで低下したときの前記出力電流が所定の短絡電流値になるように前記出力端子の電圧を低下させると共に該出力電流を低下させる短絡電流制限回路と、
をそれぞれ備え、
前記各定電圧回路の出力電流制限回路及び短絡電流制限回路は、動作状態を示す論理信号をそれぞれ生成して外部に出力することを特徴とする請求項１、２、３又は４記載の電源システム装置。 - 前記各定電圧回路の過電流保護回路部は、
前記出力電流が所定の過電流保護電流値以上になると、該出力電流が過電流保護電流値を超えないようにしながら前記出力端子の電圧を低下させる出力電流制限回路と、
前記出力端子の電圧が所定の電圧まで低下すると、該出力端子の電圧が接地電圧まで低下したときの前記出力電流が所定の短絡電流値になるように前記出力端子の電圧を低下させると共に該出力電流を低下させる短絡電流制限回路と、
前記出力電流制限回路及び／又は該短絡電流制限回路が作動すると、所定の論理信号を生成して外部に出力する動作状態検出回路と、
をそれぞれ備えることを特徴とする請求項１、２、３又は４記載の電源システム装置。 - 前記各定電圧回路は、
制御電極に入力された信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
所定の基準電圧を生成すると共に前記出力端子の電圧に比例した比例電圧を生成し該比例電圧が該基準電圧になるように前記出力トランジスタの動作制御を行う出力電圧制御部と、
をそれぞれ備え、
前記各定電圧回路のそれぞれの過電流保護回路部は、前記出力トランジスタから出力される電流が所定値を超えないように前記出力トランジスタに対して出力電流を制限することを特徴とする請求項１、２、３、４、５、６、７又は８記載の電源システム装置。 - 出力端子から出力される電流が所定値を超えないように該出力電流を制限する過電流保護動作を行う機能を有し、入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から対応する負荷に出力する複数の定電圧回路を備えた電源システム装置の制御方法において、
前記各定電圧回路の周辺温度の検出を行い、該温度が所定値を超えると共に１つ以上の前記定電圧回路が過電流保護動作を行っている場合、前記各定電圧回路に対して、過電流保護動作時の出力電流に対する電流制限値が小さくなるように制御することを特徴とする電源システム装置の制御方法。
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