JP4865504B2

JP4865504B2 - 電流検出回路及び電流検出回路を備えたボルテージレギュレータ

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Publication number: JP4865504B2
Application number: JP2006293780A
Authority: JP
Inventors: 宝昭根来
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2006-10-30
Filing date: 2006-10-30
Publication date: 2012-02-01
Anticipated expiration: 2026-10-30
Also published as: US7755337B2; US20080100276A1; JP2008112251A

Description

本発明は、電流検出回路及び電流検出回路を備えたリニアレギュレータをなすボルテージレギュレータに関し、特に、過剰な電流出力を防止するための過電流防止回路等に使用する電流検出回路を備えたボルテージレギュレータに関する。

近年、リニアレギュレータをなすボルテージレギュレータでは、過剰な電流出力を防止するための過電流防止回路として、出力電流の制限を行う出力電流制限回路を備えていた（例えば、特許文献１参照。）。このような出力電流制限回路では、ボルテージレギュレータから出力される出力電流の検出を行う電流検出回路を有していた。
図２は、このような電流検出回路を備えるボルテージレギュレータの従来例を示した回路図である。
図２において、ボルテージレギュレータ１００は、シリーズレギュレータをなしており、ゲートに入力された電圧に応じた電流を出力するＰＭＯＳトランジスタからなる出力トランジスタＭ１０１と、出力電圧検出用の抵抗Ｒ１０１，Ｒ１０２と、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路１０１と、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１０１の動作制御を行う誤差増幅回路１０２と、出力トランジスタＭ１０１から出力される出力電流ｉｏが所定値になると、出力電流ｉｏが該所定値を超えないように出力トランジスタＭ１０１の動作を制限する電流制限回路１０３とを備えている。

出力トランジスタＭ１０１及びＰＭＯＳトランジスタＭ１０２の各ゲートにはそれぞれ誤差増幅回路１０２からの出力信号が入力されている。このため、ＰＭＯＳトランジスタＭ１０２は、出力トランジスタＭ１０１から出力される出力電流ｉｏに比例した電流を出力し、該比例電流は抵抗Ｒ１０３で電圧に変換される。すなわち、ＰＭＯＳトランジスタＭ１０２及び抵抗Ｒ１０３が電流検出回路をなしている。出力電流ｉｏが増加するとＮＭＯＳトランジスタＭ１０３のゲート電圧が上昇し、出力電流ｉｏが前記所定値になると、ＮＭＯＳトランジスタＭ１０３がオンする。ＮＭＯＳトランジスタＭ１０３がオンすると、ＰＭＯＳトランジスタＭ１０４のゲート電圧が低下し、出力トランジスタＭ１０１からの出力電流ｉｏが前記所定値を超えないように出力トランジスタＭ１０１の動作が制限される。
特開２００２−２３８６８号公報

一方、ボルテージレギュレータを使用した機器の小型化を図るために、ボルテージレギュレータの小型化を図る必要があり、電流検出回路を構成するＰＭＯＳトランジスタＭ１０２においてもトランジスタサイズを小さくして小型化を図る必要があった。しかし、図２のようなボルテージレギュレータでは、出力電流ｉｏを精度よく検出するためには、ＰＭＯＳトランジスタＭ１０２から出力される比例電流の電流値をある程度大きくしなければならないことから、ＰＭＯＳトランジスタＭ１０２のトランジスタサイズを小さくするにも限度があった。

本発明は、このような問題を解決するためになされたものであり、電流検出回路を構成し出力電流に比例した比例電流を生成するトランジスタの小型化を図ることによって、回路の小型化を図ることができる電流検出回路及び電流検出回路を備えたボルテージレギュレータを得ることを目的とする。

この発明に係る電流検出回路は、入力された制御信号に応じた電流を入力端子から出力端子に出力する出力トランジスタと、該出力端子から出力される出力電圧に比例した比例電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う制御回路部とを有し、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から出力するボルテージレギュレータにおける、前記出力トランジスタから出力される出力電流の検出を行う電流検出回路において、
前記出力トランジスタの制御電極に入力された制御信号が制御電極に入力され、前記出力トランジスタから出力される出力電流に比例した比例電流を生成して出力するＤＭＯＳトランジスタからなる第１トランジスタと、
該第１トランジスタのゲート・ソース間に接続され、第１トランジスタのゲート酸化膜破壊電圧よりも小さい降伏電圧を有するゲート保護用の第１保護ダイオードと、
前記第１トランジスタから出力された電流を電圧に変換して出力する電流−電圧変換回路と、
前記第１トランジスタの電流出力端の電圧が前記出力端子から出力される出力電圧になるように、前記第１トランジスタから出力された電流を制御して前記電流−電圧変換回路に出力する電流制御回路と、
を備え、
前記電流制御回路は、
制御電極に入力された電圧に応じて前記第１トランジスタから出力された電流を制御して前記電流−電圧変換回路に出力するＤＭＯＳトランジスタからなる第２トランジスタと、
前記第１トランジスタの電流出力端の電圧が前記出力端子から出力される出力電圧になるように該第２トランジスタの動作制御を行う回路と、
前記第２トランジスタのゲート・ソース間に接続され、第２トランジスタのゲート酸化膜破壊電圧よりも小さい降伏電圧を有するゲート保護用の第２保護ダイオードと、
を備えるものである。

この場合、第２トランジスタの動作制御を行う前記回路は、前記第１トランジスタの電流出力端の電圧及び前記出力端子から出力される出力電圧が対応する入力端に入力され、前記第２トランジスタの制御電極に制御信号を出力する演算増幅回路で構成されるようにした。

また、この発明に係るボルテージレギュレータは、入力された制御信号に応じた電流を入力端子から出力端子に出力する出力トランジスタと、該出力端子から出力される出力電圧に比例した比例電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う制御回路部とを有し、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から出力するボルテージレギュレータにおいて、
前記出力トランジスタから出力される出力電流に応じた電圧を生成して出力する電流検出回路を備え、
該電流検出回路は、
前記出力トランジスタの制御電極に入力された制御信号が制御電極に入力され、前記出力トランジスタから出力される出力電流に比例した比例電流を生成して出力するＤＭＯＳトランジスタからなる第１トランジスタと、
該第１トランジスタのゲート・ソース間に接続され、第１トランジスタのゲート酸化膜破壊電圧よりも小さい降伏電圧を有するゲート保護用の第１保護ダイオードと、
前記第１トランジスタから出力された電流を電圧に変換して出力する電流−電圧変換回路と、
前記第１トランジスタの電流出力端の電圧が前記出力端子から出力される出力電圧になるように、前記第１トランジスタから出力された電流を制御して前記電流−電圧変換回路に出力する電流制御回路と、
を備え、
前記電流制御回路は、
制御電極に入力された電圧に応じて前記第１トランジスタから出力された電流を制御して前記電流−電圧変換回路に出力するＤＭＯＳトランジスタからなる第２トランジスタと、
前記第１トランジスタの電流出力端の電圧が前記出力端子から出力される出力電圧になるように該第２トランジスタの動作制御を行う回路と、
前記第２トランジスタのゲート・ソース間に接続され、第２トランジスタのゲート酸化膜破壊電圧よりも小さい降伏電圧を有するゲート保護用の第２保護ダイオードと、
を備えるものである。

また、前記出力トランジスタから出力された出力電流が所定値になると、該出力電流が該所定値以下になるように前記出力トランジスタの動作を制限し該出力電流の制限を行う電流制限回路部を備え、前記電流検出回路は、該電流制限回路部を構成するようにした。

また、前記出力トランジスタ、制御回路部及び電流制限回路部は、１つのＩＣに集積されるようにしてもよい。

本発明の電流検出回路及び電流検出回路を備えたボルテージレギュレータによれば、前記出力トランジスタの制御電極に入力された制御信号が制御電極に入力され、前記出力トランジスタから出力される出力電流に比例した比例電流を生成して出力するＤＭＯＳトランジスタからなる第１トランジスタと、該第１トランジスタのゲート・ソース間に接続され、第１トランジスタのゲート酸化膜破壊電圧よりも小さい降伏電圧を有するゲート保護用の第１保護ダイオードと、前記第１トランジスタから出力された電流を電圧に変換して出力する電流−電圧変換回路とで電流検出回路を構成するようにしたことから、比例電流を生成するトランジスタの小型化を図ることができ、回路の小型化を図ることができる。

また、前記第１トランジスタの電流出力端の電圧が前記出力端子から出力される出力電圧になるように、前記第１トランジスタから出力された電流を制御して前記電流−電圧変換回路に出力する電流制御回路を備えるようにしたことから、電流検出精度を向上させることができる。

この場合、前記電流制御回路を、制御電極に入力された電圧に応じて前記第１トランジスタから出力された電流を制御して前記電流−電圧変換回路に出力するＤＭＯＳトランジスタからなる第２トランジスタと、前記第１トランジスタの電流出力端の電圧が前記出力端子から出力される出力電圧になるように該第２トランジスタの動作制御を行う回路と、前記第２トランジスタのゲート・ソース間に接続され、第２トランジスタのゲート酸化膜破壊電圧よりも小さい降伏電圧を有するゲート保護用の第２保護ダイオードとで構成するようにしたことから、電流検出精度を向上させることができると共に回路の小型化を図ることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるボルテージレギュレータの回路例を示した図である。
図１において、ボルテージレギュレータ１は、入力端子ＩＮに入力された入力電圧Ｖｉｎを降圧して所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力するシリーズレギュレータをなしている。

ボルテージレギュレータ１は、ゲート電圧に応じて出力端子ＯＵＴから出力される電流を制御するＰチャネル型のＤＭＯＳトランジスタからなる出力トランジスタＭ１と、出力電圧Ｖｏｕｔに比例した比例電圧が所定の基準電圧になるように出力トランジスタＭ１の動作制御を行う制御回路部２と、出力端子ＯＵＴから出力される出力電流ｉｏが所定値ｉａを超えないように出力トランジスタＭ１の動作を制限し出力電流ｉｏの制限を行う電流制限回路部３とを備えている。
また、制御回路部２は、出力トランジスタＭ１の動作制御を行う誤差増幅回路５と、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路６と、出力電圧Ｖｏｕｔを分圧して前記比例電圧をなす分圧電圧Ｖｆｂを生成する出力電圧検出用の抵抗Ｒ１，Ｒ２と、出力トランジスタＭ１のゲート保護用のダイオードＤ１とを備えている。

入力電圧Ｖｉｎと出力端子ＯＵＴとの間には出力トランジスタＭ１が接続され、出力トランジスタＭ１のゲートは誤差増幅回路５の出力端に接続されている。出力端子ＯＵＴと接地電圧との間には抵抗Ｒ１及びＲ２が直列に接続され、抵抗Ｒ１とＲ２との接続部からは、分圧電圧Ｖｆｂが誤差増幅回路５の非反転入力端に出力される。誤差増幅回路５の反転入力端には、基準電圧Ｖｒｅｆが入力されている。出力トランジスタＭ１のゲートにはダイオードＤ１のアノードが接続され、ダイオードＤ１のカソードは出力トランジスタＭ１のソースに接続されている。

また、電流制限回路部３は、Ｐチャネル型のＤＭＯＳトランジスタＭ２，Ｍ３と、ＰＭＯＳトランジスタＭ４と、ＮＭＯＳトランジスタＭ５と、演算増幅回路７と、定電流源８と、ＤＭＯＳトランジスタＭ３のゲート保護用のダイオードＤ２と、抵抗Ｒ３とで構成されている。なお、ＤＭＯＳトランジスタＭ２は第１トランジスタを、ダイオードＤ１は第１保護ダイオードを、抵抗Ｒ３は電流−電圧変換回路を、ＤＭＯＳトランジスタＭ３、演算増幅回路７及びダイオードＤ２は電流制御回路を、ダイオードＤ２は第２保護ダイオードをそれぞれなす。また、ボルテージレギュレータ１は、１つのＩＣに集積されるようにしてもよい。

入力電圧Ｖｉｎと接地電圧との間には、ＤＭＯＳトランジスタＭ２、Ｍ３及び抵抗Ｒ３が直列に接続されており、ＤＭＯＳトランジスタＭ２のゲートは、誤差増幅回路５の出力端に接続され、ＰＭＯＳトランジスタＭ３のゲートは、演算増幅回路７の出力端に接続されている。演算増幅回路７において、非反転入力端には出力電圧Ｖｏｕｔが入力され、反転入力端にはＤＭＯＳトランジスタＭ２のドレイン電圧が入力されている。ＤＭＯＳトランジスタＭ３のゲートにはダイオードＤ２のアノードが接続され、ダイオードＤ２のカソードはＤＭＯＳトランジスタＭ３のソースに接続されている。また、入力電圧Ｖｉｎと接地電圧との間には、定電流源８とＮＭＯＳトランジスタＭ５が直列に接続され、ＮＭＯＳトランジスタＭ５のゲートは、ＤＭＯＳトランジスタＭ３と抵抗Ｒ３との接続部に接続されている。更に、入力電圧Ｖｉｎと出力トランジスタＭ１のゲートとの間には、ＰＭＯＳトランジスタＭ４が接続され、ＰＭＯＳトランジスタＭ４のゲートは、定電流源８とＮＭＯＳトランジスタＭ５との接続部に接続されている。

このような構成において、制御回路部２では、誤差増幅回路５は、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行って、出力トランジスタＭ１から出力端子ＯＵＴに出力される出力電流ｉｏの制御を行う。
一方、電流制限回路部３では、ＤＭＯＳトランジスタＭ２は、出力電流ｉｏに比例した電流を出力し、演算増幅回路７は、ＤＭＯＳトランジスタＭ２のドレイン電圧が出力電圧Ｖｏｕｔと同じになるように、ＤＭＯＳトランジスタＭ３の動作制御を行い、抵抗Ｒ３に流れる電流の制御を行っている。該電流は抵抗Ｒ３で電圧に変換されてＮＭＯＳトランジスタＭ５のゲートに入力されており、ＤＭＯＳトランジスタＭ２，Ｍ３、演算増幅回路７、ダイオードＤ１，Ｄ２及び抵抗Ｒ３は電流検出回路を形成している。図１の場合、ダイオードＤ１は、ＤＭＯＳトランジスタＭ２のゲート保護用のダイオードもなしており、制御回路部２をも構成している。

このように、出力トランジスタＭ１から出力される電流ｉｏに比例した電流が抵抗Ｒ３に流れ、抵抗Ｒ３によって降下した電圧がＮＭＯＳトランジスタＭ５のゲートに入力される。ＮＭＯＳトランジスタＭ５がオンすると、ＰＭＯＳトランジスタＭ４のゲート電圧が低下し、出力トランジスタＭ１からの出力電流ｉｏが所定の電流値ｉａを超えないように出力トランジスタＭ１の動作が制限される。例えば、誤差増幅回路５からの制御信号で出力トランジスタＭ１をオフさせて遮断状態にする場合は、ＤＭＯＳトランジスタＭ２もオフして遮断状態になり、ＤＭＯＳトランジスタＭ２のドレイン電圧は接地電圧になる。

このとき、ダイオードＤ２がなかった場合について説明する。演算増幅回路７の非反転入力端に入力されている出力電圧Ｖｏｕｔが低下せずに演算増幅回路７の各入力端間に電圧差が生じた場合は、演算増幅回路７の出力端は電源電圧である入力電圧Ｖｉｎになる。このため、入力電圧Ｖｉｎが大きくなってＤＭＯＳトランジスタＭ３のゲート酸化膜破壊耐圧よりも大きくなると、ＤＭＯＳトランジスタＭ３に不具合が発生するか又はＤＭＯＳトランジスタＭ３のしきい値電圧が大幅に増加する。また、演算増幅回路７の各入力端間の電圧差がなくなり、演算増幅回路７の出力電圧が接地電圧になった場合でも、出力トランジスタＭ１がオンしたときにＤＭＯＳトランジスタＭ２がターンオンした際に、ＤＭＯＳトランジスタＭ３のソース電圧がＤＭＯＳトランジスタＭ２を介して入力電圧Ｖｉｎ近傍になるがＤＭＯＳトランジスタＭ３のゲート電圧が接地電圧のままである時期があり、このときも、ＤＭＯＳトランジスタＭ３に不具合が発生するか又はＤＭＯＳトランジスタＭ３のしきい値電圧が大幅に増加する。

このようなＤＭＯＳトランジスタＭ３の不具合又はＤＭＯＳトランジスタＭ３のしきい値電圧の大幅な増加を回避するために、ＤＭＯＳトランジスタＭ３のソースとゲートとの間に、ＤＭＯＳトランジスタＭ３のゲート酸化膜破壊電圧以下の降伏電圧をもつダイオードＤ２を配置している。ＤＭＯＳトランジスタＭ３は、通常、ＤＭＯＳトランジスタＭ２がオンしたときにはオンする必要があり、ソース側が高い電圧になる。このため、ＤＭＯＳトランジスタＭ３のソースにカソードが接続されるようにダイオードＤ２が接続されている。また、ダイオードＤ２は、ＤＭＯＳトランジスタＭ３のゲート電圧を正確に制御できるようにする必要があることから、基板から独立した、リーク電流が非常に小さい、例えばＮＰＮバイポーラトランジスタのコレクタとベースを接続してなるダイオードを使用するようにすればよい。

ダイオードＤ２が接続されたＤＭＯＳトランジスタＭ３は、ＤＭＯＳトランジスタＭ２がオフしたときにはゲート電圧が電源電圧になろうとするが、ダイオードＤ２が順方向特性となるため、ダイオードＤ２の順方向電圧以上になることはない。また、逆に、ＤＭＯＳトランジスタＭ３のゲート電圧が接地電圧近傍になっているときに、ＤＭＯＳトランジスタＭ２がオンしてＤＭＯＳトランジスタＭ３のソースが入力電圧Ｖｉｎになった場合が発生しても、ダイオードＤ２が、ＤＭＯＳトランジスタＭ３のゲート酸化膜破壊電圧よりも小さい降伏電圧を有していることから、ＤＭＯＳトランジスタＭ３のソースとゲートとの間の電圧差がゲート酸化膜破壊電圧以上になることはない。このため、ＤＭＯＳトランジスタＭ３のゲート酸化膜破壊及びしきい値電圧の大幅な増加をなくすことができる。
また、ダイオードＤ１は、出力トランジスタＭ１とＤＭＯＳトランジスタＭ２の各ゲート酸化膜破壊電圧よりも小さい降伏電圧を有しており、ダイオードＤ１による出力トランジスタＭ１及びＤＭＯＳトランジスタＭ２への作用も、ダイオードＤ２によるＤＭＯＳトランジスタＭ３への作用と同様であるのでその説明を省略する。

ここで、例えば、ＤＭＯＳトランジスタＭ１のトランジスタサイズＷ（ゲート幅）／Ｌ（ゲート長）が８００００μｍ／１.５μｍである場合、ＤＭＯＳトランジスタＭ２のトランジスタサイズＷ／Ｌを１０μｍ／１.５μｍに、ＤＭＯＳトランジスタＭ３のトランジスタサイズＷ／Ｌを２０μｍ／１.５μｍにそれぞれすればよい。これに対して、ＤＭＯＳトランジスタＭ２の代わりに他の種類のＭＯＳトランジスタを使用した場合、該トランジスタのトランジスタサイズは１００μｍ／５.０μｍにする必要があり、ＤＭＯＳトランジスタＭ３の代わりに他の種類のＭＯＳトランジスタを使用した場合、該トランジスタのトランジスタサイズは２００μｍ／５.０μｍにする必要がある。このことから分かるように、回路の小型化を図ることができる。

このように、本第１の実施の形態におけるボルテージレギュレータは、出力トランジスタＭ１のゲートに入力される制御信号がゲートに入力されたトランジスタＭ２と、該トランジスタＭ２の電流出力端の電圧を出力電圧ＶｏｕｔにするためにトランジスタＭ２から出力された電流を制御して抵抗Ｒ３に出力するトランジスタＭ３にＤＭＯＳトランジスタをそれぞれ使用し、トランジスタＭ２のゲート酸化膜破壊電圧よりも小さい降伏電圧を有するダイオードＤ１をトランジスタＭ２のゲート・ソース間に接続すると共に、トランジスタＭ３のゲート酸化膜破壊電圧よりも小さい降伏電圧を有するダイオードＤ２をトランジスタＭ３のゲート・ソース間に接続するようにした。このように、トランジスタＭ２及びＭ３にＤＭＯＳトランジスタを使用したことから、電流検出回路の小型化を図ることができ、ボルテージレギュレータの小型化を図ることができる。

なお、前記第１の実施の形態では、出力トランジスタＭ１にＤＭＯＳトランジスタを使用した場合を例にして説明したが、本発明はこれに限定するものではなく、出力トランジスタＭ１にＭＯＳトランジスタ等の他の種類のトランジスタを使用した場合にも適用することができる。また、図１では、電流検出回路がＤＭＯＳトランジスタＭ３、演算増幅回路７及びダイオードＤ２を有する場合を例にして示したが、電流検出回路をＤＭＯＳトランジスタＭ２と抵抗Ｒ３の直列回路及びダイオードＤ１で構成するようにしてもよい。また、トランジスタＭ２及びＭ３のいずれか一方だけにＤＭＯＳトランジスタを使用し、他方のトランジスタにＭＯＳトランジスタを使用するようにしてもよい。

本発明の第１の実施の形態におけるボルテージレギュレータの回路例を示した図である。従来のボルテージレギュレータの回路例を示した図である。

符号の説明

１ボルテージレギュレータ
２制御回路部
３電流制限回路部
５誤差増幅回路
６基準電圧発生回路
７演算増幅回路
８定電流源
Ｍ１出力トランジスタ
Ｍ２，Ｍ３ＤＭＯＳトランジスタ
Ｍ４ＰＭＯＳトランジスタ
Ｍ５ＮＭＯＳトランジスタ
Ｄ１，Ｄ２ダイオード
Ｒ１〜Ｒ３抵抗

Claims

入力された制御信号に応じた電流を入力端子から出力端子に出力する出力トランジスタと、該出力端子から出力される出力電圧に比例した比例電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う制御回路部とを有し、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から出力するボルテージレギュレータにおける、前記出力トランジスタから出力される出力電流の検出を行う電流検出回路において、
前記出力トランジスタの制御電極に入力された制御信号が制御電極に入力され、前記出力トランジスタから出力される出力電流に比例した比例電流を生成して出力するＤＭＯＳトランジスタからなる第１トランジスタと、
該第１トランジスタのゲート・ソース間に接続され、第１トランジスタのゲート酸化膜破壊電圧よりも小さい降伏電圧を有するゲート保護用の第１保護ダイオードと、
前記第１トランジスタから出力された電流を電圧に変換して出力する電流−電圧変換回路と、
前記第１トランジスタの電流出力端の電圧が前記出力端子から出力される出力電圧になるように、前記第１トランジスタから出力された電流を制御して前記電流−電圧変換回路に出力する電流制御回路と、
を備え、
前記電流制御回路は、
制御電極に入力された電圧に応じて前記第１トランジスタから出力された電流を制御して前記電流−電圧変換回路に出力するＤＭＯＳトランジスタからなる第２トランジスタと、
前記第１トランジスタの電流出力端の電圧が前記出力端子から出力される出力電圧になるように該第２トランジスタの動作制御を行う回路と、
前記第２トランジスタのゲート・ソース間に接続され、第２トランジスタのゲート酸化膜破壊電圧よりも小さい降伏電圧を有するゲート保護用の第２保護ダイオードと、
を備えることを特徴とする電流検出回路。
第２トランジスタの動作制御を行う前記回路は、前記第１トランジスタの電流出力端の電圧及び前記出力端子から出力される出力電圧が対応する入力端に入力され、前記第２トランジスタの制御電極に制御信号を出力する演算増幅回路で構成されることを特徴とする請求項１記載の電流検出回路。
入力された制御信号に応じた電流を入力端子から出力端子に出力する出力トランジスタと、該出力端子から出力される出力電圧に比例した比例電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う制御回路部とを有し、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から出力するボルテージレギュレータにおいて、
前記出力トランジスタから出力される出力電流に応じた電圧を生成して出力する電流検出回路を備え、
該電流検出回路は、
前記出力トランジスタの制御電極に入力された制御信号が制御電極に入力され、前記出力トランジスタから出力される出力電流に比例した比例電流を生成して出力するＤＭＯＳトランジスタからなる第１トランジスタと、
該第１トランジスタのゲート・ソース間に接続され、第１トランジスタのゲート酸化膜破壊電圧よりも小さい降伏電圧を有するゲート保護用の第１保護ダイオードと、
前記第１トランジスタから出力された電流を電圧に変換して出力する電流−電圧変換回路と、
前記第１トランジスタの電流出力端の電圧が前記出力端子から出力される出力電圧になるように、前記第１トランジスタから出力された電流を制御して前記電流−電圧変換回路に出力する電流制御回路と、
を備え、
前記電流制御回路は、
制御電極に入力された電圧に応じて前記第１トランジスタから出力された電流を制御して前記電流−電圧変換回路に出力するＤＭＯＳトランジスタからなる第２トランジスタと、
前記第１トランジスタの電流出力端の電圧が前記出力端子から出力される出力電圧になるように該第２トランジスタの動作制御を行う回路と、
前記第２トランジスタのゲート・ソース間に接続され、第２トランジスタのゲート酸化膜破壊電圧よりも小さい降伏電圧を有するゲート保護用の第２保護ダイオードと、
を備えることを特徴とするボルテージレギュレータ。
前記出力トランジスタから出力された出力電流が所定値になると、該出力電流が該所定値以下になるように前記出力トランジスタの動作を制限し該出力電流の制限を行う電流制限回路部を備え、前記電流検出回路は、該電流制限回路部を構成することを特徴とする請求項３記載のボルテージレギュレータ。
前記出力トランジスタ、制御回路部及び電流制限回路部は、１つのＩＣに集積されることを特徴とする請求項４記載のボルテージレギュレータ。