JP4435597B2

JP4435597B2 - 電源供給装置

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Publication number: JP4435597B2
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Inventors: 淳二西田
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Description

本発明は、過電流の出力を防止する保護回路を備えた電源供給装置に関し、特に、入力端子に入力された電圧を出力端子に出力するスイッチング素子に印加された電圧が所定の電圧以上になると、該スイッチング素子をオフして保護する保護回路を備えた電源供給装置に関する。

従来の電源供給装置において、入力端子ＩＮに入力された入力電圧Ｖｉｎを出力端子ＯＵＴから出力電圧Ｖｏｕｔとして出力するスイッチング素子を保護する回路は、図８で示すように、スイッチング素子をなすＰＭＯＳトランジスタＭａに直列に接続した固定抵抗Ｒａによる電圧降下を、基準電圧Ｖｓと比較し、該電圧降下が基準電圧Ｖｓを超えた場合、スイッチング素子Ｍａのゲート電圧を制御してスイッチング素子Ｍａのインピーダンスを高くし、出力端子ＯＵＴから出力される電流を制限する回路が一般的に使われていた。

また、図９はスイッチング素子Ｍａと定電圧回路を組み合わせた電源供給装置の回路例である。図９の場合、定電圧回路を構成する電圧制御トランジスタＭｂと比較して、スイッチング素子Ｍａのオン抵抗が小さくなるようにしている。このため、入力端子ＩＮの電圧Ｖｉｎが、前記定電圧回路の定格出力電圧以下の場合は、スイッチング素子Ｍａをオンさせることにより、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電圧差を小さくすることができる。
ここで、入力電圧Ｖｉｎが前記定電圧回路の定格出力電圧以上になり、定電圧回路が定格出力電圧を出力することが可能になると、スイッチング素子Ｍａのゲートに入力されている制御信号により、スイッチング素子Ｍａはオフし、出力電圧Ｖｏｕｔは前記定電圧回路の定格出力電圧でクランプされる。

また、入力電圧Ｖｉｎが前記定電圧回路の定格出力電圧未満になり、スイッチング素子Ｍａがオンしている場合、負荷が短絡する等の事故が発生すると、スイッチング素子Ｍａはオン抵抗が小さいため、入力端子ＩＮからスイッチング素子Ｍａを介して過大な電流が流れ、スイッチング素子Ｍａに不具合が発生する。このような過電流からスイッチング素子Ｍａを保護するために、スイッチング素子Ｍａに直列に固定抵抗Ｒａを接続し、図８で示したような電流制限回路を付加していた。
また、ヒューズや過負荷保護回路を内蔵したＩＰＳを用いることなくＭＯＳＦＥＴ等の半導体スイッチの破壊を防ぐことができる過電流保護システムがあった（例えば、特許文献１参照。）。
特開平９−４６２００号公報

しかし、図８や図９で示したような従来の回路では、スイッチング素子Ｍａ自体で発生する電圧降下に、電流検出用の固定抵抗Ｒａによる電圧降下が加わるため、出力電圧Ｖｏｕｔの低下が大きくなるという問題があった。特に、図９では、入力電圧Ｖｉｎが定電圧回路の定格出力電圧より小さい状態で動作している場合は、入力端子ＩＮと出力端子ＯＵＴの電圧差をできるだけ小さくすることが望まれる。しかし、スイッチング素子Ｍａのオン抵抗をいくら小さくしても、固定抵抗Ｒａがあるため、入力端子ＩＮと出力端子ＯＵＴとの間のインピーダンスを低下させるには限界があった。

本発明は、上記のような問題を解決するためになされたものであり、電流検出用の固定抵抗を使用することなくスイッチング素子自体の電圧降下に比例した電圧を発生する電圧発生回路を備え、該電圧発生回路の出力電圧に応じてスイッチング素子に対する過電流保護動作を行うようにして、電流検出用の固定抵抗を使用することなく、簡単な回路でスイッチング素子を過電流から保護することができる保護回路を備えた電源供給装置を得ることを目的とする。

この発明に係る電源供給装置は、入力端子に入力された電圧を、制御電極を有するスイッチング素子を介して出力端子から出力する電源供給装置において、
前記スイッチング素子の入力端と出力端との間の電圧に比例した電圧Ｖｏを生成して出力する電圧発生回路部と、
該電圧発生回路部の出力電圧Ｖｏに応じて前記スイッチング素子の動作制御を行い、該電圧発生回路部の出力電圧Ｖｏが所定の電圧Ｖｓを超えると、前記スイッチング素子に対して出力電流を低減させる制御回路部と、
を備え、
前記電圧発生回路部は、
前記入力端子にソースが、前記出力端子にゲートが接続された第１のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタのドレインにソースが、接地電圧にドレインが、所定の電圧Ｖｂｉａｓにゲートがそれぞれ接続された第２のＭＯＳトランジスタと、
を備え、
前記第１及び第２の各ＭＯＳトランジスタは同じ種類のＭＯＳトランジスタであり、第１及び第２の各ＭＯＳトランジスタの接続部から、前記入力端子と出力端子との間の電圧に比例した電圧Ｖｏを出力するものである。

また、この発明に係る電源供給装置は、入力端子に入力された電圧を、制御電極を有するスイッチング素子を介して出力端子から出力する電源供給装置において、
前記入力端子と前記出力端子との間の電圧に比例した電圧Ｖｏを生成して出力する電圧発生回路部と、
該電圧発生回路部の出力電圧Ｖｏに応じて前記スイッチング素子の動作制御を行い、電圧発生回路部の出力電圧Ｖｏが所定の電圧Ｖｓを超えると、前記スイッチング素子に対して出力電流を低減させる制御回路部と、
を備え、
前記電圧発生回路部は、
前記入力端子にソースが、前記出力端子にゲートが接続された第１のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタのドレインにソースが、接地電圧にドレインが、所定の電圧Ｖｂｉａｓにゲートがそれぞれ接続された第２のＭＯＳトランジスタと、
を備え、
前記第１及び第２の各ＭＯＳトランジスタは同じ種類のＭＯＳトランジスタであり、第１及び第２の各ＭＯＳトランジスタの接続部から、前記入力端子と出力端子との間の電圧に比例した電圧Ｖｏを出力するものである。

また、この発明に係る電源供給装置は、入力端子に入力された電圧を、所定のクランプ電圧以下になるように制限して出力端子から出力する電源供給装置において、
前記入力端子と出力端子との間に接続された、制御電極を有するスイッチング素子と、
該スイッチング素子の入力端と出力端との間の電圧に比例した電圧Ｖｏを生成して出力する電圧発生回路部と、
該電圧発生回路部の出力電圧Ｖｏに応じて前記スイッチング素子の動作制御を行い、該電圧発生回路部の出力電圧Ｖｏが所定の電圧Ｖｓを超えると、前記スイッチング素子に対して出力電流を低減させる制御回路部と、
を備え、
前記電圧発生回路部は、
前記入力端子にソースが、前記出力端子にゲートが接続された第１のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタのドレインにソースが、接地電圧にドレインが、所定の電圧Ｖｂｉａｓにゲートがそれぞれ接続された第２のＭＯＳトランジスタと、
を備え、
前記第１及び第２の各ＭＯＳトランジスタは同じ種類のＭＯＳトランジスタであり、第１及び第２の各ＭＯＳトランジスタの接続部から、前記入力端子と出力端子との間の電圧に比例した電圧Ｖｏを出力するものである。

また、この発明に係る電源供給装置は、入力端子に入力された電圧を、所定のクランプ電圧以下になるように制限して出力端子から出力する電源供給装置において、
前記入力端子と出力端子との間に接続された、制御電極を有するスイッチング素子と、
前記入力端子と出力端子との間の電圧に比例した電圧Ｖｏを生成して出力する電圧発生回路部と、
該電圧発生回路部の出力電圧Ｖｏに応じて前記スイッチング素子の動作制御を行い、電圧発生回路部の出力電圧Ｖｏが所定の電圧Ｖｓを超えると、前記スイッチング素子に対して出力電流を低減させる制御回路部と、
を備え、
前記電圧発生回路部は、
前記入力端子にソースが、前記出力端子にゲートが接続された第１のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタのドレインにソースが、接地電圧にドレインが、所定の電圧Ｖｂｉａｓにゲートがそれぞれ接続された第２のＭＯＳトランジスタと、
を備え、
前記第１及び第２の各ＭＯＳトランジスタは同じ種類のＭＯＳトランジスタであり、第１及び第２の各ＭＯＳトランジスタの接続部から、前記入力端子と出力端子との間の電圧に比例した電圧Ｖｏを出力するものである。

また、前記第１及び第２の各ＭＯＳトランジスタは、電気的特性が同一である。

更に、前記第１及び第２の各ＭＯＳトランジスタは、それぞれＰＭＯＳトランジスタである。

一方、前記比例電圧Ｖｏは、所定の電圧Ｖｂｉａｓに第２のＭＯＳトランジスタのゲート‐ソース間電圧を加えた電圧である。

また、前記制御回路部は、
所定の基準電圧Ｖｓを生成して出力する基準電圧発生回路と、
前記比例電圧Ｖｏが該基準電圧Ｖｓになるように前記スイッチング素子の動作制御を行う比較回路と、
を備えるようにしてもよい。

また、前記スイッチング素子、電圧発生回路部及び制御回路部は、１つのＩＣに集積されるようにしてもよい。

本発明の電源供給装置によれば、出力電流検出用の固定抵抗を使用することなく、スイッチング素子自体の電圧降下に比例した電圧Ｖｏを発生する電圧発生回路部を備え、該電圧発生回路部の出力電圧Ｖｏを調べて過電流保護を行うようにしたため、出力電流検出用の固定抵抗による電圧降下がなく、入力端子と出力端子との間の電圧降下が小さくすることができる。
更に、電圧発生回路部は同一特性の２つのＭＯＳトランジスタを直列に接続しただけの極めてシンプルな回路構成であるため、従来とほぼ同じ規模で集積回路化ができるため、コストの増加をなくすことができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における電源供給装置の回路例を示した図である。
図１において、電源供給装置１は、ＡＣ‐ＤＣコンバータ１０からの出力電圧が入力端子ＩＮに入力電圧Ｖｉｎとして入力され、該入力電圧Ｖｉｎを、スイッチング素子Ｍ１を介して出力端子ＯＵＴから出力電圧Ｖｏｕｔとして負荷１１に出力する。

電源供給装置１は、バイアス電圧発生回路２と、基準電圧発生回路３と、ＰＭＯＳトランジスタＭ１〜Ｍ３と、演算増幅回路ＡＭＰとで構成されている。なお、ＰＭＯＳトランジスタＭ２が第１のＭＯＳトランジスタを、ＰＭＯＳトランジスタＭ３が第２のＭＯＳトランジスをそれぞれなし、基準電圧発生回路３及び演算増幅回路ＡＭＰは制御回路部をなし、演算増幅回路ＡＭＰは比較回路をなす。
前記スイッチング素子Ｍ１はＰＭＯＳトランジスタで構成され、ＰＭＯＳトランジスタＭ１は、入力端子ＩＮと出力端子ＯＵＴとの間に接続され、ゲートが演算増幅回路ＡＭＰの出力端に接続されている。また、入力端子ＩＮと接地電圧との間には、ＰＭＯＳトランジスタＭ２及びＭ３が直列に接続されている。ＰＭＯＳトランジスタＭ２とＭ３との接続部は、演算増幅回路ＡＭＰの非反転入力端に接続され、演算増幅回路ＡＭＰの反転入力端には、基準電圧発生回路３からの所定の基準電圧Ｖｓが入力されている。

ＰＭＯＳトランジスタＭ２のゲートは出力端子ＯＵＴに接続され、ＰＭＯＳトランジスタＭ３のゲートには、バイアス電圧発生回路２からの所定のバイアス電圧Ｖｂｉａｓが入力されている。また、出力端子ＯＵＴと接地電圧との間には負荷１１が接続されている。ＰＭＯＳトランジスタＭ２，Ｍ３及びバイアス電圧発生回路２は、入力端子ＩＮと出力端子ＯＵＴとの間の電圧に比例した電圧Ｖｏを生成して演算増幅回路ＡＭＰの非反転入力端に出力する電圧発生回路５を構成している。

このような構成において、ＰＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ３は直列に接続されていることから、ＰＭＯＳトランジスタＭ２及びＭ３の各ドレイン電流は同じである。このため、ＰＭＯＳトランジスタＭ２のゲート‐ソース間電圧Ｖｇｓ２とＰＭＯＳトランジスタＭ３のゲート‐ソース間電圧Ｖｇｓ３は比例し、下記（１）式のように表される。
Ｖｇｓ２＝Ｋ×Ｖｇｓ３………………（１）
なお、Ｋは比例定数である。

ＰＭＯＳトランジスタＭ２のゲート‐ソース間電圧Ｖｇｓ２は、ＰＭＯＳトランジスタＭ１のソース‐ドレイン間電圧Ｖｓｄ１と同じであり、ＰＭＯＳトランジスタＭ３のソース電圧である電圧Ｖｏは、バイアス電圧ＶｂｉａｓにＰＭＯＳトランジスタＭ３のゲート‐ソース間電圧Ｖｇｓ３を加えた電圧である。これらのことから、下記（２）式が成り立つ。
Ｖｏ＝Ｖｂｉａｓ＋Ｖｇｓ３＝Ｖｂｉａｓ＋Ｖｇｓ２／Ｋ＝Ｖｂｉａｓ＋Ｖｓｄ１／Ｋ………………（２）
すなわち、ＰＭＯＳトランジスタＭ３のソース電圧である電圧Ｖｏは、ＰＭＯＳトランジスタＭ１のソース‐ドレイン間電圧Ｖｓｄ１、すなわち入力端子ＩＮと出力端子ＯＵＴとの間の電圧に比例することが分かる。

更に、ＰＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ３の電気的特性を同一にすると、Ｖｇｓ２＝Ｖｇｓ３になり、前記（２）式は下記（３）式のように表すことができる。
Ｖｏ＝Ｖｂｉａｓ＋Ｖｇｓ３＝Ｖｂｉａｓ＋Ｖｇｓ２＝Ｖｂｉａｓ＋Ｖｓｄ１………………（３）
すなわち、ＰＭＯＳトランジスタＭ３のソース電圧である電圧Ｖｏは、入力端子ＩＮと出力端子ＯＵＴとの間の電圧であるＰＭＯＳトランジスタＭ１のソース‐ドレイン間電圧Ｖｓｄ１にバイアス電圧Ｖｂｉａｓを加えた電圧になる。

演算増幅回路ＡＭＰは、ＰＭＯＳトランジスタＭ３のソース電圧Ｖｏと基準電圧Ｖｓとを比較し、ＰＭＯＳトランジスタＭ３のソース電圧Ｖｏが上昇して基準電圧Ｖｓに達すると、出力電圧が上昇してＰＭＯＳトランジスタＭ１のゲート電圧を制御し、出力端子ＯＵＴから出力される電流の増加を抑制する。
このような動作について、図２を用いてもう少し詳細に説明する。出力端子ＯＵＴから負荷１１に流れる負荷電流ｉｏが０のときは、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔは同電圧である。また、ＰＭＯＳトランジスタＭ３のソース電圧Ｖｏは、バイアス電圧Ｖｂｉａｓと等しい。基準電圧Ｖｓはバイアス電圧Ｖｂｉａｓよりも大きいため、演算増幅回路ＡＭＰの出力信号はロー（Ｌｏｗ）レベルになっている。

ＰＭＯＳトランジスタＭ１のオン抵抗は数Ω程度あることから、負荷電流ｉｏが増加するにしたがって、ＰＭＯＳトランジスタＭ１のソース‐ドレイン間電圧Ｖｓｄ１は増加し、出力電圧Ｖｏｕｔは低下する。これに対して、ＰＭＯＳトランジスタＭ３のソース電圧Ｖｏは、出力電圧Ｖｏｕｔの低下と同じ割合で上昇する。ＰＭＯＳトランジスタＭ３のソース電圧Ｖｏが基準電圧Ｖｓを超えると、演算増幅回路ＡＭＰの出力電圧が上昇することによりＰＭＯＳトランジスタＭ１の出力電流の上昇が制限され、更に負荷電流ｉｏが増加すると、出力電圧Ｖｏｕｔは急激に低下する。

次に、図３は、同一特性のスイッチング素子を複数備えた例を示している。負荷電流ｉｏが大きく、１つのスイッチング素子では電流容量が不足する場合や、スイッチング素子のオン抵抗をできるだけ小さくしたい場合に図３のような構成が使用される。なお、図３では、図１と同じもの又は同様のものは同じ符号で示している。図３のような場合、スイッチング素子であるＰＭＯＳトランジスタＭ１ａ，Ｍ１ｂの各ソースと入力端子ＩＮとの間に抵抗値の小さな固定抵抗Ｒ１，Ｒ２を対応して挿入することにより、各ＰＭＯＳトランジスタＭ１ａ及びＭ１ｂに流れる電流値を均一化できることが知られている。

また、スイッチング素子が図３のような構成の場合、電圧発生回路５は、ＰＭＯＳトランジスタＭ２のソースを図３のように入力端子ＩＮに接続してもよいし、図４のようにＰＭＯＳトランジスタＭ１ａ又はＭ１ｂのいずれか一方のソースに接続してもよい。これは、電圧発生回路５の検出対象電圧を、入力端子ＩＮと出力端子ＯＵＴとの間の電圧にする方がよいのか、スイッチング素子自体の電圧降下を対象にするのがよいのか、保護の目的によって選択すればよい。

図５は、図１に出力電圧Ｖｏｕｔを所定の電圧でクランプする回路を備えた場合を例にした図であり、図６は、図５の各部の電圧変化例を示した図である。なお、図５では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図５における図１との相違点は、図１の演算増幅回路ＡＭＰをコンパレータＣＭＰに変更し、入力端子ＩＮと出力端子ＯＵＴとの間に電流供給用の固定抵抗Ｒ３と、出力端子ＯＵＴと接地電圧との間にツェナーダイオードＺＤを追加したことにある。なお、ＰＭＯＳトランジスタＭ１のオン抵抗は固定抵抗Ｒ３よりもかなり小さくなるように設定する。

図５において、入力電圧ＶｉｎがツェナーダイオードＺＤのツェナー電圧Ｖｚ以下の場合は、ＰＭＯＳトランジスタＭ１がオンしていることから、負荷１１には入力端子ＩＮから主にＰＭＯＳトランジスタＭ１を介して電流が供給される。次に、入力電圧Ｖｉｎがツェナー電圧Ｖｚを超えると、出力電圧Ｖｏｕｔはツェナー電圧Ｖｚでクランプされる。入力電圧Ｖｉｎが更に上昇して、図６に示すように、基準電圧Ｖｓからバイアス電圧Ｖｂｉａｓを引いた電圧（Ｖｓ−Ｖｂｉａｓ）をツェナー電圧Ｖｚに加えた電圧（Ｖｚ＋Ｖｓ−Ｖｂｉａｓ）を超えると、ＰＭＯＳトランジスタＭ３のソース電圧Ｖｏが基準電圧Ｖｓを超えるため、コンパレータＣＭＰの出力信号の信号レベルが反転し、ＰＭＯＳトランジスタＭ１をオフさせる。このような状態では、固定抵抗Ｒ３を介して負荷１１に電流が供給される。

入力電圧ＶｉｎがツェナーダイオードＺＤのツェナー電圧Ｖｚ以下で、ＰＭＯＳトランジスタＭ１がオンしている場合、負荷１１が短絡する等して過大な負荷電流ｉｏが流れると、入力端子ＩＮと出力端子ＯＵＴとの間の電圧降下が大きくなる。該電圧降下が基準電圧Ｖｓとバイアス電圧Ｖｂｉａｓとの電圧差以上になると、ＰＭＯＳトランジスタＭ３のソース電圧Ｖｏは基準電圧Ｖｓを超えることから、コンパレータＣＭＰの出力信号は反転してハイ（Ｈｉｇｈ）レベルになる。このため、ＰＭＯＳトランジスタＭ１はオフし、負荷１１に電流を供給する経路は固定抵抗Ｒ３だけとなり、ＰＭＯＳトランジスタＭ１を過電流から保護すると共に、負荷１１への電流供給能力を小さくすることができる。

次に、図７は、図５のツェナーダイオードＺＤの代りに定電圧回路を使用した場合を例にした図である。なお、図７では、図５と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略する。
図７において、図５の演算増幅回路ＡＭＰをコンパレータＣＭＰに置き換えており、定電圧回路２１は、演算増幅回路ＡＭＰ１、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２２、電圧制御用のＰＭＯＳトランジスタＭ４及びＮＭＯＳトランジスタＭ５、並びに出力電圧検出用の抵抗Ｒ４，Ｒ５で構成されている。

入力端子ＩＮと接地電圧との間にはＰＭＯＳトランジスタＭ４及びＮＭＯＳトランジスタＭ５が直列に接続されており、ＰＭＯＳトランジスタＭ４及びＮＭＯＳトランジスタＭ５の各ゲートは演算増幅回路ＡＭＰ１の出力端にそれぞれ接続されている。定電圧回路２１の出力端をなすＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５との接続部と接地電圧との間には抵抗Ｒ４とＲ５が直列に接続されており、抵抗Ｒ４とＲ５との接続部は演算増幅回路ＡＭＰ１の非反転入力端に接続されている。また、演算増幅回路ＡＭＰ１の反転入力端には、基準電圧Ｖｒｅｆが入力されている。

このような構成において、入力電圧Ｖｉｎが定電圧回路２１の定格出力電圧Ｖｘ以下の場合は、スイッチング素子であるＰＭＯＳトランジスタＭ１がオンしていることから、負荷１１には、入力端子ＩＮから主にＰＭＯＳトランジスタＭ１を介して電流が供給される。このとき、定電圧回路２１のＰＭＯＳトランジスタＭ４からも負荷１１へ供給する電流は流れるが、ＰＭＯＳトランジスタＭ４のオン抵抗は、ＰＭＯＳトランジスタＭ１のオン抵抗に比べてかなり大きいため、前述したように、負荷電流ｉｏの大半はＰＭＯＳトランジスタＭ１から供給されることになる。

入力電圧Ｖｉｎが定電圧回路２１の定格出力電圧Ｖｘを超えると、出力電圧Ｖｏｕｔは定格出力電圧Ｖｘでクランプされる。入力電圧Ｖｉｎが更に上昇して、基準電圧Ｖｓからバイアス電圧Ｖｂｉａｓを引いた電圧（Ｖｓ−Ｖｂｉａｓ）を定電圧回路２１の定格出力電圧Ｖｘに加えた電圧（Ｖｘ＋Ｖｓ−Ｖｂｉａｓ）を超えると、ＰＭＯＳトランジスタＭ３のソース電圧Ｖｏが基準電圧Ｖｓを超えるため、コンパレータＣＭＰの出力信号の信号レベルが反転し、ＰＭＯＳトランジスタＭ１がオフする。この状態では、定電圧回路２１からの電流が負荷１１に供給される。入力電圧Ｖｉｎが定電圧回路２１の定格出力電圧Ｖｘ以下で、ＰＭＯＳトランジスタＭ１がオンしているときの動作は、前記した図５の場合とほぼ同じである。

負荷１１が短絡する等して出力端子ＯＵＴから過大な電流が流れると、入力端子ＩＮと出力端子ＯＵＴとの間の電圧降下が大きくなる。該電圧降下が基準電圧Ｖｓとバイアス電圧Ｖｂｉａｓとの電圧差以上になると、ＰＭＯＳトランジスタＭ３のソース電圧Ｖｏは基準電圧Ｖｓを超え、コンパレータＣＭＰの出力信号の信号レベルは反転してハイレベルになる。このため、ＰＭＯＳトランジスタＭ１はオフし、過電流からＰＭＯＳトランジスタＭ１を保護することができる。負荷１１には、定電圧回路２１のＰＭＯＳトランジスタＭ４から電流が供給されるだけとなる。前述したように、ＰＭＯＳトランジスタＭ４の電流供給能力は、ＰＭＯＳトランジスタＭ１と比較してかなり小さいことから、負荷１１への電流供給能力を低下させることができる。

なお、図５及び図７では、スイッチング素子としてＰＭＯＳトランジスタＭ１が１つである場合を例にして示したが、図３及び図４のように複数であっても同様の動作を行う。この場合、電圧発生回路２１の検出電圧として入力端子ＩＮと出力端子ＯＵＴとの間の電圧を対象にするのであれば、ＰＭＯＳトランジスタＭ２のソースを入力端子ＩＮに接続し、スイッチング素子自体の電圧降下を対象とする場合は、ＰＭＯＳトランジスタＭ２のソースを任意のスイッチング素子のソースに接続するようにすればよい。

このように、本第１の実施の形態における電源供給装置は、負荷電流ｉｏを検出するための固定抵抗を使用することなく、ＰＭＯＳトランジスタＭ２，Ｍ３及びバイアス電圧発生回路２からなりスイッチング素子自体の電圧降下に比例した電圧Ｖｏを発生する電圧発生回路５を備え、該電圧発生回路５の出力電圧Ｖｏと所定の基準電圧Ｖｓとの電圧比較を行い、出力電圧Ｖｏが基準電圧Ｖｓを超えるとスイッチング素子から出力される電流を減少させてスイッチング素子を過電流から保護するようにしたことから、電流検出用の固定抵抗による電圧降下がなく、入力端子と出力端子との間の電圧降下を小さくすることができる。

本発明の第１の実施の形態における電源供給装置の回路例を示した図である。負荷電流ｉｏの変化に対する図１の各電圧の変化例を示した図である。本発明の第１の実施の形態における電源供給装置の他の回路例を示した図である。本発明の第１の実施の形態における電源供給装置の他の回路例を示した図である。本発明の第１の実施の形態における電源供給装置の他の回路例を示した図である。入力電圧Ｖｉｎの変化に対する図５の各電圧の変化例を示した図である。本発明の第１の実施の形態における電源供給装置の他の回路例を示した図である。従来の電源供給装置の回路例を示した図である。従来の電源供給装置の他の回路例を示した図である。

符号の説明

１電源供給装置
２バイアス電圧発生回路
３，２２基準電圧発生回路
５電圧発生回路
１０ＡＣ‐ＤＣコンバータ
１１負荷
２１定電圧発生回路
Ｍ１，Ｍ１ａ，Ｍ１ｂスイッチング素子
Ｍ２〜Ｍ４ＰＭＯＳトランジスタ
Ｍ５ＮＭＯＳトランジスタ
ＡＭＰ，ＡＭＰ１演算増幅回路
Ｒ１〜Ｒ５抵抗
ＣＭＰコンパレータ
ＺＤツェナーダイオード

Claims

入力端子に入力された電圧を、制御電極を有するスイッチング素子を介して出力端子から出力する電源供給装置において、
前記スイッチング素子の入力端と出力端との間の電圧に比例した電圧Ｖｏを生成して出力する電圧発生回路部と、
該電圧発生回路部の出力電圧Ｖｏに応じて前記スイッチング素子の動作制御を行い、該電圧発生回路部の出力電圧Ｖｏが所定の電圧Ｖｓを超えると、前記スイッチング素子に対して出力電流を低減させる制御回路部と、
を備え、
前記電圧発生回路部は、
前記入力端子にソースが、前記出力端子にゲートが接続された第１のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタのドレインにソースが、接地電圧にドレインが、所定の電圧Ｖｂｉａｓにゲートがそれぞれ接続された第２のＭＯＳトランジスタと、
を備え、
前記第１及び第２の各ＭＯＳトランジスタは同じ種類のＭＯＳトランジスタであり、第１及び第２の各ＭＯＳトランジスタの接続部から、前記入力端子と出力端子との間の電圧に比例した電圧Ｖｏを出力することを特徴とする電源供給装置。
入力端子に入力された電圧を、制御電極を有するスイッチング素子を介して出力端子から出力する電源供給装置において、
前記入力端子と前記出力端子との間の電圧に比例した電圧Ｖｏを生成して出力する電圧発生回路部と、
該電圧発生回路部の出力電圧Ｖｏに応じて前記スイッチング素子の動作制御を行い、電圧発生回路部の出力電圧Ｖｏが所定の電圧Ｖｓを超えると、前記スイッチング素子に対して出力電流を低減させる制御回路部と、
を備え、
前記電圧発生回路部は、
前記入力端子にソースが、前記出力端子にゲートが接続された第１のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタのドレインにソースが、接地電圧にドレインが、所定の電圧Ｖｂｉａｓにゲートがそれぞれ接続された第２のＭＯＳトランジスタと、
を備え、
前記第１及び第２の各ＭＯＳトランジスタは同じ種類のＭＯＳトランジスタであり、第１及び第２の各ＭＯＳトランジスタの接続部から、前記入力端子と出力端子との間の電圧に比例した電圧Ｖｏを出力することを特徴とする電源供給装置。
入力端子に入力された電圧を、所定のクランプ電圧以下になるように制限して出力端子から出力する電源供給装置において、
前記入力端子と出力端子との間に接続された、制御電極を有するスイッチング素子と、
該スイッチング素子の入力端と出力端との間の電圧に比例した電圧Ｖｏを生成して出力する電圧発生回路部と、
該電圧発生回路部の出力電圧Ｖｏに応じて前記スイッチング素子の動作制御を行い、該電圧発生回路部の出力電圧Ｖｏが所定の電圧Ｖｓを超えると、前記スイッチング素子に対して出力電流を低減させる制御回路部と、
を備え、
前記電圧発生回路部は、
前記入力端子にソースが、前記出力端子にゲートが接続された第１のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタのドレインにソースが、接地電圧にドレインが、所定の電圧Ｖｂｉａｓにゲートがそれぞれ接続された第２のＭＯＳトランジスタと、
を備え、
前記第１及び第２の各ＭＯＳトランジスタは同じ種類のＭＯＳトランジスタであり、第１及び第２の各ＭＯＳトランジスタの接続部から、前記入力端子と出力端子との間の電圧に比例した電圧Ｖｏを出力することを特徴とする電源供給装置。
入力端子に入力された電圧を、所定のクランプ電圧以下になるように制限して出力端子から出力する電源供給装置において、
前記入力端子と出力端子との間に接続された、制御電極を有するスイッチング素子と、
前記入力端子と出力端子との間の電圧に比例した電圧Ｖｏを生成して出力する電圧発生回路部と、
該電圧発生回路部の出力電圧Ｖｏに応じて前記スイッチング素子の動作制御を行い、電圧発生回路部の出力電圧Ｖｏが所定の電圧Ｖｓを超えると、前記スイッチング素子に対して出力電流を低減させる制御回路部と、
を備え、
前記電圧発生回路部は、
前記入力端子にソースが、前記出力端子にゲートが接続された第１のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタのドレインにソースが、接地電圧にドレインが、所定の電圧Ｖｂｉａｓにゲートがそれぞれ接続された第２のＭＯＳトランジスタと、
を備え、
前記第１及び第２の各ＭＯＳトランジスタは同じ種類のＭＯＳトランジスタであり、第１及び第２の各ＭＯＳトランジスタの接続部から、前記入力端子と出力端子との間の電圧に比例した電圧Ｖｏを出力することを特徴とする電源供給装置。
前記第１及び第２の各ＭＯＳトランジスタは、電気的特性が同一であることを特徴とする請求項１、２、３又は４記載の電源供給装置。
前記第１及び第２の各ＭＯＳトランジスタは、それぞれＰＭＯＳトランジスタであることを特徴とする請求項１、２、３、４又は５記載の電源供給装置。
前記比例電圧Ｖｏは、所定の電圧Ｖｂｉａｓに第２のＭＯＳトランジスタのゲート‐ソース間電圧を加えた電圧であることを特徴とする請求項６記載の電源供給装置。
前記制御回路部は、
所定の基準電圧Ｖｓを生成して出力する基準電圧発生回路と、
前記比例電圧Ｖｏが該基準電圧Ｖｓになるように前記スイッチング素子の動作制御を行う比較回路と、
を備えることを特徴とする請求項１、２、３、４、５、６又は７記載の電源供給装置。
前記スイッチング素子、電圧発生回路部及び制御回路部は、１つのＩＣに集積されることを特徴とする請求項１、２、３、４、５、６、７又は８記載の電源供給装置。