KR20060019164A - 과전류 보호회로를 구비한 전원 레귤레이터 및 전원레귤레이터의 과전류 보호방법 - Google Patents

과전류 보호회로를 구비한 전원 레귤레이터 및 전원레귤레이터의 과전류 보호방법 Download PDF

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Abstract

제한전류를 정확하게 제어할 수 있는 과전류 보호회로를 구비한 전원 레귤레이터가 개시된다. 전원 레귤레이터는 패스 트랜지스터, 피드백 회로, 에러앰프, 및 보호회로를 구비한다. 패스 트랜지스터는 안정화되지 않은 제 1 전원전압을 수신하고 제어신호에 응답하여 변화하는 출력전압을 레귤레이터 출력단자에서 발생시킨다. 피드백 회로는 패스 트랜지스터에 흐르는 전류를 감지하고 피드백 신호를 발생시킨다. 에러앰프는 기준신호와 상기 피드백 신호를 비교하고 이 두 신호의 차이에 응답하여 변화하는 제어신호를 발생시킨다. 보호회로는 패스 트랜지스터에 흐르는 전류를 소정의 비율로 스케일 다운하고 이 스케일 다운된 전류가 소정의 값 이상이 될 때 제어신호의 전압을 변화시킨다. 전원 레귤레이터는 제한전류를 정확하게 제어할 수 있다. 또한, 전원 레귤레이터는 과전류 보호용 센싱 저항을 너무 작지 않게 설계할 수 있고, 반도체 집적회로로 구현시 칩 면적을 적게 차지한다.

Description

과전류 보호회로를 구비한 전원 레귤레이터 및 전원 레귤레이터의 과전류 보호방법{POWER REGULATOR HAVING OVER-CURRENT PROTECTION CIRCUIT AND METHOD OF OVER-CURRENT PROTECTION THEREOF}
도 1은 종래의 저 전압강하 레귤레이터를 나타내는 회로도이다.
도 2는 과전류 보호기능을 갖는 종래의 저 전압강하 레귤레이터를 나타내는 회로도이다.
도 3은 본 발명의 제 1 실시예에 따른 과전류 보호기능을 갖는 저 전압강하 레귤레이터를 나타내는 회로도이다.
도 4는 본 발명의 제 2 실시예에 따른 과전류 보호기능을 갖는 저 전압강하 레귤레이터를 나타내는 회로도이다.
도 5는 본 발명의 제 3 실시예에 따른 과전류 보호기능을 갖는 저 전압강하 레귤레이터를 나타내는 회로도이다.
도 6은 도 3 내지 도 5에 도시된 본 발명의 저 전압강하 레귤레이터들에 사용되는 에러앰프의 일례를 나타내는 회로도이다.
*도면의 주요부분에 대한 부호의 설명*
100 : 에러앰프
200 : 기준전압 발생회로
300, 500, 600 : 보호회로
400 : 피드백 회로
본 발명은 레귤레이터에 관한 것으로, 특히 제한전류를 정확하게 제어할 수 있는 과전류 보호회로를 구비한 저 전압강하 레귤레이터에 관한 것이다.
레귤레이터(Regulator)는 불안정한 전원전압을 안정된 전원전압으로 변환하여, 여러 기능 블록들에 안정적으로 전원전압을 공급하는 기능을 한다. 저 전압강하 레귤레이터(Low Dropout Regulator; 이하 LDO 레귤레이터라 함)는 불안정한 전원전압이 입력되는 입력단자와 안정화된 전원전압이 출력되는 출력단자 사이에 걸리는 전압이 적은 레귤레이터를 말한다.
도 1은 종래의 LDO 레귤레이터를 나타내는 회로도이다. 도 1을 참조하면, LDO 레귤레이터는 기준전압 발생기(200), 에러앰프(100), 패스 트랜지스터(Pass Transistor)(MP1), 저항(R1), 및 저항(R2)을 구비한다. 안정화되지 않은 전원전압(VIN)은 패스 트랜지스터(MP1)의 소스 단자에 인가된다. 패스 트랜지스터(MP1)에 흐르는 전류는 저항(R1)과 저항(R2)을 통해 접지(GND)로 흐른다. 패스 트랜지스터(MP1)의 드레인 단자에 연결된 출력단자로 안정화된 출력전압(VOUT)이 출력된다. 기준전압 발생기(200)의 출력인 기준전압(Vref)은 에러앰프(100)의 반전 입력단자에 입력되고, 저항(R2)의 양단에 걸리는 전압은 에러앰프(100)의 비반전 입력단자 에 입력된다. 에러앰프(100)의 출력신호(VEO)는 패스 트랜지스터(MP1)의 게이트 단자에 인가된다. 패스 트랜지스터(MP1)를 통해 흐르는 전류는 저항(R2)에 의해 센싱되어 전압신호(Vf)로 변환된다. 이 전압신호(Vf)는 에러앰프(100)의 비반전 입력단자에 입력되고 기준전압(Vref)과 비교된다. 출력전압(VOUT)은 VOUT = Vref×(1+Rf1/Rf2)로 나타낼 수 있고, 기준전압(Vref)이 안정화된 전압이므로, 출력전압(VOUT)은 안정화된 전압이다.
일반적으로, LDO 레귤레이터는 비정상 동작상태에서 회로를 보호하기 위하여 과전류 보호회로 등의 보호회로를 구비한다. 도 2는 과전류 보호기능을 갖는 종래의 저 전압강하 레귤레이터를 나타내는 회로도이다. 도 2를 참조하면, 과전류 보호기능을 갖는 LDO 레귤레이터는 도 1의 레귤레이터에 저항(RS1)과 PMOS 트랜지스터(MP2)로 구성된 보호회로가 추가된 구성을 갖는다. 비정상 동작상태에서, 안정화되지 않은 전원전압인 입력전압(VIN)이 증가하면, 패스 트랜지스터(MP1)에 흐르는 전류가 과도하게 증가하고 저항(RS1)에 양단에 걸리는 전압(VRS1)이 증가한다. 저항(RS1)의 양단에 걸리는 전압이 PMOS 트랜지스터(MP2)의 문턱전압(threshold voltage)보다 커지면, PMOS 트랜지스터(MP2)가 턴온된다. 따라서, 패스 트랜지스터(MP1)의 게이트 단자의 전위가 높아지고, 패스 트랜지스터(MP1)를 통해 흐르는 전류의 크기가 줄어든다. 결국, 안정화되지 않은 전원전압인 입력전압(VIN)이 과도하게 증가하더라도, 저항(RS1)과 PMOS 트랜지스터(MP2)로 구성된 보호회로에 의해 패스 트랜지스터(MP1)가 보호될 수 있다.
그런데, LDO 레귤레이터의 입력단자와 출력단자 사이의 전압강하(VDO)는 부 하전류가 100 mA일 때, 100 ~ 200 mV 정도의 값을 가지기 때문에, 저항(RS1)의 크기는 1옴 이하의 값을 가져야 한다. 1옴 이하의 저항을 반도체 칩 내에 설계하려면, 칩 사이즈를 많이 차지하는 단점이 있다.
본 발명의 목적은 제한전류를 정확하게 제어할 수 있는 과전류 보호회로를 구비한 전원 레귤레이터를 제공하는 것이다.
본 발명의 다른 목적은 과전류 보호용 센싱 저항을 너무 작지 않게 설계할 수 있는 과전류 보호회로를 구비한 전원 레귤레이터를 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 집적회로의 구현시 칩 면적을 적게 차지하는 전원 레귤레이터를 제공하는 것이다.
본 발명의 또 다른 목적은 과전류 보호용 센싱 저항을 너무 작지 않게 설계할 수 있는 전원 레귤레이터의 과전류 보호방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 전원 레귤레이터는 패스 트랜지스터, 피드백 회로, 에러앰프, 및 보호회로를 구비한다. 패스 트랜지스터는 안정화되지 않은 제 1 전원전압을 수신하고 제어신호에 응답하여 변화하는 출력전압을 발생시킨다. 피드백 회로는 상기 패스 트랜지스터에 흐르는 전류를 감지하고 피드백 신호를 발생시킨다. 에러앰프는 기준신호와 상기 피드백 신호를 비교하고 이 두 신호의 차이에 응답하여 변화하는 상기 제어신호를 발생시킨다. 보호회로는 상기 패스 트랜지스터에 흐르는 전류가 소정의 비율로 스케일 다운된 전류에 응답하여 상기 제어신호의 전압을 변화시킨다.
상기 보호회로는 스케일 다운 회로, 미러회로, 및 전류검출회로를 구비한다. 스케일 다운 회로는 상기 패스 트랜지스터에 흐르는 전류를 소정의 비율로 스케일 다운한다. 미러회로는 상기 스케일 다운된 전류의 미러전류를 발생시킨다. 전류검출회로는 상기 스케일 다운된 전류의 미러전류를 검출하고 상기 검출된 스케일 다운된 전류가 소정의 값 이상이 될 때 상기 제어신호의 전압을 증가시킨다.
상기 제 1 전원전압이 비정상적으로 높아졌을 때 상기 스케일 다운된 전류가 소정의 값 이상이 될 수 있다.
본 발명에 따른 전원 레귤레이터의 과전류 보호방법은 전원전압을 수신하고 제어신호에 응답하여 패스 트랜지스터에 흐르는 전류를 변화시키고 이 전류에 비례하는 출력전압을 레귤레이터 출력단자에서 발생시키는 단계; 상기 패스 트랜지스터에 흐르는 전류를 감지하고 피드백 신호를 발생시키는 단계; 기준신호와 상기 피드백 신호를 비교하고 이 두 신호의 차이에 응답하여 변화하는 상기 제어신호를 발생시키는 단계; 상기 패스 트랜지스터에 흐르는 전류를 소정의 비율로 스케일 다운하는 단계; 및 상기 스케일 다운된 전류를 검출하고 상기 검출된 스케일 다운된 전류가 소정의 값 이상이 될 때 상기 제어신호의 전압을 증가시키는 단계를 구비한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
도 3은 본 발명의 제 1 실시예에 따른 과전류 보호기능을 갖는 LDO 레귤레이터를 나타내는 회로도이다. 도 3을 참조하면, LDO 레귤레이터는 패스 트랜지스터 (MP1), 피드백 회로(400), 기준전압 발생회로(200), 에러앰프(100), 및 보호회로(300)를 구비한다. 피드백 회로(400)는 저항들(R1, R2)을 구비한다. 전원라인에는 안정화되지 않은 전원전압(VIN)이 인가된다.
패스 트랜지스터(MP1)는 안정화되지 않은 전원전압(VIN)을 수신하고 제어신호(VEO)에 응답하여 변화하는 출력전압(VOUT)을 발생시킨다. 피드백 회로(400)는 패스 트랜지스터(MP1)에 흐르는 전류를 감지하고 피드백 신호(Vf)를 발생시킨다. 피드백 신호(Vf)는 출력전압(VOUT)이 저항들(R1, R2)에 의해 분할된 전압신호이다. 에러앰프(Error Amplifier)(100)는 기준신호(Vref)와 피드백 신호(Vf)를 비교하고 이 두 신호의 차이에 응답하여 변화하는 제어신호(VEO)를 발생시킨다. 기준전압 발생회로(200)는 공정변화 온도변화 등에 대해 안정화된 기준전압(Vref)을 발생시킨다. 보호회로(300)는 패스 트랜지스터(MP1)에 흐르는 전류를 소정의 비율로 스케일 다운하고 이 스케일 다운된 전류를 검출한다. 보호회로(300)는 또한 검출된 스케일 다운된 전류가 소정의 값 이상이 될 때 제어신호(VEO)의 전압을 증가시킨다.
보호회로(300)는 PMOS 트랜지스터들(MP3, MP4), NMOS 트랜지스터들(MN1, MN2), 및 저항(RS2)을 구비한다. PMOS 트랜지스터(MP3)는 패스 트랜지스터(MP1)의 게이트에 연결된 게이트와 안정화되지 않은 전원전압(VIN)을 지니는 전원라인에 연결된 소스를 갖는다. NMOS 트랜지스터(MN1)는 PMOS 트랜지스터(MP3)의 드레인에 공통 연결된 게이트와 드레인을 갖고 접지(GND)에 연결된 소스를 갖는다. NMOS 트랜지스터(MN2)는 NMOS 트랜지스터(MN1)의 게이트에 연결된 게이트와 접지(GND)에 연결된 소스를 갖는다. 저항(RS2)은 안정화되지 않은 전원전압(VIN)과 NMOS 트랜지스 터(MN2)의 드레인 사이에 연결되어 있다. PMOS 트랜지스터(MP4)는 안정화되지 않은 전원전압에 연결된 소스와 NMOS 트랜지스터(MN2)의 드레인에 연결된 게이트와 패스 트랜지스터(MP1)의 게이트에 연결된 드레인을 갖는다.
이하, 도 3을 참조하여, 본 발명의 제 1 실시예에 따른 과전류 보호기능을 갖는 LDO 레귤레이터의 동작을 설명한다.
전원라인에 인가되는 안정화되지 않은 전원전압(VIN)은 휴대폰 등에 사용되는 배터리의 출력전압일 수 있다. 에러앰프(100)의 출력신호인 제어신호(VEO)의 제어하에 패스 트랜지스터(MP1)는 스위칭 동작을 하고 제어신호(VEO)에 따라 변화하는 출력전압(VOUT)을 발생시킨다. 피드백 신호(Vf)는 출력전압(VOUT)이 피드백 회로(400)를 구성하는 저항들(R1, R2)에 의해 분할된 신호이다. 에러앰프(100)는 기준전압 발생회로(200)의 출력전압인 기준신호(Vref)와 피드백 신호(Vf)를 비교하여 제어신호(VEO)를 출력한다.
패스 트랜지스터(MP1)를 통해 흐르는 전류가 증가하면, 출력전압(VOUT)이 증가하고 저항(R2) 양단의 전압도 증가한다. 따라서, 피드백 신호(Vf)가 증가한다. 피드백 신호(Vf)가 증가하면, 에러앰프(100)의 출력신호인 제어신호(VEO)는 증가하고, 패스 트랜지스터(MP1)를 통해 흐르는 전류는 감소한다. 패스 트랜지스터(MP1)를 통해 흐르는 전류가 감소하면, 출력전압(VOUT)이 감소하고 저항(R2) 양단의 전압도 감소한다. 따라서, 피드백 신호(Vf)가 감소한다. 피드백 신호(Vf)가 감소하면, 에러앰프(100)의 출력신호인 제어신호(VEO)는 감소하고, 패스 트랜지스터(MP1)를 통해 흐르는 전류는 증가한다. 이런식으로 하여 출력전압(VOUT)은 안정화된다.
이하, 도 3의 LDO 레귤레이터 내에 있는 보호회로(300)의 동작을 설명한다.
NMOS 트랜지스터(MN1)와 NMOS 트랜지스터(MN2)는 전류미러를 구성한다. PMOS 트랜지스터(MP3)의 게이트는 패스 트랜지스터(MP1)의 게이트에 연결되어 있기 때문에, PMOS 트랜지스터(MP3)에는 패스 트랜지스터(MP1)에 흐르는 전류에 비례하는 전류가 흐른다. 실제로 패스 트랜지스터(MP1)는 노말 PMOS 트랜지스터 사이즈(폭/길이)의 수만 배의 크기를 가지고, 패스 트랜지스터(MP1)를 통해 수백 mA의 전류가 흐른다. 그러나, PMOS 트랜지스터(MP3)는 노말 트랜지스터와 유사한 크기를 갖도록 설계해도 되므로, PMOS 트랜지스터(MP3)에는 수 uA ~ 수십 uA의 크기를 갖는 전류가 흐르게 할 수 있다. NMOS 트랜지스터(MN1)와 NMOS 트랜지스터(MN2)는 전류미러의 구성을 가지므로, NMOS 트랜지스터(MN2)의 드레인에는 PMOS 트랜지스터(MP3)에 흐르는 전류와 동일한 전류가 흐른다. NMOS 트랜지스터(MN2)의 드레인에 흐르는 전류는 저항(RS2)에 의해 전압으로 변환된다. 저항(RS2) 양단의 전압은 PMOS 트랜지스터(MP4)의 게이트에 인가된다.
안정화되지 않은 전원전압(VIN)이 과도하게 증가하여 과전류 조건이 되면, 패스 트랜지스터(MP1)를 통해 매우 큰 전류가 흐른다. 이 전류는 PMOS 트랜지스터(MP3)와 저항(RS2)에 의해 센싱된다. 패스 트랜지스터(MP1)를 통해 흐르는 전류가 과도하게 증가하면, 저항(RS2) 양단 전압도 크게 증가한다. 따라서, PMOS 트랜지스터(MP4)의 게이트 - 소스 간 전압이 증가하고, PMOS 트랜지스터(MP4)는 턴온된다. PMOS 트랜지스터(MP4)의 드레인은 패스 트랜지스터(MP1)의 게이트에 연결되어 있으므로, PMOS 트랜지스터(MP4)가 턴온되면, 패스 트랜지스터(MP1)의 게이트의 전압이 높아진다. 결국, 패스 트랜지스터(MP1)는 턴오프되거나 문턱전압 이하에서 동작한다.
도 3에 도시된 본 발명의 제 2 실시예에 따른 과전류 보호기능을 갖는 LDO 레귤레이터에서는, 패스 트랜지스터(MP1)에 흐르는 전류를 직접 검출하지 않고, 패스 트랜지스터(MP1)에 흐르는 전류를 스케일 다운 하고, 이 스케일 다운된 전류를 저항(RS2)에 의해 검출하기 때문에, 전류 센싱을 위해 사용되는 저항(RS2)을 종래에 비해 크게 설계할 수 있다. 도 2에 도시된 바와 같은 종래의 회로에서는 패스 트랜지스터(MP1)에 흐르는 큰 값의 전류를 직접 검출하기 때문에, LDO 레귤레이터가 저 전압강하를 유지하도록 하기 위해서 센싱을 위해 사용되는 저항(도 2의 RS1)의 값을 1 옴 이하를 갖도록 설계해야 했다. 그런데, 1 옴 이하의 낮은 값의 저항을 설계하려면, 반도체 칩 상의 면적을 대단히 많이 차지한다.
도 4는 본 발명의 제 2 실시예에 따른 과전류 보호기능을 갖는 LDO 레귤레이터를 나타내는 회로도이다. 도 4의 LDO 레귤레이터는 보호회로(300)의 구성이 도 3의 회로와 다르다. 도 4를 참조하면, LDO 레귤레이터는 패스 트랜지스터(MP1), 피드백 회로(400), 기준전압 발생회로(200), 에러앰프(100), 및 보호회로(500)를 구비한다. 피드백 회로(400)는 저항들(R1, R2)을 구비한다.
보호회로(500)는 PMOS 트랜지스터들(MP3, MP4, MP5, MP6, MP7), NMOS 트랜지스터들(MN1, MN2, MN3), 및 저항(RS2)을 구비한다. PMOS 트랜지스터(MP3)는 패스 트랜지스터의 게이트에 연결된 게이트와 전원전압에 연결된 소스를 갖는다. PMOS 트랜지스터(MP6)는 PMOS 트랜지스터(MP3)의 드레인에 연결된 소스와 노드(N1)에 연 결된 게이트와 노드(N2)에 연결된 드레인을 갖는다. PMOS 트랜지스터(MP7)는 레귤레이터 출력단자에 연결된 소스와 노드(N1)에 공통 연결된 게이트와 드레인을 갖는다. NMOS 트랜지스터(MN1)는 노드(N2)에 공통 연결된 게이트와 드레인을 갖고 접지(GND)에 연결된 소스를 갖는다. NMOS 트랜지스터(MN2)는 NMOS 트랜지스터(MN1)의 게이트에 연결된 게이트와 접지(GND)에 연결된 소스를 갖는다. NMOS 트랜지스터(MN3)는 NMOS 트랜지스터(MN2)의 게이트에 연결된 게이트와 노드(N1)에 연결된 드레인과 접지(GND)에 연결된 소스를 갖는다. 저항(RS2)은 안정화되지 않은 전원전압(VIN)을 지니는 라인과 NMOS 트랜지스터(MN2)의 드레인 사이에 연결된다. PMOS 트랜지스터(MP4)는 전원라인에 연결된 소스와 NMOS 트랜지스터(MN2)의 드레인에 연결된 게이트와 패스 트랜지스터(MP4)의 제어단자에 연결된 드레인을 갖는다.
이하, 도 4의 LDO 레귤레이터 내에 있는 보호회로(500)의 동작을 설명한다.
도 4의 LDO 레귤레이터 내에 있는 보호회로(500)는 도 3의 LDO 레귤레이터 내에 있는 보호회로(300)에 NMOS 트랜지스터(MN3), PMOS 트랜지스터(MP6), 및 PMOS 트랜지스터(MP7)로 구성된 피드백 루프가 추가된 회로이다. 도 3의 회로에서와 마찬가지로, PMOS 트랜지스터(MP3)의 게이트는 패스 트랜지스터(MP1)의 게이트에 연결되어 있기 때문에, PMOS 트랜지스터(MP3)에는 패스 트랜지스터(MP1)에 흐르는 전류에 비례하는 전류가 흐른다. 실제로 PMOS 트랜지스터(MP3)의 사이즈(폭/길이)는 패스 트랜지스터(MP1)의 사이즈의 수천분의 1 또는 수만분의 1이 되도록 설계하고, PMOS 트랜지스터(MP3)에는 수 uA ~ 수십 uA의 크기를 갖는 전류가 흐른다. NMOS 트랜지스터(MN1)와 NMOS 트랜지스터(MN2)는 전류미러의 구성을 가지므로, NMOS 트랜 지스터(MN2)의 드레인에는 PMOS 트랜지스터(MP3)에 흐르는 전류와 동일한 전류가 흐른다. NMOS 트랜지스터(MN2)의 드레인에 흐르는 전류는 저항(RS2)에 의해 전압으로 변환된다. 저항(RS2) 양단의 전압은 PMOS 트랜지스터(MP4)의 게이트에 인가된다. 도 4의 회로에서는 NMOS 트랜지스터(MN3), PMOS 트랜지스터(MP6), 및 PMOS 트랜지스터(MP7)로 구성된 피드백 경로 때문에, 패스 트랜지스터(MP1)의 드레인 단자의 전위와 패스 트랜지스터(MP3)의 드레인 단자의 전위가 같아진다. 따라서, 패스 트랜지스터(MP1)의 드레인-소스 간 전압과 PMOS 트랜지스터(MP3)의 드레인-소스 간 전압 차이에 기인하여 전류의 미스매칭 문제를 해결할 수 있다.
도 4의 회로에서 PMOS 트랜지스터(MP5)는 노드(N2)에 전압을 공급하여 회로를 초기화하는 기능을 한다.
도 5는 본 발명의 제 3 실시예에 따른 과전류 보호기능을 갖는 저 전압강하 레귤레이터를 나타내는 회로도이다. 도 5의 회로는 회로를 초기화하기 위하여, PMOS 트랜지스터(MP5) 대신에 저항(RT)을 사용했다는 점이 도 4의 회로와 다르다. 저항(RT)는 전원라인과 노드(N2) 사이에 연결되어 보호회로(600)를 초기화한다. 도 5의 LDO 레귤레이터의 동작은 도 4의 회로의 동작과 유사하므로 여기서 그 설명을 생략한다.
도 6은 도 3 내지 도 5에 도시된 본 발명의 저 전압강하 레귤레이터들에 사용되는 에러앰프의 일례를 나타내는 회로도이다. 도 6을 참조하면, 에러앰프(100)는 PMOS 트랜지스터들(MP8, MP9)과 NMOS 트랜지스터들(MN5, MN6, MN7)을 구비한다. PMOS 트랜지스터(MP8)는 안정화되지 않은 전원전압(VIN)이 인가되는 전원라인에 연 결된 소스와 서로 공통 연결된 드레인과 게이트를 갖는다. PMOS 트랜지스터(MP8)는 전원라인에 연결된 소스와 PMOS 트랜지스터(MP8)의 게이트에 연결된 게이트와 에러앰프 출력신호(VEO)가 출력되는 드레인을 갖는다. NMOS 트랜지스터(MN5)는 PMOS 트랜지스터(MP8)의 드레인에 연결된 드레인과 피드백 신호(Vf)가 인가되는 게이트와 노드(N3)에 연결된 소스를 갖는다. NMOS 트랜지스터(MN6)는 PMOS 트랜지스터(MP9)의 드레인에 연결된 드레인과 기준신호(Vref)가 인가되는 게이트와 노드(N3)에 연결된 소스를 갖는다. NMOS 트랜지스터(MN7)는 노드(N3)에 연결된 드레인과 바이어스 전압이 인가되는 게이트와 접지(GND)에 연결된 소스를 갖는다.
이하, 도 6에 도시된 에러앰프(100)의 동작을 설명한다.
전압(VIN)은 안정화되지 않은 전원전압(VIN)으로서, 휴대폰 등에 사용하는 배터리의 출력전압일 수 있다. 피드백 신호(Vf)가 기준신호(Vref)보다 클 때는 에러앰프 출력신호(VEO)는 정(+)의 값을 가지고, 피드백 신호(Vf)가 기준신호(Vref)보다 작을 때는 에러앰프 출력신호(VEO)는 부(-)의 값을 가진다. 도 3의 LDO 레귤레이터에서, 패스 트랜지스터(MP1)에 흐르는 전류가 증가하면 저항(R2) 양단 전압이 증가하고, 피드백 신호(Vf)가 증가한다. 따라서, 에러앰프 출력신호(VEO)은 증가한다. 반대로, 패스 트랜지스터(MP1)에 흐르는 전류가 감소하면 저항(R2) 양단 전압이 감소하고, 피드백 신호(Vf)가 감소한다. 따라서, 에러앰프 출력신호(VEO)은 감소한다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 전원 레귤레이터는 제한전류를 정확하게 제어할 수 있다. 또한, 본 발명에 따른 전원 레귤레이터는 과전류 보호용 센싱 저항을 너무 작지 않게 설계할 수 있고, 반도체 집적회로로 구현시 칩 면적을 적게 차지한다.

Claims (18)

  1. 안정화되지 않은 제 1 전원전압을 수신하고 제어신호에 응답하여 변화하는 출력전압을 발생시키는 패스 트랜지스터;
    상기 패스 트랜지스터에 흐르는 전류를 감지하고 피드백 신호를 발생시키는 피드백 회로;
    기준신호와 상기 피드백 신호를 비교하고 이 두 신호의 차이에 응답하여 변화하는 상기 제어신호를 발생시키는 에러앰프; 및
    상기 패스 트랜지스터에 흐르는 전류가 소정의 비율로 스케일 다운된 전류에 응답하여 상기 제어신호의 전압을 변화시키는 보호회로를 구비하는 것을 특징으로 하는 전원 레귤레이터.
  2. 제 1 항에 있어서, 상기 패스 트랜지스터는
    상기 에러앰프의 출력단자에 연결된 게이트와 상기 제 1 전원전압에 연결된 소스와 상기 레귤레이터 출력단자에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터로 구성된 것을 특징으로 하는 전원 레귤레이터.
  3. 제 2 항에 있어서, 상기 보호회로는
    상기 패스 트랜지스터에 흐르는 전류를 소정의 비율로 스케일 다운하는 스케일 다운 회로;
    상기 스케일 다운된 전류의 미러전류를 발생시키는 미러회로; 및
    상기 스케일 다운된 전류의 미러전류를 검출하고 상기 검출된 스케일 다운된 전류가 소정의 값 이상이 될 때 상기 제어신호의 전압을 변화시키는 전류검출회로를 구비하는 것을 특징으로 하는 전원 레귤레이터.
  4. 제 3 항에 있어서, 상기 보호회로는
    상기 패스 트랜지스터의 게이트에 연결된 게이트와 상기 제 1 전원전압에 연결된 소스를 갖는 제 2 PMOS 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 드레인에 공통 연결된 게이트와 드레인을 갖고 제 2 전원전압에 연결된 소스를 갖는 제 1 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터의 게이트에 연결된 게이트와 상기 제 2 전원전압에 연결된 소스를 갖는 제 2 NMOS 트랜지스터;
    상기 제 1 전원전압과 상기 제 2 NMOS 트랜지스터의 드레인 사이에 연결된 센싱저항; 및
    상기 제 1 전원전압에 연결된 소스와 상기 제 2 NMOS 트랜지스터의 드레인에 연결된 게이트와 상기 제 1 PMOS 트랜지스터의 게이트에 연결된 드레인을 갖는 제 3 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 전원 레귤레이터.
  5. 제 3 항에 있어서, 상기 보호회로는
    상기 패스 트랜지스터의 게이트에 연결된 게이트와 상기 제 1 전원전압에 연 결된 소스를 갖는 제 2 PMOS 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 드레인에 연결된 소스와 제 1 노드에 연결된 게이트와 제 2 노드에 연결된 드레인을 갖는 제 3 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 드레인에 연결된 소스와 상기 제 1 노드에 공통 연결된 게이트와 드레인을 갖는 제 4 PMOS 트랜지스터;
    상기 제 2 노드에 공통 연결된 게이트와 드레인을 갖고 제 2 전원전압에 연결된 소스를 갖는 제 1 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터의 게이트에 연결된 게이트와 상기 제 2 전원전압에 연결된 소스를 갖는 제 2 NMOS 트랜지스터;
    상기 제 2 NMOS 트랜지스터의 게이트에 연결된 게이트와 상기 제 1 노드에 연결된 드레인과 상기 제 2 전원전압에 연결된 소스를 갖는 제 3 NMOS 트랜지스터;
    상기 제 1 전원라인과 상기 제 2 NMOS 트랜지스터의 드레인 사이에 연결된 센싱저항; 및
    상기 제 1 전원전압에 연결된 소스와 상기 제 2 NMOS 트랜지스터의 드레인에 연결된 게이트와 상기 제 1 PMOS 트랜지스터의 게이트에 연결된 드레인을 갖는 제 5 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 전원 레귤레이터.
  6. 제 5 항에 있어서, 상기 보호회로는
    상기 제 2 PMOS 트랜지스터의 게이트에 연결된 게이트와 상기 제 1 전원전압에 연결된 소스와 상기 제 2 노드에 연결된 드레인을 갖는 제 6 PMOS 트랜지스터를 더 구비하는 것을 특징으로 하는 전원 레귤레이터.
  7. 제 5 항에 있어서, 상기 보호회로는
    상기 제 1 전원전압과 상기 제 2 노드 사이에 연결된 트리거 저항을 더 구비하는 것을 특징으로 하는 전원 레귤레이터.
  8. 제 1 항에 있어서, 상기 피드백 회로는
    상기 레귤레이터 출력단자와 상기 제 2 전원전압 사이에 서로 직렬 연결된 제 1 저항과 제 2 저항으로 이루어지고, 상기 제 1 저항과 상기 제 2 저항의 연결점에서 상기 피드백 신호가 출력되는 것을 특징으로 하는 전원 레귤레이터.
  9. 제 1 항에 있어서,
    상기 제 1 전원전압이 비정상적으로 높아졌을 때 상기 스케일 다운된 전류가 소정의 값 이상이 되는 것을 특징으로 하는 전원 레귤레이터.
  10. 제 1 항에 있어서,
    상기 안정화되지 않은 제 1 전원전압은 배터리의 출력전압인 것을 특징으로 하는 전원 레귤레이터.
  11. 패스 트랜지스터에 흐르는 전류를 소정의 비율로 스케일 다운하는 스케일 다 운 회로;
    상기 스케일 다운된 전류의 미러전류를 발생시키는 미러회로; 및
    상기 스케일 다운된 전류의 미러전류를 검출하고 상기 검출된 스케일 다운된 전류가 소정의 값 이상이 될 때 상기 패스 트랜지스터의 제어신호의 전압을 증가시키는 전류검출회로를 구비하는 것을 특징으로 하는 전원 레귤레이터의 과전류 보호회로.
  12. 제 11 항에 있어서,
    전원전압이 비정상적으로 높아졌을 때 상기 스케일 다운된 전류가 소정의 값 이상이 되는 것을 특징으로 하는 전원 레귤레이터의 과전류 보호회로.
  13. 제 11 항에 있어서, 상기 보호회로는
    상기 패스 트랜지스터의 게이트에 연결된 게이트와 상기 제 1 전원전압에 연결된 소스를 갖는 제 2 PMOS 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 드레인에 공통 연결된 게이트와 드레인을 갖고 제 2 전원전압에 연결된 소스를 갖는 제 1 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터의 게이트에 연결된 게이트와 상기 제 2 전원전압에 연결된 소스를 갖는 제 2 NMOS 트랜지스터;
    상기 제 1 전원전압과 상기 제 2 NMOS 트랜지스터의 드레인 사이에 연결된 센싱저항; 및
    상기 제 1 전원전압에 연결된 소스와 상기 제 2 NMOS 트랜지스터의 드레인에 연결된 게이트와 상기 제 1 PMOS 트랜지스터의 게이트에 연결된 드레인을 갖는 제 3 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 전원 레귤레이터의 과전류 보호회로.
  14. 제 11 항에 있어서, 상기 보호회로는
    상기 패스 트랜지스터의 게이트에 연결된 게이트와 상기 제 1 전원전압에 연결된 소스를 갖는 제 2 PMOS 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 드레인에 연결된 소스와 제 1 노드에 연결된 게이트와 제 2 노드에 연결된 드레인을 갖는 제 3 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 드레인에 연결된 소스와 상기 제 1 노드에 공통 연결된 게이트와 드레인을 갖는 제 4 PMOS 트랜지스터;
    상기 제 2 노드에 공통 연결된 게이트와 드레인을 갖고 제 2 전원전압에 연결된 소스를 갖는 제 1 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터의 게이트에 연결된 게이트와 상기 제 2 전원전압에 연결된 소스를 갖는 제 2 NMOS 트랜지스터;
    상기 제 2 NMOS 트랜지스터의 게이트에 연결된 게이트와 상기 제 1 노드에 연결된 드레인과 상기 제 2 전원전압에 연결된 소스를 갖는 제 3 NMOS 트랜지스터;
    상기 제 1 전원라인과 상기 제 2 NMOS 트랜지스터의 드레인 사이에 연결된 센싱저항; 및
    상기 제 1 전원전압에 연결된 소스와 상기 제 2 NMOS 트랜지스터의 드레인에 연결된 게이트와 상기 제 1 PMOS 트랜지스터의 게이트에 연결된 드레인을 갖는 제 5 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 전원 레귤레이터의 과전류 보호회로.
  15. 제 14 항에 있어서, 상기 보호회로는
    상기 제 2 PMOS 트랜지스터의 게이트에 연결된 게이트와 상기 제 1 전원전압에 연결된 소스와 상기 제 2 노드에 연결된 드레인을 갖는 제 6 PMOS 트랜지스터를 더 구비하는 것을 특징으로 하는 전원 레귤레이터의 과전류 보호회로.
  16. 제 14 항에 있어서, 상기 보호회로는
    상기 제 1 전원전압과 상기 제 2 노드 사이에 연결된 트리거 저항을 더 구비하는 것을 특징으로 하는 전원 레귤레이터의 과전류 보호회로.
  17. 전원전압을 수신하고 제어신호에 응답하여 패스 트랜지스터에 흐르는 전류를 변화시키고 이 전류에 비례하는 출력전압을 레귤레이터 출력단자에서 발생시키는 단계;
    상기 패스 트랜지스터에 흐르는 전류를 감지하고 피드백 신호를 발생시키는 단계;
    기준신호와 상기 피드백 신호를 비교하고 이 두 신호의 차이에 응답하여 변 화하는 상기 제어신호를 발생시키는 단계;
    상기 패스 트랜지스터에 흐르는 전류를 소정의 비율로 스케일 다운하는 단계; 및
    상기 스케일 다운된 전류를 검출하고 상기 검출된 스케일 다운된 전류가 소정의 값 이상이 될 때 상기 제어신호의 전압을 증가시키는 단계를 구비하는 것을 특징으로 하는 전원 레귤레이터의 과전류 보호방법.
  18. 제 17 항에 있어서,
    상기 전원전압이 비정상적으로 높아졌을 때 상기 스케일 다운된 전류가 소정의 값 이상이 되는 것을 특징으로 하는 전원 레귤레이터의 과전류 보호방법.
KR1020040067677A 2004-08-27 2004-08-27 과전류 보호회로를 구비한 전원 레귤레이터 및 전원레귤레이터의 과전류 보호방법 KR100608112B1 (ko)

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