JP2018073251A - レギュレータ回路、バイアス回路 - Google Patents
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Abstract
【解決手段】バイアス回路30は、N本(Nは整数)のバイアス電流IB1〜IBNを生成する。第1基準電流源32は、第1基準電流IREF1を生成する。第2基準電流源34は、第2基準電流IREF2を生成する。第1カレントミラー回路36は、電源ライン62と接続され、制御端子が共通に接続される第1入力トランジスタM1およびN個の第1出力トランジスタM2_1〜M2_Nを含む。第2カレントミラー回路38は、電源ライン62と接続され、制御端子が共通に接続される第2入力トランジスタM3および第2出力トランジスタM4を含む。補正電流源40は、第2出力トランジスタM4に流れる検出電流IDETが減少すると、第1入力トランジスタM1およびN個の第1出力トランジスタM2_1〜M2_Nの制御端子から補正電流ICMPを引き抜く。
【選択図】図3
Description
VFB=VOUT×β
VOUT(REF)=VREF/β
検出電流が大きいときには、補正電流はゼロまたは十分に小さく、検出電流が減少すると、補正トランジスタがオンとなり、大きな補正電流を生成できる。
キャパシタの容量を最適化することにより、第2カレントミラー回路の入力電圧変動に対する応答特性を、第1カレントミラー回路のそれに一層近づけることが可能となる。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
これにより、第1カレントミラー回路と第2カレントミラー回路の特性を揃えることができる。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
VBIAS−IDET×R>VGS(TH)のとき、言い換えれば、(VBIAS−VGS(TH))/R>IDETのときに補正電流ICMPが流れ、(VBIAS−VGS(TH))/R<IDETのときに補正電流ICMPがゼロになる。
A1:Σ1〜NA2_i=A3:A4
が成り立つことが好ましい。これにより、第2カレントミラー回路38によって第1カレントミラー回路36の状態を正確にモニタできる。
Claims (19)
- 入力電圧を受ける入力ラインと、
出力ラインと、
前記入力ラインと前記出力ラインの間に設けられるパワートランジスタと、
第1入力端子に基準電圧を受け、第2入力端子に、前記出力ラインに生ずる出力電圧に応じたフィードバック電圧を受け、出力端子が前記パワートランジスタの制御端子と接続される演算増幅器と、
前記演算増幅器にN本(Nは自然数)のバイアス電流を供給するバイアス回路と、
を備え、
前記バイアス回路は、
第1基準電流を生成する第1基準電流源と、
第2基準電流を生成する第2基準電流源と、
前記入力ラインと接続され、制御端子が共通に接続される第1入力トランジスタおよびN個の第1出力トランジスタを含み、前記第1入力トランジスタは前記第1基準電流の経路上に設けられ、前記N個の第1出力トランジスタに流れる電流が前記N本のバイアス電流である、第1カレントミラー回路と、
前記入力ラインと接続され、制御端子が共通に接続される第2入力トランジスタおよび第2出力トランジスタを含み、前記第2入力トランジスタは前記第2基準電流の経路上に設けられる第2カレントミラー回路と、
前記第2出力トランジスタに流れる検出電流が減少すると、前記第1入力トランジスタおよび前記N個の第1出力トランジスタの前記制御端子から補正電流を引き抜く補正電流源と、
を備えることを特徴とするレギュレータ回路。 - 前記補正電流源は、
ゲート/ベースに所定のバイアス電圧を受け、ドレイン/コレクタが前記第1入力トランジスタおよび前記N個の第1出力トランジスタの前記制御端子と接続されるNチャンネルまたはNPN型の補正トランジスタと、
前記補正トランジスタのソース/エミッタと接地の間に設けられたインピーダンス回路と、
を含み、
前記補正トランジスタと前記インピーダンス回路の接続ノードに、前記第2出力トランジスタに流れる前記検出電流が供給されることを特徴とする請求項1に記載のレギュレータ回路。 - 前記インピーダンス回路は、抵抗、定電流源の少なくともひとつを含むことを特徴とする請求項2に記載のレギュレータ回路。
- 前記第2カレントミラー回路のミラー比は、前記第1入力トランジスタのサイズと前記N個の第1出力トランジスタの合計のサイズの比と実質的に等しいことを特徴とする請求項1から3のいずれかに記載のレギュレータ回路。
- 前記第2入力トランジスタと前記第2出力トランジスタの前記制御端子に接続されるキャパシタをさらに備えることを特徴とする請求項1から4のいずれかに記載のレギュレータ回路。
- 前記基準電圧を生成する基準電圧源と、
前記基準電圧源と前記演算増幅器の間に設けられたローパスフィルタと、
をさらに備えることを特徴とする請求項1から5のいずれかに記載のレギュレータ回路。 - ひとつの半導体基板に一体集積化されることを特徴とする請求項1から6のいずれかに記載のレギュレータ回路。
- 前記第1入力トランジスタおよび前記N個の第1出力トランジスタを構成する複数の第1トランジスタ素子は、前記半導体基板上の第1領域内に第1方向に配列され、
前記第2入力トランジスタおよび前記第2出力トランジスタを構成する複数の第2トランジスタ素子は、前記半導体基板上の前記第1領域と前記第1方向と垂直な第2方向に隣接する第2領域内に、前記第2方向に配列されることを特徴とする請求項7に記載のレギュレータ回路。 - 前記第1入力トランジスタを構成する前記第1トランジスタ素子は、前記第1領域内の中央に配置され、
前記第2入力トランジスタを構成する前記第2トランジスタ素子は、前記第1入力トランジスタを構成する前記第1トランジスタ素子と隣接して配置されることを特徴とする請求項8に記載のレギュレータ回路。 - 前記出力ラインに生ずる前記出力電圧を、オーディオ回路の電源端子に供給するよう構成されることを特徴とする請求項1から9のいずれかに記載のレギュレータ回路。
- N本(Nは整数)のバイアス電流を生成するバイアス回路であって、
第1基準電流を生成する第1基準電流源と、
第2基準電流を生成する第2基準電流源と、
電源ラインと接続され、制御端子が共通に接続される第1入力トランジスタおよびN個の第1出力トランジスタを含み、前記第1入力トランジスタは前記第1基準電流の経路上に設けられ、前記N個の第1出力トランジスタに流れる電流が前記N本のバイアス電流である、第1カレントミラー回路と、
前記電源ラインと接続され、制御端子が共通に接続される第2入力トランジスタおよび第2出力トランジスタを含み、前記第2入力トランジスタは前記第2基準電流の経路上に設けられる第2カレントミラー回路と、
前記第2出力トランジスタに流れる検出電流が減少すると、前記第1入力トランジスタおよび前記N個の第1出力トランジスタの前記制御端子から補正電流を引き抜く補正電流源と、
を備えることを特徴とするバイアス回路。 - 前記補正電流源は、
ゲート/ベースに所定のバイアス電圧を受け、ドレイン/コレクタが前記第1入力トランジスタおよび前記N個の第1出力トランジスタの前記制御端子と接続されるNチャンネルまたはNPN型の補正トランジスタと、
前記補正トランジスタのソース/エミッタと接地の間に設けられたインピーダンス回路と、
を含み、
前記補正トランジスタと前記インピーダンス回路の接続ノードに、前記第2出力トランジスタに流れる前記検出電流が供給されることを特徴とする請求項11に記載のバイアス回路。 - 前記インピーダンス回路は、抵抗、定電流源の少なくともひとつを含むことを特徴とする請求項12に記載のバイアス回路。
- 前記第2カレントミラー回路のミラー比は、前記第1入力トランジスタのサイズと前記N個の第1出力トランジスタの合計のサイズの比と実質的に等しいことを特徴とする請求項11から13のいずれかに記載のバイアス回路。
- 前記第2入力トランジスタと前記第2出力トランジスタの前記制御端子には、キャパシタが接続されることを特徴とする請求項11から14のいずれかに記載のバイアス回路。
- ひとつの半導体基板に一体集積化されることを特徴とする請求項11から15のいずれかに記載のバイアス回路。
- 前記第1入力トランジスタおよび前記N個の第1出力トランジスタを構成する複数の第1トランジスタ素子は、前記半導体基板上の第1領域内に第1方向に配列され、
前記第2入力トランジスタおよび前記第2出力トランジスタを構成する複数の第2トランジスタ素子は、前記半導体基板上の前記第1領域と前記第1方向と垂直な第2方向に隣接する第2領域内に、前記第2方向に配列されることを特徴とする請求項16に記載のバイアス回路。 - 前記第1入力トランジスタを構成する前記第1トランジスタ素子は、前記第1領域内の中央に配置され、
前記第2入力トランジスタを構成する前記第2トランジスタ素子は、前記第1入力トランジスタを構成する前記第1トランジスタ素子と隣接して配置されることを特徴とする請求項17に記載のバイアス回路。 - 前記N本のバイアス電流を、演算増幅器に供給することを特徴とする請求項11から18のいずれかに記載のバイアス回路。
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