CN115963882B - 一种线性稳压器限流控制电路 - Google Patents
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Abstract
本发明涉及一种LOD线性稳压器，具体说是线性稳压器限流控制电路。它的特点是包括电阻RS、PMOS管MP1，PMOS管MP3、PMOS管MP4、动态电流偏置ib1和固定电流偏置ib2。所述电阻RS的一端与VIN相连，电阻RS的另一端与PMOS管MP1的源极和PMOS管MP3的源极相连，PMOS管MP1的栅极输出pg相连，PMOS管MP1漏极与线性稳压器的VOUT相连。PMOS管MP3的漏极分别与其栅极和动态电流偏置ib1的正极相连，动态电流偏置ib1的负极接地。PMOS管MP4的源极与VIN相连，PMOS管MP4的栅极与PMOS管MP3的栅极相连，PMOS管MP4的漏极与固定电流偏置ib2的正极相连，固定电流偏置ib2的正极输出Ilimit_OUT，固定电流偏置ib2的负极接地。采用该控制电路的可避免完全隐患，确保系统不会进入不希望的状态。
Description
技术领域
本发明涉及一种LOD线性稳压器，具体说是用于控制LOD线性稳压器限流值的线性稳压器限流控制电路。
背景技术
LDO线性稳压器由于具备应用简单，可靠稳定输出系统所需电源电压及低噪声等突出优点，在便携式电子设备中得到了广泛的运用。LDO的结构如图1所示，外围元器件由输入电容CIN，输出电容COUT，负载电阻RL组成，芯片内部包括使能控制电路EN、基准电压VR产生电路、误差放大器EA、限流电路Current Limit和反馈电阻RF1、RF2。LDO的工作原理是：输入使能EN信号控制整体电路是否工作，输出电压经反馈电阻RF1、RF2分压采样输入误差放大器EA的反向端，与误差放大器EA的同相端基准电压VR比较误差放大后输出与限流电路Current Limit输出同时控制调节功率PMOS管MP的栅极电位，调节控制使FB电位与基准VR相等，同时控制输出电流不超出限定值，防止PMOS功率管损坏同时，控制输出电压VOUT。
目前，LDO中的限流电路Current Limit控制功率管MP固定输出Ilimit的最大值，限流状态的LDO芯片功率约为(VIN-VOUT)*Ilimit，此功率随VIN输入电压升高，尤其24-60V宽输入电压LDO，芯片功率倍数增加，输出Ilimit的最大值，可能出现LDO芯片的实际功率超过芯片内部功率管MP的安全工作区或芯片封装的功率极限，具有安全隐患，导致系统进入不希望的状态。
发明内容
本发明要解决的技术问题是提供一种线性稳压器限流控制电路，采用该控制电路的可避免完全隐患，确保系统不会进入不希望的状态。
为解决上述问题，提供以下技术方案：
本发明的线性稳压器限流控制电路的特点是包括电阻RS、PMOS管MP1，PMOS管MP3、PMOS管MP4、动态电流偏置ib1和固定电流偏置ib2。所述电阻RS的一端与线性稳压器的VIN相连，电阻RS的另一端与PMOS管MP1的源极和PMOS管MP3的源极相连，PMOS管MP1的栅极与线性稳压器误差放大器EA的输出pg相连，PMOS管MP1漏极与线性稳压器的VOUT相连；所述PMOS管MP3的漏极为A点，且PMOS管MP3的漏极分别与其栅极和动态电流偏置ib1的正极相连，动态电流偏置ib1的负极接地。所述PMOS管MP4的源极与VIN相连，PMOS管MP4的栅极与PMOS管MP3的栅极相连，PMOS管MP4的漏极与固定电流偏置ib2的正极相连，固定电流偏置ib2的正极输出Ilimit_OUT，固定电流偏置ib2的负极接地。所述动态电流偏置ib1随VIN与VOUT之间压差差值变化，实现线性稳压器的Ilimit根据VIN变化自适应变化，防止线性稳压器的功率管MP超出SOA安全工作区或超过线性稳压器封装极限功率而造成损坏。
其中，所述动态电流偏置ib1含有PMOS管MP5、电阻R1、电流镜一和电流镜二，所述电阻R1为大阻值电阻。所述PMOS管MP5的源极与线性稳压器的VIN相连，PMOS管MP5的栅极与线性稳压器误差放大器EA的输出pg相连，PMOS管MP5的漏极与电流镜一适配连接，电流镜一与电阻R1的一端相连，电阻R1的另一端与线性稳压器的VOUT相连，电流镜一与电流镜二适配连接，电流镜二与所述A点相连。所述电流镜一镜像VOUT电流输入到电流镜二，电流镜二镜像电流镜一的VOUT电流形成电流ib1，流过A点，使得电流ib1随VIN与VOUT之间压差差值变化。
其中，所述电流镜一含有PMOS管MP6、PMOS管MP7、PMOS管MP8和PMOS管MP9。所述PMOS管MP6的源极和PMOS管MP8的源极均与所述PMOS管MP5的漏极相连，PMOS管MP6的栅极与其漏极和PMOS管MP8的栅极相连，PMOS管MP6的漏极与PMOS管MP7的源极相连，PMOS管MP8的漏极与PMOS管MP9的源极相连，PMOS管MP7的栅极与其漏极和PMOS管MP9的栅极相连，PMOS管MP7的漏极与所述电阻R1的一端相连，PMOS管MP9的漏极与所述电流镜二相连。
所述电流镜二包括NMOS管N1和NMOS管N2，所述PMOS管MP9的漏极与NMOS管N1的漏极和栅极相连，NMOS管N1栅极与NMOS管N2的栅极相连，NMOS管N1的源极和NMOS管N2的源极接地，NMOS管N1的漏极与所述A点相连。
所述电阻R1的阻值在10MΩ以上。
采取以上方案，具有以下优点：
由于本发明的线性稳压器限流控制电路的电阻RS的一端与线性稳压器的VIN相连，电阻RS的另一端与PMOS管MP1的源极和PMOS管MP3的源极相连，PMOS管MP1的栅极与线性稳压器误差放大器EA的输出pg相连，PMOS管MP1漏极与线性稳压器的VOUT相连，PMOS管MP3的漏极为A点，且PMOS管MP3的漏极分别与其栅极和动态电流偏置ib1的正极相连，动态电流偏置ib1的负极接地，PMOS管MP4的源极与VIN相连，PMOS管MP4的栅极与PMOS管MP3的栅极相连，PMOS管MP4的漏极与固定电流偏置ib2的正极相连，固定电流偏置ib2的正极输出Ilimit_OUT，固定电流偏置ib2的负极接地，动态电流偏置ib1随VIN与VOUT之间压差差值变化，实现线性稳压器的Ilimit根据VIN变化自适应变化，防止线性稳压器的功率管MP超出SOA安全工作区或超过线性稳压器封装极限功率而造成的损坏。工作时，PMOS管MP4复制动态电流偏置ib1与固定电流偏置ib2比较，当ib1小于ib2时，Ilimit_out电位输出为低，EA正常工作，控制VOUT恒压输出；当ib1等于ib2时，Ilimit_out电位由低翻高，控制EA使功率管MP恒流输出Ilimit电流，Ilimit根据VIN变化自适应变化，从而使得输出功率不会超过芯片内部功率管MP的安全工作区和芯片封装的功率极限，避免了安全隐患，确保系统不会进入不希望的状态。
附图说明
图1是LDO线性稳压器的电路结构示意图；
图2是本发明的线性稳压器限流控制电路的电路结构示意图；
图3是本发明的线性稳压器限流控制电路中动态电流偏置ib1的电路结构示意图。
具体实施方式
以下结合附图对本发明作进一步详细描述。
如图2所示，本发明的线性稳压器限流控制电路的特点是包括电阻RS、PMOS管MP1，PMOS管MP3、PMOS管MP4、动态电流偏置ib1和固定电流偏置ib2。所述电阻RS的一端与线性稳压器的VIN相连，电阻RS的另一端与PMOS管MP1的源极和PMOS管MP3的源极相连，PMOS管MP1的栅极与线性稳压器误差放大器EA的输出pg相连，PMOS管MP1漏极与线性稳压器的VOUT相连。所述PMOS管MP3的漏极为A点，且PMOS管MP3的漏极分别与其栅极和动态电流偏置ib1的正极相连，动态电流偏置ib1的负极接地。所述PMOS管MP4的源极与VIN相连，PMOS管MP4的栅极与PMOS管MP3的栅极相连，PMOS管MP4的漏极与固定电流偏置ib2的正极相连，固定电流偏置ib2的正极输出Ilimit_OUT，固定电流偏置ib2的负极接地。
工作时，PMOS管MP1为输出电流采样管，采样电流流经电阻RS，控制RS两端压降随输出电流IOUT增加而增加，当输出电流未达到限流值时，PMOS管MP4驱动电流小于偏置电流ib2，Ilimit_out电位输出为低，EA正常工作，控制VOUT恒压输出。当IOUT继续增加，电阻RS两端电压降加MP3的SG电位即A点电位VA＝VSGMP4＝VRS+VGSMP3，增加至PMOS管MP4的电流与偏置电流ib2相等时，输出Ilimit_out电位由低翻高，控制EA使功率管MP恒流输出Ilimit电流。
通过图2电路结构，可推算出Ilimit电流值如下：
由上式可得知，如果动态电流偏置ib1随VIN与VOUT之间压差差值变化，即可实现Ilimit根据VIN变化自适应调节，进而防止芯片功率PMOS脱离SOA安全工作区或超过芯片封装极限功率而造成的损坏。
如图3所示，本实施例中的动态电流偏置ib1含有PMOS管MP5、电阻R1、电流镜一和电流镜二，所述电阻R1为大阻值电阻。所述PMOS管MP5的源极与线性稳压器的VIN相连，PMOS管MP5的栅极与线性稳压器误差放大器EA的输出pg相连，PMOS管MP5的漏极与电流镜一适配连接，电流镜一与电阻R1的一端相连，电阻R1的另一端与线性稳压器的VOUT相连，电流镜一与电流镜二适配连接，电流镜二与所述A点相连。所述电流镜一镜像VOUT电流输入到电流镜二，电流镜二镜像电流镜一的VOUT电流形成电流ib1，流过A点，使得电流ib1随VIN与VOUT之间压差差值变化。所述电流镜一含有PMOS管MP6、PMOS管MP7、PMOS管MP8和PMOS管MP9。所述PMOS管MP6的源极和PMOS管MP8的源极均与所述PMOS管MP5的漏极相连，PMOS管MP6的栅极与其漏极和PMOS管MP8的栅极相连，PMOS管MP6的漏极与PMOS管MP7的源极相连，PMOS管MP8的漏极与PMOS管MP9的源极相连，PMOS管MP7的栅极与其漏极和PMOS管MP9的栅极相连，PMOS管MP7的漏极与所述电阻R1的一端相连，PMOS管MP9的漏极与所述电流镜二相连。所述电流镜二包括NMOS管N1和NMOS管N2，所述PMOS管MP9的漏极与NMOS管N1的漏极和栅极相连，NMOS管N1栅极与NMOS管N2的栅极相连，NMOS管N1的源极和NMOS管N2的源极接地，NMOS管N1的漏极与所述A点相连。
线性稳压器正常工作后VOUT为恒压输出设定值，NMOS管MN2镜像NMOS管MN1端电流输出动态电流ib1，PMOS管MP5栅极与输出功率管MP栅极同电位，由于R1为高阻，限制PMOS管MP5工作线性区，使得PMOS管MP5的漏端电压接近VIN端电位，则根据电路推算ib1如下：
设：K＝500，RS＝625Ω，ib2＝5uA，R1＝10MΩVOUT＝3V，
则：当VIN＝5V时，ib1≈0.08uA
则：当VIN＝40V时ib1≈3.58uA
由上式可以看出ib1随VIN与VOUT之间差值增加而增加，从而影响限流值随VIN与VOUT之间差值增加而降低，实现限流值随输入电压的变化自适应变化，防止输入输出大压差时，限流瞬间，power功率管工作区域超出SOA安全区造成的损坏。
Claims (4)
1.一种线性稳压器限流控制电路，其特征在于，包括电阻RS、PMOS管MP1，PMOS管MP3、PMOS管MP4、动态电流偏置ib1和固定电流偏置ib2；所述电阻RS的一端与线性稳压器的VIN相连，电阻RS的另一端与PMOS管MP1的源极和PMOS管MP3的源极相连，PMOS管MP1的栅极与线性稳压器误差放大器EA的输出pg相连，PMOS管MP1漏极与线性稳压器的VOUT相连；所述PMOS管MP3的漏极为A点，且PMOS管MP3的漏极分别与其栅极和动态电流偏置ib1的正极相连，动态电流偏置ib1的负极接地；所述PMOS管MP4的源极与VIN相连，PMOS管MP4的栅极与PMOS管MP3的栅极相连，PMOS管MP4的漏极与固定电流偏置ib2的正极相连，固定电流偏置ib2的正极输出Ilimit_OUT，固定电流偏置ib2的负极接地；所述动态电流偏置ib1随VIN与VOUT之间压差差值变化，实现线性稳压器的Ilimit根据VIN变化自适应变化，防止线性稳压器的功率管MP超出SOA安全工作区或超过线性稳压器封装极限功率而造成损坏；所述动态电流偏置ib1含有PMOS管MP5、电阻R1、电流镜一和电流镜二，所述电阻R1为大阻值电阻；所述PMOS管MP5的源极与线性稳压器的VIN相连，PMOS管MP5的栅极与线性稳压器误差放大器EA的输出pg相连，PMOS管MP5的漏极与电流镜一适配连接，电流镜一与电阻R1的一端相连，电阻R1的另一端与线性稳压器的VOUT相连，电流镜一与电流镜二适配连接，电流镜二与所述A点相连；所述电流镜一镜像VOUT电流输入到电流镜二，电流镜二镜像电流镜一的VOUT电流形成电流ib1，流过A点，使得电流ib1随VIN与VOUT之间压差差值变化。
2.如权利要求1所述的线性稳压器限流控制电路，其特征在于，所述电流镜一含有PMOS管MP6、PMOS管MP7、PMOS管MP8和PMOS管MP9；所述PMOS管MP6的源极和PMOS管MP8的源极均与所述PMOS管MP5的漏极相连，PMOS管MP6的栅极与其漏极和PMOS管MP8的栅极相连，PMOS管MP6的漏极与PMOS管MP7的源极相连，PMOS管MP8的漏极与PMOS管MP9的源极相连，PMOS管MP7的栅极与其漏极和PMOS管MP9的栅极相连，PMOS管MP7的漏极与所述电阻R1的一端相连，PMOS管MP9的漏极与所述电流镜二相连。
3.如权利要求2所述的线性稳压器限流控制电路，其特征在于，所述电流镜二包括NMOS管N1和NMOS管N2，所述PMOS管MP9的漏极与NMOS管N1的漏极和栅极相连，NMOS管N1栅极与NMOS管N2的栅极相连，NMOS管N1的源极和NMOS管N2的源极接地，NMOS管N1的漏极与所述A点相连。
4.如权利要求1-3中任一项所述线性稳压器限流控制电路，其特征在于，所述电阻R1的阻值在10MΩ以上。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |