KR100866967B1

KR100866967B1 - 밴드갭 기준 전압 발생 회로를 이용한 이상 전압 검출 및차단 회로

Info

Publication number: KR100866967B1
Application number: KR1020070045417A
Authority: KR
Inventors: 이창훈
Original assignee: 삼성전자주식회사
Priority date: 2007-05-10
Filing date: 2007-05-10
Publication date: 2008-11-05
Also published as: US20080278133A1; US7960960B2; CN101304169A

Abstract

본 발명은 밴드갭 기준 전압 발생 회로를 이용한 이상 전압 검출 및 차단 회로에 대하여 개시된다. 이상 전압 검출 및 차단 회로는, 전원 전압으로부터 밴드갭 기준 전압을 발생하는 밴드갭 기준 전압 발생 회로,, 전원 전압으로부터 밴드갭 기준 전압과 동일한 전압 레벨의 제1 기준 전압과 제2 기준 전압을 발생하는 기준 전압 발생부, 그리고 전원 전압으로부터 검출 전압을 발생하는 전압 검출부를 포함한다. 비교부는 제1 및 제2 기준 전압들과 검출 전압을 비교하여, 전원 전압을 차단시키는 스위칭 제어 신호를 발생한다.

이상 전압 검출 및 차단, 밴드갭 기준 전압 발생 회로, 비교부

Description

밴드갭 기준 전압 발생 회로를 이용한 이상 전압 검출 및 차단 회로{Irregular voltage detection and cutoff circuit using bandgap reference voltage generation circuit}

도 1은 종래의 불안정한 전원으로부터 표시 장치를 보호할 수 있는 보호 회로를 설명하는 도면이다.

도 2는 도 1의 보호 회로의 동작을 설명하는 그래프이다.

도 3은 본 발명의 일실시예에 따른 이상 전압 검출 및 차단 회로를 설명하는 도면이다.

도 4는 도 3의 밴드갭 기준 전압 발생 회로를 설명하는 도면이다.

도 5는 도 3의 비교부의 동작을 설명하는 그래프들이다.

본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로 밴드갭 기준 전압 발생 회로를 이용하여 이상 전원을 검출하고 차단하는 회로에 관한 것이다.

동작 전원의 범위가 정해진 시스템에서, 과전압 또는 저전압과 같은 이상 전원이 인가될 경우 정상적인 시스템 동작을 보장할 수 없다. 특히, 과전압은 시스템 을 손상시킬 수 있으므로, 시스템을 보호하기 위하여 과전압을 차단하는 회로가 필요하다.

도 1은 종래의 불안정한 전원으로부터 표시 장치를 보호할 수 있는 보호 회로를 설명하는 도면이다. 도 1을 참조하면, 보호 회로는, 입력 전원(Vin)의 전압이 정상 동작 구간을 벗어난 경우, 입력 전원(Vin)와 전원 발생부(미도시)를 연결시키는 메인 스위치를 강제적으로 오프시키는 메인 전원 온/오프 신호(MS)를 발생한다. 기준 전압 회로(130)는 제6 및 제7 저항(R6, R7)을 이용하여 입력 전원(Vin)으로부터 최소 기준 전압과 최대 기준 전압 각각을 발생한다. 최대 기준 전압은 제1 비교기(122)의 비 반전 입력 단자(+)에 입력되고, 최소 기준 전압은 제2 비교기(124)의 반전 입력 단자(-)에 입력된다.

제1 비교기(122)는 제2 제너 다이오드(ZD2)를 이용하여 안정화된 제2 노드(n2)의 제2 전압과 최대 기준 전압을 비교하여 메인 전원 제어 신호(PCS)를 발생하는 데, 제2 전압이 최대 기준 전압보다 낮을 경우 하이 상태의 메인 전원 제어 신호(PCS)를 발생한다. 제2 비교기(124)는 제1 제너 다이오드(ZD1)를 이용하여 안정화된 제1 노드(n1)의 제1 전압과 최소 기준 전압을 비교하여 메인 전원 제어 신호(PCS)를 발생하는 데, 제1 전압이 최소 기준 전압보다 높을 경우 하이 상태의 메인 전원 제어 신호(PCS)를 발생한다. 메인 전원 제어 신호(PCS)는 출력 노드(nO)로 제공되어, 안정화 회로(132) 내 제3 제어 다이오드(ZD3)를 이용하여 메인 전원 제어 신호(PCS)를 안정화시켜 메인 전원 온/오프 신호(MS)로 발생된다. 이에 따라, 메인 전원 온/오프 신호(MS)는 최소 기준 전압과 최대 기준 전압 사이의 범위에서 메인 스위치를 온시키는 하이 레벨로 발생된다.

그런데, 보호 회로에 사용되는 제너 다이오드들(ZD1, ZD2, ZD3)은 공정 변화나 온도 변화에 따라 그 턴온 전압이 변동될 수 있다. 이는, 도 2에 도시된 바와 같이, 메인 전원 온/오프 신호(MS)에 의해 제어되는 최소 기준 전압(VLon)과 최대 기준 전압(VHoff) 사이의 범위가 VLon1~VHoff1 또는 VLon2~VHoff2 와 같이 그 산포가 커지는 문제점을 유발한다.

따라서, 최소 기준 전압과 최대 기준 전압 사이의 전압 범위를 정확히 제어할 수 있는 이상 전압 검출 및 차단 회로가 요구된다.

본 발명은 밴드갭 기준 전압 발생 회로를 이용한 이상 전압 검출 및 차단 회로를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 이상 전압 검출 및 차단 회로는, 전원 전압으로부터 밴드갭 기준 전압을 발생하는 밴드갭 기준 전압 발생 회로, 전원 전압으로부터 밴드갭 기준 전압과 동일한 전압 레벨의 제1 기준 전압과 제2 기준 전압을 발생하는 기준 전압 발생부, 전원 전압으로부터 검출 전압을 발생하는 전압 검출부, 제1 및 제2 기준 전압들과 검출 전압을 비교하여 전원 전압을 차단시키는 스위칭 제어 신호를 발생하는 비교부를 포함한다.

본 발명의 실시예들에 따라, 기준 전압 발생부는, 밴드갭 기준 전압이 그 비반전 입력 단자로 입력되고 제1 기준 전압이 그 반전 입력 단자로 입력되는 OP 앰프, OP 앰프의 출력이 그 게이트에 연결되고 전원 전압이 그 소스에 연결되고 제1 기준 전압이 그 드레인에 연결되는 피모스 트랜지스터, 제1 기준 전압과 제2 기준 전압 사이에 연결되는 제1 저항, 그리고 제2 기준 전압과 접지 전압 사이에 연결되는 제2 저항을 포함할 수 있다.

본 발명의 실시예들에 따라, 전압 검출부는 전원 전압과 검출 전압 사이에 연결되는 제3 저항과, 검출 전압과 접지 전압 사이에 연결되는 제4 저항을 포함할 수 있다. 제3 및 상기 제4 저항들(R3, R4)은, 밴드갭 기준 전압(Vbg)과 정격 전압 범위의 최대 전압(Vmax)과의 관계에 있어서,

인 저항비를 갖도록 설정될 수 있다.

본 발명의 실시예들에 따라, 기준 전압 발생부와 전압 검출부의 제1 내지 제4 저항들(R1-R4)은, 밴드갭 기준 전압(Vbg)과 정격 전압 범위의 최소 전압(Vmin)과의 관계에 있어서,

인 저항비를 갖도록 설정될 수 있다.

본 발명의 실시예들에 따라, 비교부는, 제1 기준 전압과 검출 전압을 비교하는 제1 비교부, 제2 기준 전압과 검출 전압을 비교하는 제2 비교부, 그리고 제1 비교부 출력과 제2 비교부 출력을 논리곱하여 스위칭 제어 신호를 발생하는 로직 회로를 포함할 수 있다.

본 발명의 실시예들에 따라, 밴드갭 기준 전압 발생 회로는, 그 자신의 출력 이 바이어스 전압으로 제공되고 제1 전압과 제2 전압을 비교하는 OP 앰프, OP 앰프 출력과 접지 전압 사이에 연결되고 리셋 신호에 그 게이트가 연결되는 제1 엔모스 트랜지스터, 전원 전압과 제1 전압 사이에 연결되고 OP 앰프 출력에 그 게이트가 연결되는 제1 피모스 트랜지스터, 전원 전압과 제2 전압 사이에 연결되고 OP 앰프 출력에 그 게이트가 연결되는 제2 피모스 트랜지스터, 전원 전압과 기준 전압 사이에 연결되고 상기 OP 앰프 출력에 그 게이트가 연결되는 제3 피모스 트랜지스터, 제1 전압과 접지 전압 사이에 연결되는 제1 저항, 제1 전압과 접지 전압 사이에 연결되는 제1 다이오드, 제2 전압과 접지 전압 사이에 연결되는 제2 저항, 제2 전압과 접지 전압 사이에 직렬 연결되는 제3 저항과 제2 다이오드군, 그리고 기준 전압과 접지 전압 사이에 연결되는 제4 저항을 포함할 수 있다.

본 발명의 실시예들에 따라, OP 앰프는 전원 전압이 그 소스에 연결되고 OP 앰프 출력이 그 게이트에 연결되는 제4 피모스 트랜지스터, 제4 피모스 트랜지스터의 드레인에 그 소스들이 연결되고 제1 전압 및 제2 전압이 각각의 게이트에 연결되는 제5 및 제6 피모스 트랜지스터들, 제5 및 상기 제6 피모스 트랜지스터들의 드레인들과 접지 전압 사이에 각각 연결되고 그 드레인과 그 게이트가 연결된 제2 및 제3 엔모스 트랜지스터, 제2 엔모스 트랜지스터의 게이트가 그 게이트에 연결되고 접지 전압이 그 소스에 연결되어 제2 엔모스 트랜지스터와 전류미러를 구성하는 제4 엔모스 트랜지스터, OP 앰프 출력이 그 드레인에 연결되고 제3 엔모스 트랜지스터의 게이트가 그 게이트에 연결되고 접지 전압이 그 소스에 연결되어 제3 엔모스 트랜지스터와 전류 미러를 구성하는 제5 엔모스 트랜지스터, 그리고 전원 전압이 그 소스에 연결되고 제4 엔모스 트랜지스터의 드레인이 그 드레인 및 그 게이트에 연결되는 제7 피모스 트랜지스터, 그리고 전원 전압이 그 소스에 연결되고 OP 앰프 출력이 그 드레인에 연결되고 제7 피모스 트랜지스터의 게이트가 그 게이트에 연결되어 제7 피모스 트랜지스터와 전류 미러를 구성하는 제8 피모스 트랜지스터를 포함할 수 있다. 제2 다이오드군은 제3 저항과 접지 전압 사이에 병렬 연결되는 다수개의 다이오드들로 구성될 수 있다.

본 발명의 실시예들에 따라, 스위칭 제어 신호는 전원 전압과 메인 시스템을 연결시키는 스위치를 온/오프시킬 수 있다.

따라서, 본 발명의 이상 전압 검출 및 차단 회로는, 전원 전압 변동과 온도 변화에 안정적인 BGR 회로를 이용하기 때문에, 전원 전압의 정격 전압 범위를 정확히 제어한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명의 일실시예에 따른 이상 전압 검출 및 차단 회로를 설명하는 도면이다. 도 3을 참조하면, 이상 전압 검출 및 차단 회로(300)는 전원 전압(VDD)이 정격 전압 범위에 있는지 여부를 모니터링하여, 정격 전압 범위를 벗어나는 경 우 스위치(200)를 오프시켜 전원 전압(VDD)과 메인 시스템(100)과의 연결을 차단한다. 본 실시예에서는, 예시적으로 정격 전압 범위가 4.30V에서 5.35V까지 인 경우에 대하여 기술된다. 메인 시스템(100)은 독립적인 IC 칩일 수도 있고, 이상 전압 검출 및 차단 회로(300)를 포함하는 IC 내부의 주요 회로 블락일 수도 있다.

이상 전압 검출 및 차단 회로(300)는, 밴드갭 기준 전압 발생 회로(310), 기준 전압 발생부(320), 전압 검출부(330) 그리고 비교부(340)를 포함한다.

밴드갭 기준 전압 발생 회로(Band-Gap Reference Voltage Generation Circuit: 이하 "BGR 회로"라고 칭한다, 310)는, 잘 알려진 바와 같이, 반도체 집적 회로에 채용되어 안정된 바이어스를 공급하며, 온도나 공정 변화에 안정적인 특징을 갖는다. BGR 회로(310)는, 도 4에 도시된 바와 같이, 그 바이어스 전압이 OP 앰프(210)의 출력 전압(Vo)에 연결되는 차동 증폭기로 구성되는 OP 앰프(201)를 포함한다. OP 앰프(210)는 제1 전압(Vi)과 제2 전압(Vib)을 각각의 게이트로 입력하는 302 피모스 트랜지스터와 303 피모스 트랜지스터, 전원 전압(VDD)과 302 및 303 트랜지스터들의 소스 사이에 연결되는 301 피모스 트랜지스터, 그리고 전류 미러들로 구성되는 304 및 308, 305 및 309, 그리고 306 및 307 트랜지스터들을 포함한다. 304 및 308 트랜지스터로 구성되는 제1 전류 미러는 302 피모스 트랜지스터의 드레인에 연결되고, 305 및 309 트랜지스터로 구성되는 제2 전류 미러는 303 피모스 트랜지스터의 드레인에 연결되고, 306 및 307 트랜지스터로 구성되는 제3 전류 미러는 308 트랜지스터와 309 트랜지스터에 연결된다. OP 앰프(210)는 OP 앰프(210)의 출력 전압(Vo)에 게이팅되는 301 피모스 트랜지스터를 통해 흐르는 동작 전류(Iop)에 의해 동작된다. OP 앰프(210)의 동작 전류(Iop)는 리셋 신호(RESET)에 응답하여 턴온되는 제1 엔모스 트랜지스터(N1)에 의해 OP 앰프(210)의 출력 전압(Vo)이 로직 로우레벨이 되어 흐르게 된다.

BGR 회로(310)는 크기(dimension)가 같은 제1 내지 제3 피모스 트랜지스터들(P1, P2, P3), 동일한 저항값을 갖는 제1 및 제2 저항(R1, R2), 제1 다이오드(D1), 다수개(M>0, M=정수)의 제2 다이오드들(D2), 제3 저항(R3), 그리고 제4 저항(R4)을 더 포함한다. 제1 피모스 트랜지스터(P1)는 전원 전압(VDD)과 제1 전압(Vi) 사이에 연결되고 OP 앰프(210) 출력(Vo)에 그 게이트가 연결된다. 제2 피모스 트랜지스터(P2)는 전원 전압(VDD)과 제2 전압(Vib) 사이에 연결되고 OP 앰프(210) 출력(Vo)에 그 게이트가 연결된다. 제3 피모스 트랜지스터(P3)는 전원 전압(VDD)과 기준 전압(Vref) 사이에 연결되고 OP 앰프(210) 출력(Vo)에 그 게이트가 연결된다. 기준 전압(Vref)과 접지 전압(VSS) 사이에는 제4 저항(R4)이 연결된다. 제1 저항(R1)은 제1 전압(Vi)과 접지 전압(VSS) 사이에 연결되고, 제1 다이오드(D1)는 제1 전압(Vi)과 접지 전압(VSS) 사이에 연결된다. 제2 저항(R2)은 제2 전압(Vib)과 접지 전압(VSS) 사이에 연결된다. 그리고 제2 전압(Vib)과 접지 전압(VSS) 사이에는 제3 저항(R3)과 병렬 연결된 제2 다이오드들(D2)이 직렬 연결된다.

이러한 BGR 회로(310)의 동작은 다음과 같다. 제1 내지 제3 피모스 트랜지스터들(P1, P2, P3)의 크기(dimension)가 같고 제1 저항(R1)과 제2 저항(R2)의 저항 값이 같기 때문에, 제1 저항(R1) 양단에 걸리는 제1 전압(Vi)과 제2 저항(R2) 양단 에 걸리는 제2 전압(Vib)은 동일하다.

Vi=Vib

따라서, 제1 내지 제3 피모스 트랜지스터들(P1, P2, P3)의 게이트들이 OP 앰프(210)의 출력 전압(Vo)에 공통으로 연결되어, 제1 내지 제3 전류(Io, Iob, Iref)의 전류도 거의 같다.

Io=Iob=Iref

여기에서, Io=I1a+I1이고 Iob=I2a+I2인 관계로부터 I1a=I2a이므로

I1=I2

가 성립한다.

여기에서,

는 온도 전압(thermal voltage)으로 0.086mV/℃의 온도 계수를 갖는다.

I2는

에 비례하므로,

I2a는

에 비례하므로

여기에서, Iob는 I2와 I2a의 합이고, Iob 전류는 Iref 전류에 미러링(mirroring)되므로,

Iref= Iob= I2+I2a

가 된다.

따라서, BGR 회로(200)의 출력인 밴드갭 기준 전압(Vref)은

가 된다. 즉, 밴드갭 기준 전압(Vref)은 R2, R3, 그리고 R4 저항의 비율로 결정되고 저항값에 의한 영향은 적게 받는다. 즉, BGR 회로(310)는 전원 전압(VDD)의 변동에 영향을 받지 않고 제2 내지 제4 저항들(R2, R3, R4)의 비율에 따라 안정적으로 밴드갭 기준 전압(Vref)을 발생시킨다. 예시적으로, 밴드갭 기준 전압(Vref)은 1.2V 정도로 발생되도록 설정된다.

다시, 도 3으로 돌아가서, 기준 전압 발생부(320)는 OP 앰프(321), 피모스 트랜지스터(322), 제1 및 제2 저항들(R1, R2)을 포함한다. OP 앰프(321)는 도 4의 OP 앰프(210)와 동일하게 구성되며, 303 트랜지스터의 게이트가 OP 앰프(321)의 비반전 입력 단자(+)가 되고, 302 트랜지스터의 게이트가 OP 앰프(321)의 반전 입력 단자(-)가 된다. OP 앰프(321)의 출력 단자(Vo)는 피모스 트랜지스터(322)의 게이트에 연결된다. 전원 전압(VDD)과 접지 전압(VSS) 사이에는 피모스 트랜지스터(322)와 제1 및 제2 저항들(R1, R2)이 직렬 연결된다. 피모스 트랜지스터(322)와 제1 저항(R1) 사이의 제1 노드(NA) 전압은 제1 기준 전압이 되고, 제1 저항(R1)과 제2 저항(R2) 사이의 제2 노드(NB) 전압은 제2 기준 전압이 된다. 제1 노드(NA) 전압은 BGR 회로(310)의 출력 전압인 1.2V가 된다. 제2 노드(NB) 전압은 제1 노드(NA) 전압으로부터 제1 저항(R1)과 제2 저항(R2)의 저항비(R1:R2=0.245:1)에 의해, 예컨대 0.964V가 되도록 설정된다.

한편, 기준 전압 발생부(320)는, 전원 전압(VDD)의 변동에 의해 제1 노드(NA) 전압이 설정된 1.2V보다 낮아지면, OP 앰프(321) 출력이 낮은 전압 레벨로 출력되어 피모스 트랜지스터(322)를 흐르는 전류량을 증가시켜서 제1 노드(NA) 전압을 상승시킨다. 상승된 제1 노드(NA) 전압이 1.2V보다 높아지면, OP 앰프(321) 출력이 높은 전압 레벨로 출력되어 피모스 트랜지스터(322)를 흐르는 전류량을 줄여 제1 노드(NA) 전압을 하강시킨다. 이에 따라, 기준 전압 발생부(320)는 제1 노드(NA) 전압을 설정된 1.2V로 안정적으로 발생시킨다. 제1 노드(NA) 전압으로부터 발생되는 제2 노드(NB) 전압도 0.964V로 안정적으로 발생된다.

전압 검출부(330)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제3 및 제4 저항들(R3, R4)을 포함한다. 제3 저항(R3)과 제4 저항(R4) 사이의 제3 노드(NC) 전압은, 전원 전압(VDD)을 제3 저항(R3)과 제4 저항(R4)의 저항비(R3:R4=3.458:1)로 분배하여 검출 전압으로 발생된다. 제3 노드(NC) 전압은, 예컨대 전원 전압(VDD)이 4.30V일 때 0.964V가 되고, 전원 전압(VDD)이 5.35V일 때 1.20V가 된다.

비교부(340)는 제1 및 제2 기준 전압들과 검출 전압을 비교하는 제1 및 제2 비교기들(341, 342)과 스위칭 제어 신호(SWC)를 발생하는 로직 회로(343)를 포함한다. 제1 비교기(341)는 비반전 입력 단자(+)로 입력되는 제1 기준 전압인 제1 노드(NA) 전압과 반전 입력 단자(-)로 입력되는 검출 전압인 제3 노드(NC) 전압을 비교한다. 제2 비교기(342)는 반전 입력 단자(-)로 입력되는 제2 기준 전압인 제2 노드 전압(NB)과 비반전 입력 단자(+)로 입력되는 제3 노드(NC) 전압을 비교한다. 로직 회로(342)는 제1 비교기(341) 출력과 제2 비교기(342) 출력을 입력하여 스위칭 제어 신호(SWC)를 발생하는 앤드 게이트로 구성된다.

비교부(340)의 동작은 도 5와 같이 정리된다. 전원 전압(VDD)이 4.30V보다 낮을 경우, 제3 노드(NC) 전압은 0.964V보다 낮게 된다. 제1 비교기(341)의 출력(ND)은 1.20V의 제1 노드(NA) 전압과 0.964V보다 낮은 제3 노드(NC) 전압을 비교하여 로직 하이 레벨을 출력하고, 제2 비교기(342)의 출력(NE)은 0.964V의 제2 노드(NB) 전압과 0.964V보다 낮은 제3 노드(NC) 전압을 비교하여 로직 로우레벨을 출력한다. 이에 따라 로직 회로(343)는 로직 로우레벨의 스위치 제어 신호(SWC)를 발생한다.

전원 전압(VDD)이 4.30V와 5.35V 사이에 있을 경우, 제3 노드(NC) 전압은 0.964V보다는 높고 1.20V보다는 낮게 된다. 제1 비교기(341)의 출력(ND)은 1.20V의 제1 노드(NA) 전압과 0.964V와 1.20V 사이의 제3 노드(NC) 전압을 비교하여 로직 하이 레벨을 출력하고, 제2 비교기(342)의 출력(NE)은 0.964V의 제2 노드(NB) 전압과 0.964V와 1.20V 사이의 제3 노드(NC) 전압을 비교하여 로직 하이레벨을 출력한다. 이에 따라 로직 회로(343)는 로직 하이레벨의 스위치 제어 신호(SWC)를 발생한다.

전원 전압(VDD)이 5.35V보다 높을 경우, 제3 노드(NC) 전압은 1.20V보다 높게 된다. 제1 비교기(341)의 출력(ND)은 1.20V의 제1 노드(NA) 전압과 1.20V보다 높은 제3 노드(NC) 전압을 비교하여 로직 로우 레벨을 출력하고, 제2 비교기(342)의 출력(NE)은 0.964V의 제2 노드(NB) 전압과 1.20V보다 높은 제3 노드(NC) 전압을 비교하여 로직 로우레벨을 출력한다. 이에 따라 로직 회로(343)는 로직 로우레벨의 스위치 제어 신호(SWC)를 발생한다.

전원 전압(VDD)이 4.30V와 5.35V 사이의 정격 전압 범위일 경우, 로직 하이 레벨의 스위치 제어 신호(SWC)에 응답하여 스위치(200)가 온되어 전원 전압(VDD)과 메인 시스템(100)을 연결시킨다. 전원 전압(VDD)이 4.30V와 5.35V 사이의 정격 전압 범위를 벗어나는 경우, 로직 로우레벨의 스위치 제어 신호(SWC)에 응답하여 스위치(200)가 오프되어 전원 전압(VDD)과 메인 시스템(100)과의 연결이 차단된다.

본 실시예에서는 전원 전압(VDD)의 정격 전압 범위가 4.30V와 5.35V 인 경우에 대하여 설명하였다. 정격 전압의 최소 전압을 Vmin이라 하고, 최대 전압을 Vmax라고 하면, 앞서 설명한 제1 저항(R1)과 제2 저항(R2)의 저항비와 제3 저항(R3)과 제4 저항(R4)의 저항비는 다음과 같이 결정된다.

따라서, 본 발명의 이상 전압 검출 및 차단 회로는, 전원 전압 변동과 온도 변화에 안정적인 BGR 회로를 이용하여 정격 전압 범위를 벗어나는 전원 전압(VDD)을 차단하기 때문에, 전원 전압(VDD)의 정격 전압 범위를 정확히 제어한다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이 다.

상술한 본 발명의 이상 전압 검출 및 차단 회로는, 전원 전압 변동과 온도 변화에 안정적인 BGR 회로를 이용하기 때문에, 전원 전압의 정격 전압 범위를 정확히 제어한다.

Claims

전원 전압의 정격 전압 범위를 모니터링하는 이상 전압 검출 및 차단 회로에 있어서,

상기 전원 전압으로부터 밴드갭 기준 전압을 발생하는 밴드갭 기준 전압 발생 회로;

상기 전원 전압으로부터 상기 밴드갭 기준 전압과 동일한 전압 레벨의 제1 기준 전압과 제2 기준 전압을 발생하는 기준 전압 발생부;

상기 전원 전압으로부터 검출 전압을 발생하는 전압 검출부; 및

상기 제1 및 상기 제2 기준 전압들과 상기 검출 전압을 비교하여 상기 전원 전압을 차단시키는 스위칭 제어 신호를 발생하는 비교부를 구비하는 것을 특징으로 하는 이상 전압 검출 및 차단 회로.
제1항에 있어서, 상기 기준 전압 발생부는

상기 밴드갭 기준 전압이 그 비반전 입력 단자로 입력되고, 상기 제1 기준 전압이 그 반전 입력 단자로 입력되는 OP 앰프;

상기 OP 앰프의 출력이 그 게이트에 연결되고, 상기 전원 전압이 그 소스에 연결되고 상기 제1 기준 전압이 그 드레인에 연결되는 피모스 트랜지스터;

상기 제1 기준 전압과 상기 제2 기준 전압 사이에 연결되는 제1 저항; 및

상기 제2 기준 전압과 접지 전압 사이에 연결되는 제2 저항을 구비하는 것을 특징으로 하는 이상 전압 검출 및 차단 회로.
제2항에 있어서, 상기 전압 검출부는

상기 전원 전압과 상기 검출 전압 사이에 연결되는 제3 저항; 및

상기 검출 전압과 상기 접지 전압 사이에 연결되는 제4 저항을 구비하는 것을 특징으로 하는 이상 전압 검출 및 차단 회로.
제3항에 있어서, 상기 제3 및 상기 제4 저항들(R3, R4)은,

상기 밴드갭 기준 전압(Vbg)과 상기 정격 전압 범위의 최대 전압(Vmax)과의 관계에 있어서,

인 저항비를 갖는 것을 특징으로 하는 이상 전압 검출 및 차단 회로.
제3항에 있어서, 상기 제1 내지 상기 제4 저항들(R1-R4)은,

상기 밴드갭 기준 전압(Vbg)과 상기 정격 전압 범위의 최소 전압(Vmin)과의 관계에 있어서,

인 저항비를 갖는 것을 특징으로 하는 이상 전압 검출 및 차단 회로.
제1항에 있어서, 상기 비교부는

상기 제1 기준 전압과 상기 검출 전압을 비교하는 제1 비교부;

상기 제2 기준 전압과 상기 검출 전압을 비교하는 제2 비교부; 및

상기 제1 비교부 출력과 상기 제2 비교부 출력을 논리곱하여 상기 스위칭 제어 신호를 발생하는 로직 회로를 구비하는 것을 특징으로 하는 이상 전압 검출 및 차단 회로.
제1항에 있어서, 상기 밴드갭 기준 전압 발생 회로는

그 자신의 출력이 바이어스 전압으로 제공되고 제1 전압과 제2 전압을 비교하는 OP 앰프;

상기 OP 앰프 출력과 접지 전압 사이에 연결되고 리셋 신호에 그 게이트가 연결되는 제1 엔모스 트랜지스터;

전원 전압과 상기 제1 전압 사이에 연결되고 상기 OP 앰프 출력에 그 게이트가 연결되는 제1 피모스 트랜지스터;

상기 전원 전압과 상기 제2 전압 사이에 연결되고 상기 OP 앰프 출력에 그 게이트가 연결되는 제2 피모스 트랜지스터;

상기 전원 전압과 상기 기준 전압 사이에 연결되고 상기 OP 앰프 출력에 그 게이트가 연결되는 제3 피모스 트랜지스터;

상기 제1 전압과 접지 전압 사이에 연결되는 제1 저항;

상기 제1 전압과 접지 전압 사이에 연결되는 제1 다이오드;

상기 제2 전압과 상기 접지 전압 사이에 연결되는 제2 저항;

상기 제2 전압과 상기 접지 전압 사이에 직렬 연결되는 제3 저항과 제2 다이오드군; 및

상기 기준 전압과 상기 접지 전압 사이에 연결되는 제4 저항을 구비하는 것을 특징으로 하는 이상 전압 검출 및 차단 회로.
제7항에 있어서, 상기 OP 앰프는

상기 전원 전압이 그 소스에 연결되고 상기 OP 앰프 출력이 그 게이트에 연결되는 제4 피모스 트랜지스터;

상기 제4 피모스 트랜지스터의 드레인에 그 소스들이 연결되고 상기 제1 전압 및 상기 제2 전압이 각각의 게이트에 연결되는 제5 및 제6 피모스 트랜지스터들;

상기 제5 및 상기 제6 피모스 트랜지스터들의 드레인들과 상기 접지 전압 사이에 각각 연결되고 그 드레인과 그 게이트가 연결된 제2 및 제3 엔모스 트랜지스터;

상기 제2 엔모스 트랜지스터의 게이트가 그 게이트에 연결되고 상기 접지 전압이 그 소스에 연결되어 상기 제2 엔모스 트랜지스터와 전류미러를 구성하는 제4 엔모스 트랜지스터;

상기 OP 앰프 출력이 그 드레인에 연결되고 상기 제3 엔모스 트랜지스터의 게이트가 그 게이트에 연결되고 상기 접지 전압이 그 소스에 연결되어 상기 제3 엔모스 트랜지스터와 전류 미러를 구성하는 제5 엔모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고 상기 제4 엔모스 트랜지스터의 드레인이 그 드레인 및 그 게이트에 연결되는 제7 피모스 트랜지스터; 및

상기 전원 전압이 그 소스에 연결되고 상기 OP 앰프 출력이 그 드레인에 연결되고 상기 제7 피모스 트랜지스터의 게이트가 그 게이트에 연결되어 상기 제7 피모스 트랜지스터와 전류 미러를 구성하는 제8 피모스 트랜지스터를 구비하는 것을 특징으로 하는 이상 전압 검출 및 차단 회로.
제7항에 있어서, 상기 제2 다이오드군은

상기 제3 저항과 상기 접지 전압 사이에 병렬 연결되는 다수개의 다이오드들로 구성되는 것을 특징으로 하는 이상 전압 검출 및 차단 회로.
제1항에 있어서, 상기 스위칭 제어 신호는

상기 전원 전압과 메인 시스템을 연결시키는 스위치를 온/오프시키는 것을 특징으로 하는 이상 전압 검출 및 차단 회로.