KR100870433B1 - 반도체 소자 - Google Patents

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KR100870433B1
KR100870433B1 KR1020070055936A KR20070055936A KR100870433B1 KR 100870433 B1 KR100870433 B1 KR 100870433B1 KR 1020070055936 A KR1020070055936 A KR 1020070055936A KR 20070055936 A KR20070055936 A KR 20070055936A KR 100870433 B1 KR100870433 B1 KR 100870433B1
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강길옥
변상진
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주식회사 하이닉스반도체
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Abstract

본 발명은 외부에서 입력되는 전원전압의 변동으로 인해 바이어스 전압이 불안정해 지는 경우에도 안정적인 타겟 전압레벨을 유지하는 기준전압을 생성할 수 있는 반도체 소자의 기준전압 생성회로에 관한 것으로서, 제1 기준전압을 생성하기 위한 제1 기준전압 발생부와, 제2 기준전압 출력단에 걸린 전압을 분배하여, 온도 변화에 대해 네거티브 특성을 갖는 제1 밴드 갭 전압과 포지티브 특성을 갖는 제2 밴드 갭 전압을 생성하기 위한 제1밴드 갭 회로와, 상기 제1 기준전압을 바이어스 입력으로 하여 상기 제1 밴드 갭 전압과 상기 제2 밴드 갭 전압을 비교하기 위한 제1비교부, 및 상기 제1비교부의 출력신호에 응답하여 상기 제2 기준전압 출력단을 풀업 구동하기 위한 제1구동부를 구비하는 반도체 소자를 제공한다.
전원전압, 기준전압

Description

반도체 소자{SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 반도체 소자의 내부전압 생성회로를 도시한 블록 다이어그램.
도 2는 도 1에 도시된 종래기술에 따른 반도체 소자의 내부전압 생성회로의 구성요소 중 바이어스 전압 생성부와 기준전압 발생부를 상세히 도시한 회로도.
도 3은 외부전원전압의 레벨변동에 따라 도 2에 도시된 바이어스 전압 생성부와 기준전압 발생부에서 출력되는 바이어스 전압과 기준전압의 레벨변동을 도시한 타이밍 다이어그램.
도 4는 본 발명의 실시예에 따른 반도체 소자의 내부전압 생성회로를 도시한 블록 다이어그램.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 반도체 소자의 내부전압 생성회로의 구성요소 중 바이어스 전압 생성부와 밴드 갭 회로를 적용한 제1 및 제2 기준전압 발생부를 상세히 도시한 회로도.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 반도체 소자의 내부전압 생성회로의 구성요소 중 위들러 회로를 적용한 제1 기준전압 발생부 및 밴드 갭 회로를 적용한 제2 기준전압 발생부를 상세히 도시한 회로도.
도 7은 외부전원전압의 레벨변동에 따라 도 5에 도시된 바이어스 전압 생성부와 제1 및 제2 기준전압 발생회로에서 출력되는 바이어스 전압과 제1 및 제2 기준전압의 레벨변동을 도시한 타이밍 다이어그램.
도 8은 외부전원전압의 레벨변동에 따라 도 5에 도시된 제1 및 제2 기준전압 발생회로에서 출력되는 제1 및 제2 기준전압의 레벨변동을 나타낸 시뮬레이션.
*도면의 주요부분에 대한 부호의 설명.
100 , 400 : 바이어스 전압 생성부 120 : 기준전압 발생부
140A, 140B, 140C, 440A, 440B, 440C : 내부기준전압 발생부
160A, 160B, 160C, 460A, 460B, 460C : 내부전압 발생부
420 : 제1 기준전압 발생부 430 : 제2 기준전압 발생부
본 발명은 반도체 설계기술에 관한 것으로서, 특히 반도체 소자의 기준전압 생성회로에 관한 것이며, 더 자세히는 외부에서 입력되는 전원전압의 변동으로 인해 바이어스 전압이 불안정해 지는 경우에도 안정적인 타겟 전압레벨을 유지하는 기준전압을 생성할 수 있는 반도체 소자의 기준전압 생성회로에 관한 것이다.
대부분의 전자회로 시스템에서는 시스템에 공급되는 전원전압이 완벽하게 일 정하게 유지되는 것이 아니고 시간의 흐름, 시스템이 동작하는 주변의 온도, 공정과정에 따른 차이, 전자시스템 및 반도체 칩에서의 발열 등의 원인 - PVT(PROCESS, VOLTAGE, TEMPERATURE)가 변동함 - 으로 인해 변하는 것이 보통이다.
이러한 변화들은 반도체 칩의 동작 특성에 여러 가지 바람직하지 못한 변화를 일으킨다. 따라서 대부분의 정밀한 반도체 칩 내에서는 이러한 변화들과 무관하게 칩 내의 회로들이 동작할 수 있도록 요구된다.
이러한 변화들에 대응하는 좋은 방법 가운데 하나는 변화에 무관하게 항상 일정한 전압을 발생하는 기준 전압발생기를 만들어 기준 전압발생기로부터 출력되는 전압이나 전류를 여타의 다른 회로에 공급하는 것이다.
도 1은 종래기술에 따른 반도체 소자의 내부전압 생성회로를 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 반도체 소자의 내부전압 생성회로는, 외부에서 인가되는 전원전압(VDD) 및 접지전압(VSS)에 응답하여 바이어스 전압(ENABLE)을 생성하기 위한 바이어스 전압 생성부(100)와, 바이어스 전압(ENABLE)을 바이어스 입력으로 하여 기준전압(VREF)을 생성하기 위한 기준전압 발생부(120)와, 기준전압(VREF)에 응답하여 서로 다른 예정된 전압레벨을 갖는 다수의 내부기준전압(VREFP, VREFB, VREFC, …)을 생성하기 위한 다수의 내부기준전압 발생부(140A, 140B, 140C, …), 및 다수의 내부기준전압(VREFP, VREFB, VREFC, …)을 기준으로 다수의 내부전압(VPP, VBB, VCORE)을 생성하기 위한 다수의 내부전압 발생부(160A 160B, 160C)를 구비한다.
도 2는 도 1에 도시된 종래기술에 따른 반도체 소자의 내부전압 생성회로의 구성요소 중 바이어스 전압 생성부와 기준전압 발생부를 상세히 도시한 회로도이다.
도 2를 참조하면, 도 1에 도시된 종래기술에 따른 반도체 소자의 내부전압 생성회로의 구성요소 중 바이어스 전압 생성부(100)는, 전원전압(VDD)단과 접지전원(VSS)단 사이에 직렬로 접속된 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)를 구비하여 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 접속노드(TN)에서 바이어스 전압(ENABLE)을 생성하고, PMOS 트랜지스터(P1)는, 게이트로 인가되는 접지전압(VSS)에 응답하여 소스-드레인 접속된 전원전압(VDD)단과 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 접속노드(TN)가 연결되는 것을 제어하며, NMOS 트랜지스터(N1)는, 소스가 접속된 접지전압(VSS)단과 게이트 및 드레인이 접속된 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 접속노드(TN) 사이에서 다이오드로서 동작한다.
이러한 구성을 갖는 바이어스 전압 생성부(100)의 동작을 설명하면, 전원전압(VDD)이 외부로부터 인가될 때 저항소자로서 동작할 수 있는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)는 항상 턴 온(TURN ON) 되어 있으므로, 설계 당시에 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 사이즈 비율을 결정함으로써 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 접속노드(TN)에 인가되는 바이어스 전압(BIAS)의 타겟 전압레벨이 결정된다.
그리고, 도 1에 도시된 종래기술에 따른 반도체 소자의 내부전압 생성회로의 구성요소 중 기준전압 발생부(120)는, 기준전압(VREF) 출력단에 걸린 전압을 분배하여, 온도 변화에 대하여 네거티브(Negative) 특성을 갖는 제1 밴드 갭 전압(V1)과 포지티브(Positive) 특성을 갖는 제2 밴드 갭 전압(V2)을 생성하기 위한 밴드 갭 회로(122)와, 제1 밴드 갭 전압(V1)과 제2 밴드 갭 전압(V2)을 비교하기 위한 비교부(124), 및 비교부(124)로부터 출력된 구동제어신호(DRV)에 응답하여 기준전압(VREF) 출력단을 구동하기 위한 구동부(126)를 구비한다.
여기서, 밴드 갭 회로(122)는, 기준전압(VREF) 출력단에 걸린 전압을 분배하여, 온도 변화에 대하여 레벨이 네거티브 특성을 갖고 변동하는 제1 밴드 갭 전압(V1)을 생성하는 제1 밴드 갭 전압 생성부(122A), 및 기준전압(VREF) 출력단에 걸린 전압을 분배하여, 온도 변화에 대하여 레벨이 포지티브 특성을 갖고 변동하는 제2 밴드 갭 전압(V2)을 생성하는 제2 밴드 갭 전압 생성부(122B)를 구비한다.
또한, 제1 밴드 갭 전압 생성부(122A)는, 고정된 저항값을 갖는 제1 저항(R1), 및 온도의 변동에 대하여 저항값이 네거티브 특성을 갖고 변동하는 제1 바이폴라 접합 트랜지스터(Bipolar Junction Transistor, Q1)를 구비하고, 기준전압(VREF) 출력단과 접지전압(VSS)단 사이에 제1 저항(R1)과 제1 바이폴라 접합 트랜지스터(Q1)가 직렬접속되며, 제1 저항(R1)과 제1 바이폴라 접합 트랜지스터(Q1)의 접속노드(N1)에서 제1 밴드 갭 전압(V1)을 출력한다.
그리고, 제2 밴드 갭 전압 생성부(122B)는, 고정된 저항값을 갖는 제2 저항(R2), 제3 저항(R3)과, 온도의 변동에 대하여 저항값이 네거티브 특성을 갖고 변동하며 제1 바이폴라 접합 트랜지스터(Q1)보다 X배 큰 이미터 사이즈를 갖는 제2 바이폴라 접합 트랜지스터(Q2)를 구비하고, 제2 저항(R2)과 제3 저항(R3) 및 제2 바이폴라 접합 트랜지스터(Q2)가 기준전압(VREF) 출력단과 접지전압(VSS)단 사이에 직렬접속되며, 제2 저항(R2)과 제3 저항(R3)의 접속노드(N2)에서 제2 밴드 갭 전압(V2)를 출력한다.
그리고, 비교부(124)는, 게이트로 인가되는 제1 밴드 갭 전압(V1)에 응답하여 드레인-소스 접속된 드라이빙 노드(ZN1)와 공통노드(COMN)가 연결되는 것을 제어하는 제1NMOS 트랜지스터(N2)와, 게이트로 인가되는 제2 밴드 갭 전압(V2)에 응답하여 드레인-소스 접속된 출력노드(QN1)와 공통노드(COMN)가 연결되는 것을 제어하는 제2NMOS 트랜지스터(N3)와, 전원전압(VDD)단과 드라이빙 노드(ZN1) 및 출력노드(QN1) 사이에 전류미러 형태로 연결되어 드라이빙 노드(AN1)에 흐르는 전류의 크기와 출력노드(QN1)에 흐르는 전류의 크기가 같도록 제어하는 제1 및 제2 PMOS 트랜지스터(P2, P3), 및 게이트로 인가되는 바이어스 전압(ENABLE)에 응답하여 드레인-소스 접속된 공통노드(COMN)와 접지전압(VSS)단이 연결되는 것을 제어하는 제3 NMOS 트랜지스터(N4)를 구비한다.
그리고, 구동부(126)는, 비교부(124)에서 게이트로 인가되는 구동제어신호(DRV)에 응답하여 소스-드레인 접속된 전원전압(VDD)단과 기준전압(VREF) 출력단이 연결되는 것을 제어하는 PMOS 트랜지스터(P4)를 구비한다.
전술한 구성을 바탕으로 종래의 기술에 따른 반도체 소자의 기준전압 발생부(120)의 동작을 설명하면 다음과 같다.
먼저, 밴드 갭 회로(122)의 구성요소 중 제1 밴드 갭 전압 생성부(122A)에 구비된 제1 바이폴라 접합 트랜지스터(Q1)와, 제2 밴드 갭 전압 생성부(122B)에 구비된 제2 바이폴라 접합 트랜지스터(Q2)의 저항값은 전술한 바와 같이 온도 변화에 대하여 네거티브 특성을 갖는다.
그런데, 순방향으로 바이어스된 제1 바이폴라 접합 트랜지스터(Q1)와 제2 바이폴라 접합 트랜지스터(Q2)는 이미터(Emitter) 단의 면적 비가 1:X로 설계되어 있고, 이러한 이미터 단의 면적 차이로 인해, 제1 바이폴라 접합 트랜지스터(Q1)를 통해 흐르는 전류밀도와 제2 바이폴라 접합 트랜지스터(Q2)를 통해 흐르는 전류밀도가 서로 다르게 되고, 따라서, 제1 바이폴라 접합 트랜지스터(Q1)의 베이스(Base) 단과 이미터 단 사이에 형성되는 제1베이스-이미터 전압(VBE1)과 제2 바이폴라 접합 트랜지스터(Q2)의 베이스 단과 이미터 단 사이에 형성되는 제2베이스-이미터 전압(VBE2) 의 크기가 서로 다르게 된다.
즉, 제1베이스-이미터 전압(VBE2)과 제2베이스-이미터 전압(VBE2)의 차이인 델타 베이스-이미터 전압(ΔVBE)은 수학식 1과 같이 정의할 수 있다.
Figure 112007041641760-pat00001
참고적으로, 수학식 1에서 K는 볼츠만(Boltzmann) 상수를 나타내며, T는 절 대온도를 나타낸다. 그리고, q는 전하량을 X는 이미터 단의 단면적을 나타낸다.
수학식 1에 나타난 바와 같이, 델타 베이스-이미터 전압(ΔVBE)은 절대온도 T에 비례하는 것을 알 수 있다. 즉, 델타 베이스-이미터 전압(ΔVBE)은 온도 변화에 대하여 포지티브 특성을 갖는다. 따라서, 제1베이스-이미터 전압(VBE1)과 같은 값인 제1 밴드 갭 전압(V1)은 온도 변화에 대하여 네가티브 특성을 갖고, 델타 베이스-이미터 전압(ΔVBE)과 같은 값인 제2 밴드 갭 전압(V2)은 온도 변화에 대하여 포지티브 특성을 갖는다.
이러한, 제1 밴드 갭 전압(V1)과 제2 밴드 갭 전압(V2)은 비교부(124)로 입력되어 구동제어신호(DRV)의 전압레벨을 결정하는데 영향을 미침으로써 구동부(126)의 동작을 제어하여 기준전압(VREF) 출력단의 레벨을 결정하게 된다.
구체적으로 비교부(124) 및 구동부(126)의 동작을 살펴보면, 온도가 증가하여 제1 밴드 갭 전압(V1)의 레벨이 감소하는 경우. 제1 밴드 갭 전압(V1)에 대응하는 드라이빙 노드(ZN1)로 흐르는 전류의 양이 감소하면서 드라이빙 노드(ZN1)의 레벨이 감소하기 시작한다. 동시에 전류미러링에 의해 출력노드(QN1)로 흐르는 전류의 양도 감소하려 한다. 즉, 출력노드(QN1)의 레벨이 감소하려 한다. 이때, 전술한 바와 같이 온도가 증가하는 것에 대응하여 제2 밴드 갭 전압(V2)의 레벨이 증가함으로써 전류미러링에 의해 출력노드(QN1)로 흐르는 전류의 양이 감소하는 것을 보상하여 출력노드(QN1)로 흐르는 전류의 양이 변동하는 것을 방지하며, 출력노드(QN1)의 레벨, 즉, 구동제어신호(DRV)의 레벨은 변동하지 않는다.
따라서, 구동부(126)의 구동력은 변동하지 않고, 기준전압(VREF) 출력단의 레벨은 변동하지 않는다.
또한, 기준전압(VREF) 출력단에 인가된 전압의 레벨을 제1 밴드 갭 전압(V1)과 제2 밴드 갭 전압(V2)을 사용한 수식으로 나타낼 수 있는데, 이때, 전술한 바와 같이 제1 밴드 갭 전압(V1)과 제1베이스-이미터 전압(VBE1)은 같은 의미로 사용되어 온도 변화에 대하여 그 전압레벨이 네가티브 특성을 갖고, 제2 밴드 갭 전압(V2)과 델타 베이스-이미터 전압(ΔVBE)은 같은 의미로 사용되어 온도 변화에 대하여 그 전압레벨이 포지티브 특성을 갖는다.
먼저, 델타 베이스-이미터 전압(ΔVBE)은 제1 저항(R1) 양단에 걸리는 제1 저항 전압(VR1)과 같은 값이므로, 제1 저항(R1)을 통하여 흐르는 제1 전류(I1)는 수학식 2와 같이 정의할 수 있다.
Figure 112007041641760-pat00002
따라서, 기준전압(VREF)은, 수학식 3과 같이 정의할 수 있다.
Figure 112007041641760-pat00003
수학식 3에 나타난 바와 같이, 기준전압(VREF)은 제1 바이폴라 접합 트랜지스터(Q1)의 베이스-이미터에 형성되는 제1 베이스-이미터 전압(VBE1)에 비례하며, 제2 저항(R2)/제1 저항(R1) - R2/R1 - 과 델타 베이스-이미터 전압(ΔVBE)에 비례하는 것을 알 수 있다.
즉, 종래의 기술에 따른 기준전압 발생부(120)는, 온도 변화에 대하여 네가티브 특성을 갖는 제1 밴드 갭 전압(V1) 및 포지티브 특성을 갖는 제2 밴드 갭 전압(V2)을 이용하여 온도 변동과 관계없이 안정적인 레벨을 유지하는 기준전압(VREF)을 생성하는 것이 가능하다.
상기와 같은 원리에 의해 생성된 기준전압(VREF)은 이상적이라면 PVT 변동과 상관없이 항상 예정된 타겟 전압레벨을 유지하여야 한다. 하지만, 외부에서 입력되는 전원전압(VDD)의 레벨이 PVT 변동으로 인해 상대적으로 많이 증가하여 바이어스 전압(ENABLE)의 레벨이 상대적으로 많이 증가하는 경우 다음과 같은 원인으로 인해 기준전압(VREF) 출력단이 예정된 타겟 전압레벨을 유지하지 못하는 문제가 발생할 수 있다.
먼저, 바이어스 전압(ENABLE)의 레벨이 상대적으로 적게 증가하는 경우에, 즉, 바이어스 전압(ENABLE)의 레벨 증가폭에 대응하여 비교부(124) 내부의 공통노드(COMN)의 레벨이 감소하기 시작한다. 이때는 비교부(124)가 정상적으로 동작하므로 기준전압(VREF) 출력단이 예정된 타겟 전압레벨을 유지한다.
그 후, 바이어스 전압(ENABLE)의 레벨이 상대적으로 크게 증가하게 되면, 비교부(124) 내부의 제3NMOS 트랜지스터(N4)가 전류원으로 동작하는데 필요조건인 <수학식4>와 같은 조건을 만족시키지 못해 의해 전류원으로서 동작하지 못하게 된다.
Figure 112007041641760-pat00004
즉, 제3NMOS 트랜지스터(N4)의 게이트로 인가되는 바이어스 전압(ENABLE)의 레벨이 크게 증가하는 것으로 인해 제3NMOS 트랜지스터(N4)가 포화(saturation) 상태를 유지하지 못하고 선형(linear) 상태가 되어 드레인-소스 사이에 흐르는 전류의 크기가 불안정하게 변동하여 전류원으로서 작동하지 못하게 된다.
이렇게, 비교부(124) 내부의 제3NMOS 트랜지스터(N4)가 전류원으로 동작하지 못하게 되면 제1 밴드 갭 전압(V1)과 제2 밴드 갭 전압(V2)이 입력되는 제1 및 제2 NMOS 트랜지스터(N2, N3)의 게이트 단에 오프셋 전압이 발생하는 문제점이 있다.
따라서, 밴드 갭 회로(122)에서 생성된 제1 밴드 갭 전압(V1) 또는 제2 밴드 갭 전압(V2)의 레벨이 비교부(124)의 오프셋 전압으로 인해 추가적인 레벨 증가이 이루어지므로 기준전압(VREF) 출력단의 레벨이 예정된 타겟 전압레벨을 유지하지 못하는 문제점이 발생한다.
도 3은 외부전원전압의 레벨변동에 따라 도 2에 도시된 바이어스 전압 생성부와 기준전압 발생부에서 출력되는 바이어스 전압과 기준전압의 레벨변동을 도시한 타이밍 다이어그램이다.
도 3을 참조하면, 외부에서 입력되는 전원전압(VDD)의 레벨이 증가함에 대응하여 바이어스 전압 생성부(100)에서 생성된 바이어스 전압(ENABLE)의 레벨이 증가하고, 바이어스 전압(ENABLE)의 레벨이 증가함에 따라 기준전압 발생부(120)에서 출력되는 기준전압(VREF)의 레벨이 증가하는 것을 알 수 있다.
전술한 바와 같이 외부에서 입력되는 전원전압(VDD)의 레벨 변동에 따라 기준전압(VREF)의 레벨이 변동하게 되면, 이러한 기준전압(VREF)의 레벨을 기준으로 생성하는 다수의 내부전압(VPP, VBB, VCORE, …)의 레벨은 기준전압(VREF)의 레벨변동폭보다 더 큰 폭으로 변동하는 문제점이 있다.
또한, 향후에 생산되는 반도체 메모리 소자는 점점 고속 동작을 추구할 것으로 예상되기 때문에, 외부에서 입력되는 전원전압(VDD)의 레벨변동에 대응하여 변동하는 기준전압(VREF)의 레벨변동으로 인해 반도체 소자가 오동작할 수 있는 문제 점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 외부에서 입력되는 전원전압(VDD)의 레벨이 상대적으로 크게 증가하는 경우에도 예정된 타겟 전압레벨을 유지하는 안정적인 기준전압(VREF)을 생성할 수 있는 반도체 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 실시예에 따르면, 제1 기준전압을 생성하기 위한 제1 기준전압 발생수단; 제2 기준전압 출력단에 걸린 전압을 분배하여, 온도 변화에 대해 네거티브 특성을 갖는 제1 밴드 갭 전압과 포지티브 특성을 갖는 제2 밴드 갭 전압을 생성하기 위한 제1밴드 갭 회로; 상기 제1 기준전압을 바이어스 입력으로 하여 상기 제1 밴드 갭 전압과 상기 제2 밴드 갭 전압을 비교하기 위한 제1비교수단; 및 상기 제1비교수단의 출력신호에 응답하여 상기 제2 기준전압 출력단을 풀업 구동하기 위한 제1구동수단을 구비하는 반도체 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따르면, 제1 기준전압을 생성하는 단계; 제2 기준전압 출력단에 걸린 전압을 분배하여, 온도 변화에 대해 네거티브 특성을 갖는 제1 밴드 갭 전압과 포지티브 특성을 갖는 제2 밴 드 갭 전압을 생성하는 단계; 상기 제1기준전압을 바이어스 입력으로 하여 상기 제1 밴드 갭 전압과 상기 제2 밴드 갭 전압을 비교하여 제1비교전압을 출력하는 단계; 및 상기 제1비교전압에 응답하여 상기 제2 기준전압 출력단을 풀업 구동하는 단계를 포함하는 반도체 소자의 구동방법을 제공하는데 그 목적이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4는 본 발명의 실시예에 따른 반도체 소자의 내부전압 생성회로를 도시한 블록 다이어그램이다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 소자의 내부전압 생성회로는, 외부에서 인가되는 전원전압(VDD) 및 접지전압(VSS)에 응답하여 바이어스 전압(ENABLE)을 생성하기 위한 바이어스 전압 생성부(400)와, 바이어스 전압(ENABLE)을 바이어스 입력으로 하여 제1 기준전압(VREF1)을 생성하기 위한 제1 기준전압 발생부(420)와, 제1 기준전압(VREF1)을 바이어스 입력으로 하여 제2 기준전압(VREF2)을 생성하기 위한 제2 기준전압 발생부(430)와, 제2 기준전압(VREF2)에 응답하여 서로 다른 예정된 전압레벨을 갖는 다수의 내부기준전압(VREFP, VREFB, VREFC, …) 을 생성하기 위한 다수의 내부기준전압 발생부(440A, 440B, 440C, …), 및 다수의 내부기준전압(VREFP, VREFB, VREFC, …)을 기준으로 다수의 내부전압(VPP, VBB, VCORE, …)을 생성하기 위한 다수의 내부전압 발생부(460A, 460B, 460C)를 구비한다.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 반도체 소자의 내부전압 생성회로의 구성요소 중 바이어스 전압 생성부와 밴드 갭 회로를 적용한 제1 및 제2 기준전압 발생부를 상세히 도시한 회로도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 소자의 내부전압 생성회로의 구성요소 중 바이어스 전압 생성부(400)와 제1 및 제2 기준전압 발생부(420, 430)는 도 2를 바탕으로 종래기술에서 설명한 바이어스 전압 생성부(100) 및 기준전압 발생부(120)와 유사한 구성을 갖는 것을 알 수 있다.
먼저, 도 5에 도시된 본 발명의 실시예에 따른 바이어스 전압 생성부(400)와 도 2에 도시된 종래기술에 따른 바이어스 전압 생성부(100)는 그 구성 및 동작이 같으므로 본 발명의 실시예에 따른 바이어스 전압 생성부(400)의 구성 및 동작에 대한 설명은 종래기술을 참조하기로 한다.
그리고, 도 5에 도시된 본 발명의 실시예에 따른 제1 기준전압 발생부(420) 역시 도 2에 도시된 종래기술에 따른 기준전압 발생부(120)와 그 구성 및 동작이 같으므로 본 발명의 실시예에 따른 제1 기준전압 발생부(420)의 구성 및 동작에 대한 설명은 종래기술을 참조하기로 한다.
그리고, 도 5에 도시된 본 발명의 실시예에 따른 제2 기준전압 발생부(430) 는 그 구성만 보면 도 3에 도시된 종래기술에 따른 기준전압 발생부(120)와 같은 구성을 갖는 것 같지만 그 구성을 구체적으로 살펴보면 차이가 있는 것을 알 수 있다.
구체적으로 도 5에 도시된 본 발명의 실시예에 따른 제2 기준전압 발생부(430)의 구성을 살펴보면, 제2 기준전압(VREF2) 출력단에 걸린 전압을 분배하여, 온도 변화에 대해 네거티브 특성을 갖는 제1 밴드 갭 전압(V3)과 포지티브 특성을 갖는 제2 밴드 갭 전압(V4)을 생성하기 위한 밴드 갭 회로(432)와, 제1 기준전압(VREF1)을 바이어스 입력으로 하여 제1 밴드 갭 전압(V3)과 상기 제2 밴드 갭 전압(V4)을 비교하기 위한 비교부(434), 및 비교부(434)의 출력신호에 응답하여 제2 기준전압(VREF2) 출력단을 풀업 구동하기 위한 구동부(436)을 구비한다.
여기서, 밴드 갭 회로(432)는, 도 2에 도시된 종래기술에 따른 기준전압 발생부(120)의 밴드 갭 회로(122)와 그 구성 및 동작이 일치하므로 본 발명의 실시예에 따른 제2 기준전압 발생부(430)의 밴드 갭 회로(432)의 구성 및 동작에 대한 설명은 종래기술을 참조하기로 한다.
마찬가지로, 구동부(436)는, 도 2에 도시된 종래기술에 따른 기준전압 발생부(120)의 구동부(126)와 그 구성 및 동작이 일치하므로 본 발명의 실시예에 따른 제2 기준전압 발생부(430)의 구동부(436)의 구성 및 동작에 대한 설명은 종래기술을 참조하기로 한다.
하지만, 본 발명의 실시예에 따른 제2 기준전압 발생부(430)의 비교부(434)는 바이어스 입력은 제1 기준전압 발생부(420)에서 생성된 제1 기준전압(VREF1)을 사용하여 도 2에 도시된 종래기술에 따른 기준전압 발생부(120)의 구동부(126)에서 바이어스 입력은 바이어스 전압 생성부(400)에서 생성된 바이어스 전압(ENABLE)을 사용한 것과 확실한 차이를 보인다.
이렇게, 본 발명의 실시예에 따른 제2 기준전압 발생부(430)의 비교부(434)에서 바이어스 입력으로 바이어스 전압(ENABLE) 대신에 제1 기준전압(VREF1)을 사용하게 되면 다음과 같은 원리에 의해 외부에서 입력되는 전원전압(VDD)의 증가와 상관없이 제2 기준전압(VREF2) 출력단에 걸리는 전압의 레벨이 안정적인 타겟 전압레벨을 유지할 수 있다.
먼저, 도 5에 도시된 본 발명의 실시예에 따른 바이어스 전압 생성부(400)와 제1 기준전압 발생부(420)의 동작은 도 2에 도시된 종래기술에 따른 바이어스 전압 생성부(100)와 기준전압 발생부(120)의 동작과 일치한다고 하였으므로 도 5에 도시된 본 발명의 실시예에 따른 바이어스 전압 생성부(400)에서는 외부에서 입력되는 전원전압(VDD)의 레벨이 증가함에 대응하여 그 전압레벨이 증가하는 바이어스 전압(ENABLE)을 생성하게 되고, 바이어스 전압(ENABLE)의 레벨이 증가함에 따라 제1 기준전압 발생부(420)에서는 오프셋 전압이 발생하여 제1 기준전압(VREF)의 레벨이 증가한다.
그런데, 바이어스 전압 생성부(400)에서 생성되는 바이어스 전압(ENABLE)은 외부에서 입력되는 전원전압(VDD)을 일정비율로 분배하여 생성한 전압(ENABLE)이므로 PVT 변동에 의해 전원전압(VDD)의 레벨이 증가하는 레벨변동폭보다 상대적으로 작은 전압레벨 증가폭을 갖는다.
그리고, 제1 기준전압 발생부(420)에서 생성되는 제1 기준전압(VREF1)은 바이어스 전압(ENABLE)의 레벨이 일정레벨 이상으로 증가함에 따라 입력단에 발생하는 오프셋 전압에 의해 그 전압레벨이 증가하는 것이기 때문에 오프셋 전압의 레벨이 제1 기준전압(VREF1)의 타겟 전압레벨에 비하여 상대적으로 매우 작다는 것을 감안하면, PVT 변동에 의해 그 전압레벨이 증가하는 제1 기준전압(VREF1)의 레벨변동폭은 바이어스 전압(ENABLE)의 레벨이 증가하는 레벨변동폭보다 상대적으로 매우 작은 전압레벨 증가폭을 갖는다.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 반도체 소자의 내부전압 생성회로의 구성요소 중 위들러 회로를 적용한 제1 기준전압 발생부 및 밴드 갭 회로를 적용한 제2 기준전압 발생부를 상세히 도시한 회로도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 반도체 소자의 내부전압 생성회로의 구성요소 중 위들러 회로를 적용한 제1 기준전압 발생부(420)는, 도 5에 도시된 밴드 갭 회로를 적용한 제1 기준전압 발생부(420)와 다르게 바이어스 전압(ENABLE)을 입력받지 않아도 되는 것을 알 수 있다.
따라서, 위들러 회로를 적용한 제1 기준전압 발생부(420)를 사용하는 경우에 도 4에 도시된 본 발명의 실시예에 따른 반도체 소자의 내부전압 생성회로의 구성요소 중 바이어스 전압 생성부(400)가 필요하지 않다.
또한, 위들러 회로를 적용한 제1 기준전압 발생부(420)에서 생성되는 제1 기준전압(VREF1)은 도 5에 도시된 밴드 갭 회로를 적용한 제1 기준전압 발생부(420)에서 생성되는 제1기준전압(VREF1)과 거의 같은 특성을 갖는다.
즉, <수학식5> 같은 과정을 통해 출력되는 제1 기준전압(VREF1)의 전압레벨을 정의할 수 있다.
Figure 112007041641760-pat00005
즉, 제1 기준전압(VREF1)은 외부에서 입력되는 전원전압(VDD)와 무관한 것을 알 수 있다. 하지만, <수학식5>의 결론에 따른 제1 기준전압(VREF1)은 이상적인 경우이고 실제로는 내부의 MOS 트랜지스터(M1, M2, M3, M4, M5, M6) 사이에 발생하는 채널 랭스 모듈레이션(channel length modulation)에 의해 제1 기준전압(VREF1)의 전압레벨은 전원전압(VDD)의 전압레벨에 영향을 받는다.
따라서, 도 5에 도시된 밴드 갭 회로를 적용한 제1 기준전압 발생부(420)에서 생성되는 제1기준전압(VREF1)과 같이 외부에서 입력되는 전원전압(VDD)의 레벨이 증가할 때 위들러 회로를 적용한 제1 기준전압 발생부(420)에서 생성되는 제1기준전압(VREF1)의 전압레벨도 증가한다.
물론, 도 5에 도시된 밴드 갭 회로를 적용한 제1 기준전압 발생부(420)에서 생성되는 제1기준전압(VREF1)과 마찬가지로 외부에서 입력되는 전원전압(VDD)의 레벨이 증가하는 전압레벨 증가폭에 비해 위들러 회로를 적용한 제1 기준전압 발생부(420)에서 생성되는 제1기준전압(VREF1)의 레벨이 증가하는 전압레벨 증가폭은 상대적으로 매우 작은 값이다.
이렇게, PVT 변동에 의해 전원전압(VDD)의 레벨이 증가하는 레벨변동폭보다 상대적으로 매우 작은 레벨변동폭을 갖는 제1 기준전압(VREF1)이 제2 기준전압 발생부(430)의 구성요소 중 비교부(434)의 바이어스 입력으로 사용되면, 외부에서 입력되는 전원전압(VDD)의 레벨이 상대적으로 매우 크게 증가하지 않는 이상 비교부(434)의 입력단에 오프셋 전압이 발생할 확률이 상대적으로 크게 줄어든다. 실제로, 외부에서 입력되는 전원전압(VDD)의 레벨이 매우 크게 증가할 확률은 거의 없으므로 외부에서 입력되는 전원전압(VDD)의 레벨이 증가하는 것과 상관없이 제2 기준전압(VREF2)의 레벨이 항상 안정적인 레벨을 유지한다고 하여도 무방할 것이다.
도 7은 외부전원전압의 레벨변동에 따라 도 5에 도시된 바이어스 전압 생성부와 제1 및 제2 기준전압 발생회로에서 출력되는 바이어스 전압과 제1 및 제2 기준전압의 레벨변동을 도시한 타이밍 다이어그램이다.
도 7을 참조하면, 외부에서 입력되는 전원전압(VDD)의 레벨이 증가하는 것에 대응하여 바이어스 전압 생성부(400)에서 생성된 바이어스 전압(ENABLE)의 레벨이 증가하지만, 전원전압(VDD)의 레벨이 증가하는 레벨변동폭보다 바이어스 전압(ENABLE)의 레벨이 증가하는 레벨변동폭이 상대적으로 작은 것을 알 수 있다.
마찬가지로, 바이어스 전압(ENABLE)의 레벨이 증가하는 것에 대응하여 제1 기준전압(VREF1)의 레벨이 증가하지만, 바이어스 전압(ENABLE)의 레벨이 증가하는 레벨변동폭보다 제1 기준전압(VREF1)의 레벨이 증가하는 레벨변동폭이 상대적으로 작은 것을 알 수 있다.
또한, 제1 기준전압(VREF1)의 레벨이 증가하는 것에 대응하여 제2 기준전압(VREF2)의 레벨이 증가하지만, 제1 기준전압(VREF1)의 레벨이 증가하는 레벨변동폭보다 제2 기준전압(VREF2)의 레벨이 증가하는 레벨변동폭 상대적으로 작은 것을 알 수 있다.
최종적으로 외부에서 입력되는 전원전압(VDD)의 레벨이 증가하는 레벨변동폭과 제2 기준전압(VREF2)의 레벨이 증가하는 레벨변동폭을 비교하면, 제2 기준전압(VREF2)의 레벨은 거의 증가하지 않는 것을 알 수 있다.
도 8은 외부전원전압의 레벨변동에 따라 도 5에 도시된 제1 및 제2 기준전압 발생회로에서 출력되는 제1 및 제2 기준전압의 레벨변동을 나타낸 시뮬레이션이다.
도 8을 참조하면, 도 5에 도시된 제1 및 제2 기준전압 발생회로(420, 430)를 반도체 소자에 실제로 구현하였을 때 외부전원전압의 레벨변동에 따른 제1 기준전압(VREF1)과 제2 기준전압(VREF2)의 레벨변동 차이를 알 수 있다.
구체적으로, 초기화 구간(①)에서는 반도체 소자에 전원전압(VDD)이 공급되어 제1 및 제2 기준전압(VREF1, VREF2)이 타겟 전압 레벨에 도달한다.
초기화 구간(①) 이후 첫 번째 시점(②)에서 제1 기준전압(VREF1)의 전압레벨은 1.179V이고 제2 기준전압(VREF2)의 전압레벨은 1.185V이다. 이때, 제1 기준전압(VREF1)와 제2 기준전압(VREF2)의 레벨이 차이(0.006V)가 있지만, 제1 및 제2 기준전압(VREF1, VREF2)이 타겟 전압 레벨을 기준으로 보면 상대적으로 매우 작은 값이므로 무시할 수 있는 수준이다.
첫 번째 시점(②) 이후 전원전압(VDD)의 레벨을 약 1V정도 증가시킨 두 번째 시점에서 제1 기준전압(VREF1)의 전압레벨은 1.201V이고 제2 기준전압(VREF2)의 전압레벨은 1.187V이다. 따라서, 첫 번째 시점(②)에 비해 두 번째 시점(③)에서 제1 기준전압(VREF1)의 전압레벨은 0.022V가 증가했지만 제2 기준전압(VREF1)의 전압레벨은 0.002V가 증가한 것을 알 수 있다. 즉, 제1 기준전압(VREF1)의 레벨 증가폭이 제2 기준전압(VREF2)의 레벨증가폭에 비해 11배 큰 것을 알 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 외부에서 입력되는 전원전압(VDD)의 레벨이 PVT 변동으로 상대적으로 크게 증가하는 경우에도 예정된 타겟 전압레벨을 유지하는 안정적인 기준전압(VREF2)을 생성할 수 있다. 즉, 기준전압(VREF2)의 레벨변동으로 발생할 수 있는 반도체 소자의 오동작을 방지한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진잔에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
전술한 본 발명은 외부에서 입력되는 전원전압의 레벨이 상대적으로 크게 증가하는 경우 기준전압을 생성하는 회로를 여러 단계로 구성함으로써 예정된 타겟 전압레벨을 유지하는 안정적인 기준전압을 생성할 수 있는 효과가 있다.

Claims (19)

  1. 제1 기준전압을 생성하기 위한 제1 기준전압 발생수단;
    제2 기준전압 출력단에 걸린 전압을 분배하여, 온도 변화에 대해 네거티브 특성을 갖는 제1 밴드 갭 전압과 포지티브 특성을 갖는 제2 밴드 갭 전압을 생성하기 위한 제1밴드 갭 회로;
    상기 제1 기준전압을 바이어스 입력으로 하여 상기 제1 밴드 갭 전압과 상기 제2 밴드 갭 전압을 비교하기 위한 제1비교수단; 및
    상기 제1비교수단의 출력신호에 응답하여 상기 제2 기준전압 출력단을 풀업 구동하기 위한 제1구동수단
    을 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2기준전압에 응답하여 서로 다른 예정된 전압레벨을 갖는 다수의 내부기준전압을 생성하기 위한 다수의 내부기준전압 생성수단; 및
    상기 다수의 내부기준전압의 레벨을 기준으로 다수의 내부전압을 생성하기 위한 다수의 내부전압 생성수단을 더 구비하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1밴드 갭 회로는,
    상기 제2 기준전압 출력단에 걸린 전압을 분배하여 온도 변화에 대해 네거티브 특성을 갖는 상기 제1 밴드 갭 전압을 생성하기 위한 제1 밴드 갭 전압 생성부; 및
    상기 제2 기준전압 출력단에 걸린 전압을 분배하여 온도 변화에 대해 포지티브 특성을 갖는 상기 제2 밴드 갭 전압을 생성하기 위한 제2 밴드 갭 전압 생성부를 구비하는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 밴드 갭 전압 생성부는,
    온도의 변동에 대하여 고정된 저항값을 갖는 제1 저항; 및
    온도의 변동에 대하여 저항값이 네거티브 특성을 갖는 제1 바이폴라 접합 트랜지스터를 구비하고,
    상기 제2 기준전압 출력단과 접지전압단 사이에 상기 제1 저항과 상기 제1 바이폴라 접합 트랜지스터가 직렬접속되며, 상기 제1 저항과 상기 제1 바이폴라 접합 트랜지스터의 접속노드에서 상기 제1 밴드 갭 전압을 출력하는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제2밴드 갭 전압 생성부는,
    온도의 변동에 대하여 고정된 저항값을 갖는 제2 저항;
    온도의 변동에 대하여 고정된 저항값을 갖는 제3 저항;
    온도의 변화에 대하여 저항값이 네거티브 특성을 갖으며, 상기 제1 바이폴라 접합 트랜지스터보다 X배 큰 이미터 사이즈를 갖는 제2 바이폴라 접합 트랜지스터를 구비하고,
    상기 제2 기준전압 출력단과 접지전압단 사이에 상기 제2 저항과 상기 제3 저항 및 상기 제2 바이폴라 접합 트랜지스터가 직렬접속되며, 상기 제2 저항과 상기 제3 저항의 접속노드에서 상기 제2 밴드 갭 전압을 출력하는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 비교수단은,
    게이트로 인가되는 상기 제1 밴드 갭 전압에 응답하여 드레인-소스 접속된 드라이빙 노드와 공통노드가 연결되는 것을 제어하는 제1NMOS 트랜지스터;
    게이트로 인가되는 상기 제2 밴드 갭 전압에 응답하여 드레인-소스 접속된 출력노드와 상기 공통노드가 연결되는 것을 제어하는 제2NMOS 트랜지스터;
    전원전압단과 상기 드라이빙 노드 및 상기 출력노드 사이에 전류미러 형태로 연결되어 상기 드라이빙 노드에 흐르는 전류의 크기와 상기 출력노드에 흐르는 전류의 크기가 같도록 제어하는 제1 및 제2 PMOS 트랜지스터; 및
    게이트로 인가되는 상기 제1기준전압에 응답하여 드레인-소스 접속된 상기 공통노드와 접지전압단이 연결되는 것을 제어하는 제3 NMOS 트랜지스터를 구비하는 반도체 소자.
  7. 제1항에 있어서,
    상기 구동수단은,
    게이트로 인가되는 상기 비교수단의 출력신호에 응답하여 소스-드레인 접속된 전원전압단과 상기 제2 기준전압 출력단이 연결되는 것을 제어하는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1기준전압 발생수단은,
    제1 기준전압 출력단에 걸린 전압을 분배하여, 온도 변화에 대해 네거티브 특성을 갖는 제3 밴드 갭 전압과 포지티브 특성을 갖는 제4 밴드 갭 전압을 생성하기 위한 제2밴드 갭 회로;
    바이어스 전압 생성수단에서 생성된 바이어스 전압을 바이어스 입력으로 하여 상기 제3 밴드 갭 전압과 제4밴드 갭 전압을 비교하기 위한 제2비교수단; 및
    상기 제2비교수단의 출력신호에 응답하여 상기 제1 기준전압 출력단을 풀업 구동하기 위한 제2구동수단을 구비하는 반도체 소자.
  9. 제8항에 있어서,
    상기 바이어스 전압 생성수단은,
    전원전압단과 접지전원단 사이에 직렬로 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비하여 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 접속노드에서 상기 바이어스 전압을 생성하고,
    상기 PMOS 트랜지스터는, 게이트로 인가되는 접지전압에 응답하여 소스-드레인 접속된 전원전압단과 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 접속노드가 연결되는 것을 제어하며,
    상기 NMOS 트랜지스터는, 소스가 접속된 접지전압단과 게이트 및 드레인이 접속된 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 접속노드 사이에서 다이오드로서 동작하는 것을 특징으로 하는 반도체 소자.
  10. 제8항에 있어서,
    상기 제2밴드 갭 회로는,
    상기 제1 기준전압 출력단에 걸린 전압을 분배하여 온도 변화에 대해 네거티브 특성을 갖는 상기 제3 밴드 갭 전압을 생성하기 위한 제3 밴드 갭 전압 생성부; 및
    상기 제1 기준전압 출력단에 걸린 전압을 분배하여 온도 변화에 대해 포지티브 특성을 갖는 상기 제4 밴드 갭 전압을 생성하기 위한 제4 밴드 갭 전압 생성부를 구비하는 것을 특징으로 하는 반도체 소자.
  11. 제10항에 있어서,
    상기 제3 밴드 갭 전압 생성부는,
    온도의 변동에 대하여 고정된 저항값을 갖는 제1 저항; 및
    온도의 변동에 대하여 저항값이 네거티브 특성을 갖는 제1 바이폴라 접합 트랜지스터를 구비하고,
    상기 제1 기준전압 출력단과 접지전압단 사이에 상기 제1 저항과 상기 제1 바이폴라 접합 트랜지스터가 직렬접속되며, 상기 제1 저항과 상기 제1 바이폴라 접합 트랜지스터의 접속노드에서 상기 제3 밴드 갭 전압을 출력하는 것을 특징으로 하는 반도체 소자.
  12. 제11항에 있어서,
    상기 제4 밴드 갭 전압 생성부는,
    온도의 변동에 대하여 고정된 저항값을 갖는 제2 저항;
    온도의 변동에 대하여 고정된 저항값을 갖는 제3 저항;
    온도의 변화에 대하여 저항값이 네거티브 특성을 갖으며, 상기 제1 바이폴라 접합 트랜지스터보다 X배 큰 이미터 사이즈를 갖는 제2 바이폴라 접합 트랜지스터를 구비하고,
    상기 제1 기준전압 출력단과 접지전압단 사이에 상기 제2 저항과 상기 제3 저항 및 상기 제2 바이폴라 접합 트랜지스터가 직렬접속되며, 상기 제2 저항과 상기 제3 저항의 접속노드에서 상기 제4 밴드 갭 전압을 출력하는 것을 특징으로 하는 반도체 소자.
  13. 제8항에 있어서,
    상기 제2비교수단은,
    게이트로 인가되는 상기 제3 밴드 갭 전압에 응답하여 드레인-소스 접속된 드라이빙 노드와 공통노드가 연결되는 것을 제어하는 제1NMOS 트랜지스터;
    게이트로 인가되는 상기 제4 밴드 갭 전압에 응답하여 드레인-소스 접속된 출력노드와 상기 공통노드가 연결되는 것을 제어하는 제2NMOS 트랜지스터;
    전원전압단과 상기 드라이빙 노드 및 상기 출력노드 사이에 전류미러 형태로 연결되어 상기 드라이빙 노드에 흐르는 전류의 크기와 상기 출력노드에 흐르는 전류의 크기가 같도록 제어하는 제1 및 제2 PMOS 트랜지스터; 및
    게이트로 인가되는 상기 바이어스에 응답하여 드레인-소스 접속된 상기 공통노드와 접지전압단이 연결되는 것을 제어하는 제3 NMOS 트랜지스터를 구비하는 반도체 소자.
  14. 제8항에 있어서,
    상기 제2구동수단은,
    게이트로 인가되는 상기 제2비교수단의 출력신호에 응답하여 소스-드레인 접속된 전원전압단과 상기 제1 기준전압 출력단이 연결되는 것을 제어하는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자.
  15. 제1 기준전압을 생성하는 단계;
    제2 기준전압 출력단에 걸린 전압을 분배하여, 온도 변화에 대해 네거티브 특성을 갖는 제1 밴드 갭 전압과 포지티브 특성을 갖는 제2 밴드 갭 전압을 생성하는 단계;
    상기 제1기준전압을 바이어스 입력으로 하여 상기 제1 밴드 갭 전압과 상기 제2 밴드 갭 전압을 비교하여 제1비교전압을 출력하는 단계; 및
    상기 제1비교전압에 응답하여 상기 제2 기준전압 출력단을 풀업 구동하는 단계
    를 포함하는 반도체 소자의 구동방법.
  16. 제15항에 있어서,
    상기 제2기준전압에 응답하여 서로 다른 예정된 전압레벨을 갖는 다수의 내부기준전압을 생성하는 단계; 및
    상기 다수의 내부기준전압의 레벨을 기준으로 다수의 내부전압을 생성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 구동방법.
  17. 제15항에 있어서,
    상기 제1기준전압을 생성하는 단계는,
    제1 기준전압 출력단에 걸린 전압을 분배하여, 온도 변화에 대해 네거티브 특성을 갖는 제3 밴드 갭 전압과 포지티브 특성을 갖는 제4 밴드 갭 전압을 생성하는 단계;
    바이어스 전압을 바이어스 입력으로 하여 상기 제3 밴드 갭 전압과 상기 제4 밴드 갭 전압을 비교하여 제2비교전압을 출력하는 단계; 및
    상기 제2비교전압에 응답하여 상기 제2 기준전압 출력단을 풀업 구동하는 단계
    를 포함하는 반도체 소자의 구동방법.
  18. 제1 기준전압을 생성하기 위한 제1 기준전압 발생수단;
    상기 제1 기준전압을 바이어스 입력으로 하여 동작하는 밴드 갭 회로를 포함함으로써 제2 기준전압을 생성하기 위한 제2 기준전압 발생수단; 및
    상기 제2 기준전압의 레벨에 대응하여 서로 다른 예정된 전압레벨을 갖는 다수의 내부기준전압을 생성하기 위한 내부기준전압 생성수단
    을 구비하는 반도체 소자.
  19. 제18항에 있어서,
    상기 제2기준전압 발생수단은,
    제2 기준전압 출력단에 걸린 전압을 분배하여, 온도 변화에 대해 네거티브 특성을 갖는 제1 밴드 갭 전압과 포지티브 특성을 갖는 제2 밴드 갭 전압을 생성하기 위한 밴드 갭 전압생성부;
    상기 제1 기준전압을 바이어스 입력으로 하여 상기 제1 밴드 갭 전압과 상기 제2 밴드 갭 전압을 비교하기 위한 비교부; 및
    상기 비교부의 출력신호에 응답하여 상기 제2 기준전압 출력단을 풀업 구동하기 위한 구동부를 구비하는 것을 특징으로 하는 반도체 소자.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100866967B1 (ko) * 2007-05-10 2008-11-05 삼성전자주식회사 밴드갭 기준 전압 발생 회로를 이용한 이상 전압 검출 및차단 회로
US9004754B2 (en) * 2009-04-22 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal sensors and methods of operating thereof
TWI400884B (zh) * 2010-05-28 2013-07-01 Macronix Int Co Ltd 時鐘積體電路
US20120194150A1 (en) * 2011-02-01 2012-08-02 Samsung Electro-Mechanics Company Systems and methods for low-battery operation control in portable communication devices
KR20140145814A (ko) * 2013-06-14 2014-12-24 에스케이하이닉스 주식회사 기준전압 생성기 및 그를 포함하는 저전압용 내부전원 생성장치
KR20160118026A (ko) * 2015-04-01 2016-10-11 에스케이하이닉스 주식회사 내부전압 생성회로
KR20170076093A (ko) * 2015-12-24 2017-07-04 에스케이하이닉스 주식회사 반도체 장치
US10529411B2 (en) * 2016-11-24 2020-01-07 SK Hynix Inc. Buffer circuit, semiconductor apparatus and system using the same
CN107315442B (zh) * 2017-06-30 2019-04-30 上海兆芯集成电路有限公司 控制器与参考电压产生方法
KR20220148548A (ko) 2021-04-29 2022-11-07 삼성전자주식회사 이상 전압 감지 장치, 스토리지 장치 및 차량
US20230296661A1 (en) * 2022-03-16 2023-09-21 Samsung Electronics Co., Ltd. Semiconductor devices comprising failure detectors for detecting failure of bipolar junction transistors and methods for detecting failure of the bipolar junction transistors

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950015379A (ko) * 1993-11-08 1995-06-16 김광호 반도체 메모리장치의 안정된 파워-온을 위한 스타트-엎회로
KR20040093862A (ko) * 2003-04-30 2004-11-09 주식회사 하이닉스반도체 반도체 메모리 장치의 위들러형 기준전압 발생 장치

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4940910A (en) * 1988-06-30 1990-07-10 Dallas Semiconductor Corporation Temperature compensated monolithic delay circuit
JPH0782404B2 (ja) * 1989-07-11 1995-09-06 日本電気株式会社 基準電圧発生回路
GB9007791D0 (en) * 1990-04-06 1990-06-06 Foss Richard C High voltage boosted wordline supply charge pump and regulator for dram
JPH06175742A (ja) * 1992-12-09 1994-06-24 Nec Corp 基準電圧発生回路
KR100400383B1 (ko) * 1996-03-07 2003-12-31 마츠시타 덴끼 산교 가부시키가이샤 기준 전압원 회로 및 전압 피드백 회로
US6297671B1 (en) * 1998-09-01 2001-10-02 Texas Instruments Incorporated Level detection by voltage addition/subtraction
KR100348221B1 (ko) * 1998-12-30 2002-09-18 주식회사 하이닉스반도체 고전압 발생기
JP3738280B2 (ja) * 2000-01-31 2006-01-25 富士通株式会社 内部電源電圧生成回路
KR100391152B1 (ko) * 2000-11-23 2003-07-12 삼성전자주식회사 조기동작 고전압 발생기를 가지는 반도체 장치 및 그에따른 고전압 공급방법
KR100361658B1 (ko) * 2000-11-30 2002-11-22 삼성전자 주식회사 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법
KR100399437B1 (ko) * 2001-06-29 2003-09-29 주식회사 하이닉스반도체 내부 전원전압 발생장치
KR100470997B1 (ko) * 2002-04-26 2005-03-10 삼성전자주식회사 웨이퍼 번인 테스트에 사용하기 적합한 전압 발생기제어방법 및 전압 발생기의 동작제어를 위한 제어회로를갖는 반도체 메모리 장치
US6677808B1 (en) * 2002-08-16 2004-01-13 National Semiconductor Corporation CMOS adjustable bandgap reference with low power and low voltage performance
US7482857B2 (en) * 2003-06-13 2009-01-27 Intel Corporation Unified bandgap voltage and PTAT current reference circuit
KR100605594B1 (ko) * 2003-10-31 2006-07-28 주식회사 하이닉스반도체 파워업신호 발생 장치
US7145372B2 (en) * 2004-08-31 2006-12-05 Micron Technology, Inc. Startup circuit and method
KR100626385B1 (ko) 2004-09-13 2006-09-20 삼성전자주식회사 반도체 메모리 장치 및 그것을 포함하는 멀티칩 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950015379A (ko) * 1993-11-08 1995-06-16 김광호 반도체 메모리장치의 안정된 파워-온을 위한 스타트-엎회로
KR20040093862A (ko) * 2003-04-30 2004-11-09 주식회사 하이닉스반도체 반도체 메모리 장치의 위들러형 기준전압 발생 장치

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