KR20160118026A - 내부전압 생성회로 - Google Patents

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KR20160118026A
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육영섭
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Abstract

제1전원전압을 인가받아 제2전원전압을 생성하되 선택적으로 구동되는 제1전압 생성부 및 제2전압 생성부;및 상기 제2전원전압이 소정 레벨에 도달하기 전까지 상기 제1전압 생성부를 활성화시키고, 상기 제2전원전압이 소정 레벨에 도달한 이후 상기 제2전압 생성부를 활성화시키는 제어신호 생성부를 포함하며, 상기 제1전압 생성부는 상기 제2전압 생성부보다 구동 능력이 작은 내부전압 생성회로를 제공하며, 파워-업 구간에 발생하는 피크 전류량을 줄일 수 있다.

Description

내부전압 생성회로{INTERNAL VOLTAGE GENERATION CIRCUIT}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 내부전압을 생성하는 내부전압 생성회로에 관한 것이다.
반도체 장치는 외부로부터 전압을 공급받는다. 반도체 장치가 외부 전압을 공급받는 동안에 외부 전압은 일정한 기울기를 가지고 목표 전압 레벨까지 상승하게 된다. 반도체 장치의 내부 회로가 이러한 외부 전압을 직접 인가받게 되면 상승하는 외부 전압에 영향을 받아 오동작을 일으키게 된다. 따라서, 반도체 장치는 내부 회로의 안정적인 동작을 보장하기 위해 파워-업 동작을 수행한다. 파워-업 동작은 외부에서 인가되는 외부 전압이 목표 전압레벨에 도달하게 되면 파워-업 신호를 활성화하는 동작을 의미한다. 파워-업 신호가 활성화되어 외부 전압이 안정적인 전압 레벨이 된 이후에 각각의 내부 회로에 공급된다.
도 1은 일반적인 내부전압 생성회로를 도시한 블록도이다.
도 1을 참조하면, 내부전압 생성회로는 레귤레이터(110) 및 충전부(120)를 포함한다.
레귤레이터(110)는 외부로부터 제1전원전압(VCCE)을 수신받아 제1전원전압(VCCE)보다 소정 전압 감소된 제2전원전압(VCCI)을 생성한다. 충전부(120)는 캐패시터(capacitor)로 구성되며, 충전부(120)는 레귤레이터(110)로부터 출력된 제2전원전압(VCCI)이 안정적으로 출력되도록 한다. 즉, 충전부(120)는 양단의 전압이 불연속적으로 변하지 않는 캐패시터의 전압 특성에 의해 제2전원전압(VCCI)의 레벨이 급격하게 변하지 않도록 한다.
이러한 반도체 장치는 파워-업 구간 동안 상승하는 제1전원전압(VCCE)을 수신받아 레귤레이터(110)에서 제2전원전압(VCCI)을 생성한다. 반도체 장치의 내부회로는 제1전원전압(VCCE) 및 제2전원전압(VCCI)이 일정 레벨 수준 이상이 되면 활성화된 파워-업 신호에 응답하여 제1 및 제2전원전압(VCCE,VCCI)을 공급받아 다양한 내부 전원들을 생성하게 된다.
한편, 패스트(fast) 파워-업 구간 즉, 고속으로 파워-업 동작을 수행하는 경우에 반도체 장치는 많은 양의 전류를 충전부(120)에 채움으로써 빠르게 제2전원전압(VCCI)을 생성하게 된다. 따라서, 파워-업 구간 동안 피크(peak) 전류량이 커짐에 따라 반도체 장치의 소모 전력이 증가하게 된다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 파워-업 구간 동안 피크 전류량을 줄이기 위한 내부전압 생성회로에 관한 것이다.
본 발명의 일 실시예에 따른 내부전압 생성회로는, 제1전원전압을 인가받아 제2전원전압을 생성하되 선택적으로 구동되는 제1전압 생성부 및 제2전압 생성부;및 상기 제2전원전압이 소정 레벨에 도달하기 전까지 상기 제1전압 생성부를 활성화시키고, 상기 제2전원전압이 소정 레벨에 도달한 이후 상기 제2전압 생성부를 활성화시키는 제어신호 생성부를 포함하며, 상기 제1전압 생성부는 상기 제2전압 생성부보다 구동 능력이 작을 수 있다.
본 발명의 다른 실시예에 따른 내부전압 생성회로는, 제1전원전압을 인가받아 제2전원전압을 생성하되 선택적으로 구동하는 제1전압 생성부 및 제2전압 생성부; 및 파워-업 구간 동안 상기 제2전압 생성부보다 구동 능력이 작은 상기 제1전압 생성부를 활성화시키고, 상기 파워-업 구간 이후 상기 제1전원전압이 소정 레벨에 도달한 경우에 상기 제2전압 생성부를 활성화시키는 제어신호 생성부를 포함할 수 있다.
제안된 실시예에 따른 내부전압 생성회로는 외부로부터 인가받은 전압을 이용해 내부적으로 전압을 생성함에 있어서, 파워-업 구간에 발생하는 피크 전류량을 줄일 수 있다.
도 1은 일반적인 내부전압 생성회로를 도시한 블록도.
도 2는 본 발명의 실시예에 따른 내부전압 생성회로를 도시한 블록도.
도 3은 도 2에 도시된 제1전압 생성부를 도시한 회로도.
도 4는 도 2에 도시된 제2전압 생성부를 도시한 회로도.
도 5는 도 2에 도시된 제어신호 생성부의 제1실시예를 도시한 회로도.
도 6은 도 2에 도시된 제어신호 생성부의 제2실시예를 도시한 회로도.
도 7은 도 2에 도시된 제어신호 생성부의 제3실시예를 도시한 회로도.
도 8은 도 2에 도시된 제어신호 생성부의 제4실시예를 도시한 회로도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
이하, 파워-업 구간은 외부로부터 인가된 제1전원전압(VCCE)이 상승하여 목표 전압 레벨에 도달하기까지의 구간으로 정의하기로 한다.
도 2는 본 발명의 실시예에 따른 내부전압 생성회로를 도시한 블록도이다.
도 2를 참조하면, 상기 내부전압 생성회로는 제어신호 생성부(210)와, 제1전압 생성부(220)와, 기준전압 생성부(230)와, 제2전압 생성부(240) 및 전압 출력부(250)를 포함할 수 있다.
상기 제어신호 생성부(210)는 외부로부터 상기 제1전원전압(VCCE)을 수신받을 수 있다. 상기 제어신호 생성부(210)는 상기 제1전원전압(VCCE)에 응답하여 제어신호(VTEM)를 생성할 수 있다. 상기 제어신호 생성부(210)는 상기 제1전원전압(VCCE)이 상승하는 초기 구간동안 상기 제어신호(VTEM)를 인에이블시키며, 상기 제1전원전압(VCCE)이 목표 레벨서 안정화된 구간동안 상기 제어신호(VTEM)를 디스에이블시킬 수 있다. 상기 제어신호(VTEM)는 상기 제1전압 생성부(220) 및 상기 제2전압 생성부(240)의 구동을 제어하는 신호일 수 있다. 구체적으로, 인에이블된 상기 제어신호(VTEM)에 응답하여 상기 제1전압 생성부(220)가 구동될 수 있다. 디스에이블된 상기 제어신호(VTEM)에 응답하여 상기 제1전압 생성부(220)의 구동은 비활성화되고, 상기 제2전압 생성부(240)가 구동될 수 있다.
상기 제1전압 생성부(220)는 상기 제1전원전압(VCCE) 및 상기 제어신호 생성부(210)로부터 출력된 상기 제어신호(VTEM)를 수신받을 수 있다. 상기 제1전압 생성부(220)는 상기 제어신호(VTEM)에 응답하여 상기 제1출력전압(V_OUT1)을 생성할 수 있다.
상기 기준전압 생성부(230)는 상기 제1기준전압(VREF1) 및 제2기준전압(VREF2)을 생성할 수 있다.
상기 제2전압 생성부(240)는 상기 제1전원전압(VCCE)와, 상기 제어신호 생성부(210)로부터 상기 제어신호(VTEM) 및 상기 기준전압 생성부(230)로부터 상기 제2기준전압(VREF2)을 수신받을 수 있다. 상기 제2전압 생성부(240)는 상기 제어신호(VTEM)에 응답하여 구동이 제어될 수 있다. 상기 제2전압 생성부(240)는 상기 제1전원전압(VCCE) 및 상기 제2기준전압(VREF2)에 기초하여 제2출력전압(V_OUT2)을 생성할 수 있다. 예컨대, 상기 제2전압 생성부(240)는 레귤레이터(regulator)로 구성될 수 있으며, 상기 제1전압 생성부(220)는 상기 제2전압 생성부(240)에 대비하여 구동력이 약할 수 있다.
상기 전압 출력부(250)는 상기 제1출력전압(V_OUT1) 또는 상기 제2출력전압(V_OUT2)을 수신받아 상기 제2전원전압(VCCI)를 출력할 수 있다. 상기 전압 출력부(250)는 캐패시터(capacitor)로 구성될 수 있다. 상기 전압 출력부(250)는 상기 제1출력전압(V_OUT1)을 충전하며, 충전된 전압을 상기 제2전원전압(VCCI)로서 출력할 수 있다. 또한, 상기 전압 출력부(250)는 상기 제2출력전압(V_OUT2)을 충전하며, 충전된 전압을 상기 제2전원전압(VCCI)로서 출력할 수 있다.
다음으로는 상기 내부전압 생성회로의 동작에 대해 설명하고자 한다.
먼저, 상기 파워-업 구간에 상기 제어신호 생성부(210)는 상기 제1전원전압(VCCE)에 응답하여 상기 제어신호(VTEM)를 인에이블시킬 수 있다. 상기 제1전압 생성부(220)는 인에이블된 상기 제어신호(VTEM)에 응답하여 구동될 수 있고, 상기 제2전압 생성부(240)는 인에이블된 상기 제어신호(VTEM)에 응답하여 비활성화될 수 있다. 상기 제1전압 생성부(220)는 상기 제1전원전압(VCCE)을 수신받아 상기 제1출력전압(V_OUT1)을 생성할 수 있다. 상기 전압 출력부(250)는 상기 제1출력전압(V_OUT1)을 통해 상기 제2전원전압(VCCI)로서 출력할 수 있다.
이후, 상기 파워-업 구간 이후 상기 제1전원전압(VCCE)이 목표 전압 레벨에 도달하면 상기 제어신호 생성부(210)는 상기 제어신호(VTEM)를 디스에이블시킬 수 있다. 상기 제1전압 생성부(220)는 디스에이블된 상기 제어신호(VTEM)에 응답하여 비활성화될 수 있다. 상기 제2전압 생성부(240)는 디스에이블된 상기 제어신호(VTEM)에 응답하여 구동될 수 있다. 상기 제2전압 생성부(240)는 목표 전압 레벨만큼 도달한 상기 제1전원전압(VCCE)와 상기 기준전압 생성부(230)로부터 상기 제2기준전압(VREF2)을 수신받아 상기 제2출력전압(V_OUT2)을 생성할 수 있다. 상기 전압 출력부(250)는 상기 제2출력전압(V_OUT2)을 상기 제2전원전압(VCCI)로서 출력할 수 있다.
본 발명의 실시예에 따른 상기 내부전압 생성회로는 상기 파워-업 구간에 상기 제1전압 생성부(220)를 통해 상기 제2전원전압(VCCI)을 생성하며, 상기 파워-업 구간 이후에 상기 제2전압 생성부(240)를 통해 상기 제2전원전압(VCCI)을 생성할 수 있다. 따라서, 고속으로 파워-업 동작을 수행하더라도 상기 제2전압 생성부(240)에 대비하여 구동력이 약한 상기 제1전압 생성부(220)를 통해 상기 제2전원전압(VCCI)를 생성하기 때문에 피크 전류가 발생하지 않는다.
또한, 본 발명의 다른 실시예로서 상기 제어신호 생성부(210)는 상기 전압 출력부(250)로부터 출력된 상기 제2전원전압(VCCI)을 센싱하여 상기 제어신호(VTEM)를 생성할 수 있다. 상기 제어신호 생성부(210)는 상기 기준전압 생성부(230)로부터 출력된 상기 제1기준전압(VREF1)에 응답하여 상기 제어신호(VTEM)를 생성할 수 있다. 이에 대한 구체적인 동작은 도면5 내지 도면8을 통해 설명하기로 한다.
도 3은 도 2에 도시된 제1전압 생성부(220)를 도시한 회로도이다.
도 3을 참조하면, 상기 제1전압 생성부(220)는 제1전원전압(VCCE) 및 접지전압(VSSE) 사이에 연결되는 저항 소자(R) 및 NMOS 트랜지스터(MN1)를 포함할 수 있다. 상기 제1전압 생성부(220)는 상기 제1전원전압(VCCE) 및 상기 접지전압(VSSE) 사이에 연결되는 PMOS 트랜지스터(MP1)를 포함할 수 있다. 구체적으로, 상기 NMOS 트랜지스터(MN1)는 상기 제어신호(VTEM)에 응답하여 구동되고, 제1노드(N1) 및 상기 접지 전압(VSSE) 사이에 연결될 수 있다. 상기 PMOS 트랜지스터(MP1)는 상기 제1노드(N1)의 신호에 응답하여 구동될 수 있다.
상기 제어신호(VTEM)가 '하이' 레벨로 활성화된 경우에 상기 NMOS 트랜지스터(MN1)가 구동됨에 따라 상기 제1전원전압(VCCE) 및 상기 접지전압(VSSE) 사이에 전류 경로가 형성될 수 있다. 상기 전류 경로에 기초하여 상기 제1노드(N1)의 전압 레벨이 상기 PMOS 트랜지스터(MP1)의 문턱 전압보다 큰 경우에 상기 PMOS 트랜지스터(MP1)가 구동될 수 있다. 상기 PMOS 트랜지스터(MP1)가 구동됨에 따라 상기 제1전원전압(VCCE) 및 상기 접지전압(VSSE) 사이에 전류 경로가 형성될 수 있다. 상기 전류 경로에 기초하여 상기 제2노드(N2)의 전압이 상기 제1출력전압(V_OUT1)으로서 출력될 수 있다.
도 4는 도 2에 도시된 제2전압 생성부(240)를 도시한 회로도이다.
도 4를 참조하면, 상기 제2전압 생성부(240)는 차단부(410) 및 레귤레이터부(420)를 포함할 수 있다.
상기 차단부(410)는 상기 제어신호(VTEM)를 수신받아 차단신호(LOCK)를 생성할 수 있다. 상기 제어신호(VTEM)가 인에이블된 경우 상기 차단부(410)는 활성화된 상기 차단신호(LOCK)를 출력할 수 있다. 반면에, 상기 제어신호(VTEM)가 디스에이블된 경우 상기 차단부(410)는 비활성화된 상기 차단 신호(LOCK)를 출력할 수 있다.
상기 레귤레이터부(420)는 PMOS 트랜지스터(MP1)와, 레지스터부(421) 및 증폭부(423)를 포함할 수 있다.
상기 PMOS 트랜지스터(MP1)는 상기 제1전원전압(VCCE)을 제1노드(N1)로 인가하기 위해 상기 제1전원전압(VCCE)과 상기 제1노드(N1) 사이에 소스-드레인 경로를 가지며, 제2노드(N2)의 신호에 응답하는 게이트로 구성될 수 있다.
상기 증폭부(423)는 상기 제2기준전압(VREF2) 및 상기 레지스터부(421)로부터 피드백되는 피드백 전압(VFEDB)의 차이에 대응하는 드라이빙 신호(DRVP)를 생성할 수 있다. 상기 증폭부(423)는 생성된 상기 드라이빙 신호(DRVP)를 상기 제2노드(N2)로 인가할 수 있다. 상기 제2기준전압(VREF2)은 상기 기준전압 생성부(230)로부터 생성된 기준전압일 수 있다. 상기 증폭부(423)는 상기 드라이빙 신호(DRVP)에 응답하여 상기 피드백 전압(VFEDB)과 상기 제2기준전압(VREF2)이 동일해지도록 상기 PMOS 트랜지스터(MP1)의 구동을 제어할 수 있다.
상기 차단부(410)는 상기 증폭부(423)와 상기 PMOS 트랜지스터(MP1) 사이에 연결되어 상기 차단신호(LOCK)를 통해 상기 PMOS 트랜지스터(MP1)의 구동을 차단할 수 있다.
상기 제2전압 생성부(240)의 동작에 대해 설명하고자 한다.
예컨대, 상기 제어신호(VTEM)가 인에이블된 경우에 상기 차단부(410)는 '하이' 레벨을 갖는 상기 차단신호(LOCK)를 출력할 수 있다. '하이' 레벨을 갖는 상기 차단신호(LOCK)에 응답하여 상기 PMOS 트랜지스터(MP1)는 구동될 수 없다.
반면에, 상기 제어신호(VTEM)가 디스에이블된 경우에 상기 차단부(410)는 '로우' 레벨을 갖는 상기 차단신호(LOCK)를 상기 제2노드(N2)로 출력할 수 있다. '로우' 레벨을 갖는 상기 차단신호(LOCK)에 응답하여 상기 PMOS 트랜지스터(MP1)는 구동될 수 있다. 상기 PMOS 트랜지스터(MP1)가 구동됨에 따라 상기 제1전원전압(VCCE)이 상기 제1노드(N1)로 인가될 수 있다. 결국, 상기 PMOS 트랜지스터(MP1)가 구동됨에 따라 상기 제1전원전압(VCCE) 및 상기 접지전압(VSSE) 사이에 전류 경로가 형성될 수 있다. 상기 레지스터부(421)에서 형성된 상기 전류 경로를 통해 제3노드(N3)에 상기 피드백 전압(VFEDB)이 형성될 수 있다. 상기 증폭부(423)는 상기 피드백 전압(VFEDB)과 상기 제2기준전압(VREF2)의 차이에 대응하는 전압을 상기 드라이빙 신호(DRVP)로서 상기 PMOS 트랜지스터(MP1)의 게이트로 출력할 수 있다. 상기 피드백 전압(VFEDB)과 상기 제2기준전압(VREF2)이 동일한 시점까지 상기 증폭부(423)는 상기 드라이빙 신호(DRVP)를 이용하여 상기 PMOS 트랜지스터(MP1)의 구동을 제어할 수 있다.
도 5는 도 2에 도시된 제어신호 생성부(210)의 제1실시예를 도시한 회로도이다.
도 5를 참조하면, 상기 제어신호 생성부(210)는 구동부(510) 및 제어부(520)를 포함할 수 있다.
상기 구동부(510)는 제1충전 소자(C1)와, 제1NMOS 트랜지스터(MN1) 및 제2NMOS 트랜지스터(MN2)를 포함할 수 있다.
상기 제1충전 소자(C1)는 제1전원전압(VCCE) 및 제1노드(N1) 사이에 연결될 수 있다. 상기 제1NMOS 트랜지스터(MN1) 및 상기 제2NMOS 트랜지스터(MN2)는 상기 제1노드(N1) 및 접지전압(VSSE) 사이에 직렬 연결되며, 각각의 게이트가 드레인과 연결된 다이오드 구조를 가질 수 있다. 상기 제1노드(N1)의 전압 레벨은 상기 제어신호(VTEM)의 전압 레벨에 대응할 수 있다.
상기 제어부(520)는 제1PMOS 트랜지스터(MP1)와, 제3NMOS 트랜지스터와(MN3), 저항 소자(R) 및 제2충전 소자(C2)를 포함할 수 있다.
상기 제1PMOS 트랜지스터(MP1)는 상기 제1전원전압(VCCE)과 상기 접지전압(VSSE) 사이에 소스-드레인 경로를 가지며, 상기 제1노드(N1)의 신호에 응답하는 게이트로 구성될 수 있다. 상기 제1PMOS 트랜지스터(MP1)의 드레인은 상기 제2충전 소자(C2)와 연결될 수 있다.
상기 제3NMOS 트랜지스터(MN3)는 상기 제1노드(N1)와 상기 접지전압(VSSE) 사이에 소스-드레인 경로를 가지며, 상기 제1PMOS 트랜지스터(MP1)와 상기 제2충전 소자(C2) 사이에 구비된 제2노드(N2)의 신호에 응답하는 게이트로 구성될 수 있다. 상기 제3NMOS 트랜지스터(MN3)의 소스는 상기 저항 소자와 연결될 수 있다.
다음으로 본 발명의 제1실시예에 따른 상기 제어신호 생성부(210)의 동작에 대해 설명하고자 한다.
상기 제1전원전압(VCCE)가 점차 상승함에 따라 상기 구동부(510)의 상기 제1충전 소자(C1) 및 상기 제1NMOS 트랜지스터(MN1) 및 상기 제2NMOS 트랜지스터(MN2)를 통해 전류 경로가 형성될 수 있다. 상기 제1노드(N1)의 전압 레벨은 상기 제1전원전압(VCCE)에 따라 상승하다가 상기 제1 및 제2NMOS 트랜지스터(MN1,MN2)가 갖는 전압의 크기만큼 상승할 수 있다. 상기 제1노드(N1)의 전압 레벨이 상승하다가 상기 제1노드(N1)의 전압과 상기 제1전원전압(VCCE)의 차이가 상기 제1PMOS 트랜지스터(MP1)의 문턱 전압보다 더 높아질 수 있다. 이 시점에 상기 제1PMOS 트랜지스터(MP1)는 상기 제1노드(N1)의 전압에 응답하여 구동될 수 있다. 상기 제1PMOS 트랜지스터(MP1)가 구동됨에 따라 상기 제1전원전압(VCCE)과 상기 접지전압(VSSE) 사이에 전류 경로가 형성될 수 있다. 따라서, 상기 제2노드(N2)의 전압은 '하이' 레벨의 전압을 가질 수 있다. '하이' 레벨을 갖는 상기 제2노드(N2)의 전압에 응답하여 상기 제3NMOS 트랜지스터(MN3)는 구동될 수 있다. 상기 제3NMOS 트랜지스터(MN3)가 구동됨에 따라 상기 제1노드(N1)와 상기 접지전압(VSSE) 사이에 전류 경로가 형성될 수 있다. 상기 제1노드(N1)는 상기 전류 경로에 의해 '로우' 레벨로 디스차지될 수 있다.
다시 말해, 상기 제1전원전압(VCCE)이 점차 상승하는 동안 상기 제1노드(N1)의 전압 레벨은 상기 제1 및 제2NMOS 트랜지스터(MN1,MN2)가 갖는 전압 크기만큼 상승할 수 있다. 이후, 상기 제1전원전압(VCCE)이 목표 레벨만큼 상승하게 되면 상기 제어부(520)에 의해 상기 제1노드(N1)의 전압 레벨을 '로우' 레벨로 변경할 수 있다. 따라서, 본 발명의 제1실시예에 따른 상기 제어신호 생성부(210)는 상기 파워-업 구간동안 '하이' 레벨을 갖는 상기 제어신호(VTEM)를 상기 제1전압 생성부(220) 및 상기 제2전압 생성부(240)로 출력하며, 상기 파워-업 구간 이후에는 '로우' 레벨을 갖는 상기 제어신호(VTEM)를 상기 제1전압 생성부(220) 및 상기 제2전압 생성부(240)로 출력할 수 있다.
도 6은 도 2에 도시된 제어신호 생성부(210)의 제2실시예를 도시한 회로도이다.
도 6을 참조하면, 상기 제어신호 생성부(210)는 구동부(610)와, 피드백 부(620) 및 제어부(630)를 포함할 수 있다.
상기 구동부(610)는 제1충전 소자(C1)와, 제1NMOS 트랜지스터(MN1) 및 제1PMOS 트랜지스터(MP1)를 포함할 수 있다.
상기 제1충전 소자(C1)는 제1전원전압(VCCE) 및 제1노드(N1) 사이에 연결될 수 있다. 상기 제1NMOS 트랜지스터(MN1)는 상기 제1노드(N1)와 제2노드(N2) 사이에 소스-드레인 경로를 가지며, 게이트가 드레인과 연결된 다이오드 구조를 가질 수 있다. 상기 제1PMOS 트랜지스터(MP1)는 상기 제2노드(N2) 및 접지전압(VSSE) 사이에 소스-드레인 경로를 가지며, 게이트가 드레인과 연결된 다이오드 구조를 가질 수 있다. 상기 제1노드(N1)의 전압 레벨은 상기 제어신호(VTEM)의 전압 레벨에 대응할 수 있다.
상기 피드백 부(620)는 제1저항 소자(R1)와, 제2NMOS 트랜지스터(MN2) 및 제2PMOS 트랜지스터(MP2)를 포함할 수 있다.
상기 제1저항 소자(R1)는 상기 제1전원전압(VCCE) 및 제3노드(N3) 사이에 연결될 수 있다. 상기 제2NMOS 트랜지스터(MN2)는 상기 제3노드(N3) 및 상기 접지전압(VSSE) 사이에 소스-드레인 경로를 가지며, 상기 제1노드(N1)의 신호에 응답하는 게이트로 구성될 수 있다. 상기 제2PMOS 트랜지스터(MP2)는 상기 제1전원전압(VCCE)과 상기 제2노드(N2) 사이에 소스-드레인 경로를 가지며, 상기 제3노드(N3)의 신호에 응답하는 게이트로 구성될 수 있다.
상기 제어부(630)는 제3PMOS 트랜지스터(MP3)와, 제3NMOS 트랜지스터(MN3)와, 제2저항 소자(R2) 및 제2충전 소자(C2)를 포함할 수 있다.
상기 제3PMOS 트랜지스터(MP3)는 상기 제1전원전압(VCCE)과 제4노드(N4) 사이에 소스-드레인 경로를 가지며, 상기 제1노드(N1)의 신호에 응답하는 게이트로 구성될 수 있다. 상기 제2충전 소자(C2)는 상기 제4노드(N4)와 상기 접지전압(VSSE) 사이에 연결될 수 있다. 상기 제3NMOS 트랜지스터(MN3)는 상기 제1노드(N1)와 상기 접지전압(VSSE) 사이에 소스-드레인 경로를 가지며, 상기 제4노드(N4)의 신호에 응답하는 게이트로 구성될 수 있다. 상기 제3NMOS 트랜지스터(MN3)의 소스는 상기 저항 소자와 연결될 수 있다.
다음으로 본 발명의 제2실시예에 따른 상기 제어신호 생성부(210)의 동작에 대해 설명하고자 한다.
상기 제1전원전압(VCCE)가 점차 상승함에 따라 상기 구동부(610)의 상기 제1충전 소자(C1) 및 상기 제1NMOS 트랜지스터(MN1) 및 상기 제1PMOS 트랜지스터(MP1)를 통해 전류 경로가 형성될 수 있다. 상기 제1노드(N1)의 전압 레벨은 상기 제1전원전압(VCCE)에 따라 상승하게 되고, 상기 제1노드(N1)의 전압 레벨에 응답하여 상기 제2NMOS 트랜지스터(MN2)가 구동될 수 있다. 상기 제2NMOS 트랜지스터(MN2)가 구동됨에 따라 상기 제1저항 소자(R1) 및 상기 제2NMOS 트랜지스터(MN2)의 소스-드레인을 통해 전류 경로가 형성될 수 있다. 상기 제3노드(N3)의 전압은 상기 제2NMOS 트랜지스터(MN2)가 구동됨에 따라 '로우' 레벨이 형성될 수 있다. '로우' 레벨을 갖는 상기 제3노드(N3)의 전압에 응답하여 상기 제2PMOS 트랜지스터(MP2)가 구동될 수 있다. 상기 제2PMOS 트랜지스터(MP2)가 구동됨에 따라 상기 제2노드(N2)는 '하이' 레벨이 형성될 수 있다. 이에 따라 상기 제1노드(N1)는 상기 제1NMOS 트랜지스터(MN1)가 구동되어 있는 상태이기 때문에 상기 제2노드(N2)의 전압에 의해 '하이' 레벨을 유지할 수 있다. 즉, 도면6의 점선과 같이 상기 피드백 부(620)에 의해 상기 제1노드(N1)의 전압 레벨이 '하이' 레벨로 유지될 수 있다.
이후, 상기 제1노드(N1)의 전압과 상기 제1전원전압(VCCE)의 차이가 상기 제3PMOS 트랜지스터(MP3)의 문턱 전압보다 더 높아질 수 있다. 이 시점에 상기 제3PMOS 트랜지스터(MP3)는 상기 제1노드(N1)의 전압에 응답하여 구동될 수 있다. 상기 제3PMOS 트랜지스터(MP3)가 구동됨에 따라 상기 제1전원전압(VCCE)과 상기 접지전압(VSSE) 사이에 전류 경로가 형성될 수 있다. 따라서, 상기 제4노드(N4)의 전압은 '하이' 레벨의 전압을 가질 수 있다. '하이' 레벨을 갖는 상기 제4노드(N4)의 전압에 응답하여 상기 제3NMOS 트랜지스터(MN3)는 구동될 수 있다. 상기 제3NMOS 트랜지스터(MN3)가 구동됨에 따라 상기 제1노드(N1)와 상기 접지전압(VSSE) 사이에 전류 경로가 형성될 수 있다. 상기 제1노드(N1)는 상기 전류 경로에 의해 '로우' 레벨로 디스차지될 수 있다.
다시 말해, 상기 제1전원전압(VCCE)이 점차 상승하는 동안 상기 제1노드(N1)의 전압 레벨은 상기 제1NMOS 트랜지스터(MN1) 및 상기 제1PMOS 트랜지스터(MP1)가 갖는 전압 크기만큼 상승할 수 있다. 이후, 상기 제1전원전압(VCCE)이 목표 레벨만큼 상승하게 되면 상기 제어부(630)에 의해 상기 제1노드(N1)의 전압 레벨을 '로우' 레벨로 변경할 수 있다. 따라서, 본 발명의 제2실시예에 따른 상기 제어신호 생성부(210)는 상기 피드백 부(620)에 의해 고속 및 저속에 따른 파워-업 동작인 경우에도 상기 제어신호(VTEM)가 '하이' 레벨을 유지할 수 있다. 상기 제어신호 생성부(210)는 상기 파워-업 구간동안 '하이' 레벨을 갖는 상기 제어신호(VTEM)를 상기 제1전압 생성부(220) 및 상기 제2전압 생성부(240)로 출력하며, 상기 파워-업 구간 이후에는 '로우' 레벨을 갖는 상기 제어신호(VTEM)를 상기 제1전압 생성부(220) 및 상기 제2전압 생성부(240)로 출력할 수 있다.
도 7은 도 2에 도시된 제어신호 생성부(210)의 제3실시예를 도시한 회로도이다.
도 7을 참조하면, 상기 제어신호 생성부(210)는 구동부(710)와, 피드백 부(720)와, 트리거부(730) 및 제어부(740)를 포함할 수 있다.
상기 구동부(710)는 제1충전 소자(C1)와, 제1NMOS 트랜지스터(MN1) 및 제1PMOS 트랜지스터(MP1)를 포함할 수 있다.
상기 제1충전 소자(C1)는 제1전원전압(VCCE) 및 제1노드(N1) 사이에 연결될 수 있다. 상기 제1NMOS 트랜지스터(MN1)는 상기 제1노드(N1)와 제2노드(N2) 사이에 소스-드레인 경로를 가지며, 게이트가 드레인과 연결된 다이오드 구조를 가질 수 있다. 상기 제1PMOS 트랜지스터(MP1)는 상기 제2노드(N2) 및 접지전압(VSSE) 사이에 소스-드레인 경로를 가지며, 게이트가 드레인과 연결된 다이오드 구조를 가질 수 있다. 상기 제1노드(N1)의 전압 레벨은 상기 제어신호(VTEM)의 전압 레벨에 대응할 수 있다.
상기 피드백 부(720)는 제1저항 소자(R1)와, 제2NMOS 트랜지스터(MN2) 및 제2PMOS 트랜지스터(MP2)를 포함할 수 있다.
상기 제1저항 소자(R1)는 상기 제1전원전압(VCCE) 및 제3노드(N3) 사이에 연결될 수 있다. 상기 제2NMOS 트랜지스터(MN2)는 상기 제3노드(N3) 및 상기 접지전압(VSSE) 사이에 소스-드레인 경로를 가지며, 상기 제1노드(N1)의 신호에 응답하는 게이트로 구성될 수 있다. 상기 제2PMOS 트랜지스터(MP2)는 상기 제1전원전압(VCCE)와 상기 제2노드(N2) 사이에 소스-드레인 경로를 가지며, 상기 제3노드(N3)의 신호에 응답하는 게이트로 구성될 수 있다.
상기 트리거부(730)는 제4노드(N4)와 상기 접지전압(VSSE) 사이에 직렬 연결되어 각각 소스-드레인 경로를 가지는 제3NMOS 트랜지스터(MN3)와 제3PMOS 트랜지스터(MP3)를 포함할 수 있다.
상기 제3NMOS 트랜지스터(MN3)의 게이트는 제2전원전압(VCCI)을 인가받을 수 있다. 상기 제3PMOS 트랜지스터(MP3)의 게이트는 드레인과 연결된 다이오드 구조를 가질 수 있다.
상기 제어부(740)는 제2저항 소자(R2)와, 제4PMOS 트랜지스터(MP4)와, 제4NMOS 트랜지스터(MN4)와, 제5NMOS 트랜지스터(MN5)와 및 제2충전 소자(C2)를 포함할 수 있다.
상기 제2저항 소자(R2)는 상기 제1전원전압(VCCE) 및 상기 제4노드(N4) 사이에 연결될 수 있다. 상기 제4PMOS 트랜지스터(MP4)는 상기 제1전원전압(VCCE)과 제5노드(N5) 사이에 소스-드레인 경로를 가지며, 상기 제4노드(N4)의 신호에 응답하는 게이트로 구성될 수 있다. 상기 제4NMOS 트랜지스터(MN4)는 상기 제4노드(N4) 및 상기 접지전압(VSSE) 사이에 소스-드레인 경로를 가지며, 상기 제5노드(N5)의 신호에 응답하는 게이트로 구성될 수 있다. 상기 제5NMOS 트랜지스터(MN5)는 상기 제1노드(N1)와 상기 접지전압 사이에 소스-드레인 경로를 가지며, 상기 제5노드(N5)의 신호에 응답하는 게이트로 구성될 수 있다. 상기 제2충전 소자(C2)는 상기 제5노드(N5) 및 상기 접지전압(VSSE) 사이에 연결될 수 있다.
다음으로 본 발명의 제3실시예에 따른 상기 제어신호 생성부(210)의 동작에 대해 설명하고자 한다.
상기 구동부(710) 및 상기 피드백 부(720)의 동작은 도면 6과 동일할 수 있다. '하이' 레벨을 갖는 상기 제1노드(N1)의 상기 제어신호(VTEM)에 응답하여 상기 제1전압 생성부(220)가 구동될 수 있다. 상기 제1전압 생성부(220)에 의해 상기 전압 출력부(250)는 상기 제2전원전압(VCCI)을 생성할 수 있다. 상기 제2전원전압(VCCI)이 점차 상승하다가 상기 트리거부(730)의 상기 제3NMOS 트랜지스터(MN3) 및 상기 제3PMOS 트랜지스터(MP3)의 문턱 전압보다 더 높아질 수 있다. 이 시점에 상기 트리거 부(730)에 의해 상기 제4노드(N4)는 '로우' 레벨을 가질 수 있다. 상기 제4노드(N4)의 로우' 레벨에 응답하여 상기 제4PMOS 트랜지스터(MP4)가 구동될 수 있다. 상기 제4PMOS 트랜지스터(MP4) 및 상기 제2충전 소자(C2)를 통해 전류 경로가 형성될 수 있다. 상기 전류 경로에 의해 상기 제5노드(N5)는 '하이' 레벨을 가질 수 있다. 상기 제5노드(N5)의 '하이' 레벨에 응답하여 상기 제4NMOS 트랜지스터(MN4) 및 상기 제5NMOS 트랜지스터(MN5)가 구동될 수 있다. 상기 제4NMOS 트랜지스터(MN4)가 구동됨에 따라 상기 제4노드(N4)는 '로우' 레벨을 유지할 수 있다. 상기 제5NMOS 트랜지스터(MN5)가 구동됨에 따라 상기 제5NMOS 트랜지스터(MN5)를 통해 전류 경로가 형성될 수 있다. 이에 따라 상기 제1노드(N1)는 '로우' 레벨로 디스차지될 수 있다.
본 발명의 제3실시예에 따른 상기 제어신호 생성부(210)는 상기 피드백 부(720)에 의해 고속 및 저속에 따른 파워-업 동작인 경우에도 상기 제어신호(VTEM)가 '하이' 레벨을 유지할 수 있다. 또한, 상기 제어신호 생성부(210)는 상기 트리거부(730)에 의해 상기 제2전원전압(VCCI)를 센싱할 수 있다. 상기 제2전원전압(VCCI)이 일정전압 이상이 되면 상기 제어부(740)가 동작하며, 상기 제어부(740)에 의해 상기 제어신호(VTEM)가 '로우'레벨로 변경될 수 있다.
따라서, 상기 제어신호 생성부(210)는 파워-업 구간동안 '하이' 레벨을 갖는 상기 제어신호(VTEM)를 상기 제1전압 생성부(220) 및 상기 제2전압 생성부(240)로 출력할 수 있다. 상기 제1전압 생성부(220)를 통해 상기 제2전원전압(VCCI)가 상승할 수 있다. 상기 파워-업 구간 이후에 상기 제2전원전압(VCCI)이 목표 전압 레벨에 도달하면 '로우' 레벨을 갖는 상기 제어신호(VTEM)를 상기 제1전압 생성부(220) 및 상기 제2전압 생성부(240)로 출력할 수 있다. '로우' 레벨을 갖는 상기 제어신호(VTEM)에 응답하여 상기 제1전압 생성부(220)는 비활성화될 수 있다.
도 8은 도 2에 도시된 제어신호 생성부(210)의 제4실시예를 도시한 회로도이다.
도 8을 참조하면, 상기 제어신호 생성부(210)는 구동부(810)와, 피드백 부(820)와, 트리거부(830) 및 제어부(840)를 포함할 수 있다.
상기 구동부(810)는 제1충전 소자(C1)와, 제1NMOS 트랜지스터(MN1) 및 제1PMOS 트랜지스터(MP1)를 포함할 수 있다.
상기 제1충전 소자(C1)는 제1전원전압(VCCE) 및 제1노드(N1) 사이에 연결될 수 있다. 상기 제1NMOS 트랜지스터(MN1)는 상기 제1노드(N1)와 제2노드(N2) 사이에 소스-드레인 경로를 가지며, 게이트가 드레인과 연결된 다이오드 구조를 가질 수 있다. 상기 제1PMOS 트랜지스터(MP1)는 상기 제2노드(N2) 및 접지전압(VSSE) 사이에 소스-드레인 경로를 가지며, 게이트가 드레인과 연결된 다이오드 구조를 가질 수 있다. 상기 제1노드(N1)의 전압 레벨은 상기 제어신호(VTEM)의 전압 레벨에 대응할 수 있다.
상기 피드백 부(820)는 제1저항 소자(R1)와, 제2NMOS 트랜지스터(MN2) 및 제2PMOS 트랜지스터(MP2)를 포함할 수 있다.
상기 제1저항 소자(R1)는 상기 제1전원전압(VCCE) 및 제3노드(N3) 사이에 연결될 수 있다. 상기 제2NMOS 트랜지스터(MN2)는 상기 제3노드(N3) 및 상기 접지전압(VSSE) 사이에 소스-드레인 경로를 가지며, 상기 제1노드(N1)의 신호에 응답하는 게이트로 구성될 수 있다. 상기 제2PMOS 트,랜지스터(MP2)는 상기 제1전원전압(VCCE)와 상기 제2노드(N2) 사이에 소스-드레인 경로를 가지며, 상기 제3노드(N3)의 신호에 응답하는 게이트로 구성될 수 있다.
상기 트리거부(830)는 제3내지 제5NMOS 트랜지스터(MN3-MN5)와 및 제3 및 제4PMOS 트랜지스터(MP3,MP4)를 포함할 수 있다.
상기 제3NMOS 트랜지스터(MN3)는 상기 제4노드(N4)와 제5노드(N5) 사이에 소스-드레인 경로를 가지며, 제2전원전압(VCCI)에 응답하는 게이트로 구성될 수 있다.
상기 제4NMOS 트랜지스터(MN4)는 상기 제4PMOS 트랜지스터(MP4)의 드레인과 상기 제5노드(N5) 사이에 소스-드레인 경로를 가지며, 제1기준전압(VREF1)에 응답하는 게이트로 구성될 수 있다.
예컨대, 상기 제1기준전압(VREF1)을 인가받는 상기 제4NMOS 트랜지스터(MN4)와 상기 제2전원전압(VCCI)을 인가받는 상기 제3NMOS 트랜지스터(MN3)는 서로 인가받는 전압의 크기에 차이가 있기 때문에 상기 제3NMOS 트랜지스터(MN3)와 상기 제4NMOS 트랜지스터(MN4)의 구동력은 서로 차이가 있을 수 있다.
상기 제5NMOS 트랜지스터(MN5)는 상기 제5노드(N5)와 상기 접지전압 사이에 소스-드레인 경로를 가지며, 상기 제1기준전압(VREF1)에 응답하는 게이트로 구성될 수 있다.
상기 제3PMOS 트랜지스터(MP3)는 상기 제1전원전압(VCCE) 및 제4노드(N4) 사이에 소스-드레인 경로를 가질 수 있다. 상기 제3PMOS 트랜지스터(MP3)의 게이트는 상기 제4PMOS 트랜지스터(MP4)의 게이트와 연결될 수 있다.
상기 제4PMOS 트랜지스터(MP4)는 상기 제1전원전압(VCCE) 및 상기 제4NMOS 트랜지스터(MN4) 사이에 소스-드레인 경로를 가질 수 있다. 상기 제4PMOS 트랜지스터(MP4)의 게이트는 드레인과 공통 접속될 수 있다.
상기 제어부(840)는 제5PMOS 트랜지스터(MP5)와, 제6 내지 제8NMOS 트랜지스터(MN6-MN8) 및 제2충전 소자(C2)를 포함할 수 있다.
상기 제5PMOS 트랜지스터(MP5)는 상기 제1전원전압(VCCE)과 제6노드(N6) 사이에 소스-드레인 경로를 가지며, 상기 제4노드(N4)의 신호에 응답하는 게이트로 구성될 수 있다. 제6NMOS 트랜지스터(MN6)는 상기 제4노드(N4) 및 상기 접지전압 사이에 소스-드레인 경로를 가지며, 상기 제6노드(N6)의 신호에 응답하는 게이트로 구성될 수 있다. 상기 제7NMOS 트랜지스터(MN7)는 상기 제1노드(N1)와 상기 접지전압 사이에 소스-드레인 경로를 가지며, 상기 제6노드(N6)의 신호에 응답하는 게이트로 구성될 수 있다. 상기 제2충전 소자(C2)는 상기 제6노드(N6) 및 상기 접지전압 사이에 연결될 수 있다. 또한, 상기 제어부(840)는 상기 제7NMOS 트랜지스터(MN7)의 게이트와 상기 접지전압 사이에 연결된 상기 제8NMOS 트랜지스터(MN8)를 포함할 수 있다. 상기 제8NMOS 트랜지스터(MN8)는 파워 온 리셋(Power On Reset;POR) 신호에 응답하여 구동될 수 있다.
다음으로 본 발명의 제4실시예에 따른 상기 제어신호 생성부(210)의 동작에 대해 설명하고자 한다.
상기 구동부(810) 및 상기 피드백 부(820)의 동작은 도면 6과 동일할 수 있다. '하이' 레벨을 갖는 상기 제1노드(N1)의 상기 제어신호(VTEM)에 응답하여 상기 제1전압 생성부(220)가 구동될 수 있다. 상기 제1전압 생성부(220)에 의해 상기 전압 출력부(250)는 상기 제2전원전압(VCCI)을 생성할 수 있다. 상기 제2전원전압(VCCI)이 상기 제1기준전압(VREF1)과 비교하여 일정 전압 이상이 될 수 있다. 이 시점에 상기 제3PMOS 트랜지스터(MP3) 및 제4PMOS 트랜지스터(MP4)는 전류 미러 형태로써, 상기 제3NMOS 트랜지스터(MN3)를 통해 흐르는 전류 경로가 상기 제4NMOS 트랜지스터(MN4)를 통해 흐르는 전류 경로보다 더 클 수 있다. 이에 따라 상기 제4노드(N4)는 '로우' 레벨을 가질 수 있다. 또한, 상기 제3PMOS 트랜지스터(MP3) 및 상기 제4PMOS 트랜지스터(MP4)의 게이트는 상기 제4PMOS 트랜지스터(MP4)와 상기 제4NMOS 트랜지스터(MN4)를 통해 형성된 '하이' 레벨을 갖는 전류 경로에 응답하여 비활성화될 수 있다. 즉, 상기 제3PMOS 트랜지스터(MP3) 및 상기 제4PMOS 트랜지스터(MP4)를 통해 전류 경로가 차단될 수 있다. 결국, 상기 제2전원전압(VCCI)이 일정 전압 이상인 경우, 상기 제3 및 제4PMOS 트랜지스터(MP3,MP4)가 비활성화됨으로써 상기 트리거부(830)에서 발생할 수 있는 전류 소모를 줄일 수 있다.
상기 제4노드(N4)의 '로우' 레벨에 응답하여 상기 제5PMOS 트랜지스터(MP5)는 구동될 수 있다. 상기 제5PMOS 트랜지스터(MP5)가 구동됨에 상기 제5PMOS 트랜지스터(MP5)의 소스-드레인 및 상기 제2충전 소자(C2)를 통해 전류 경로가 형성될 수 있다. 상기 제6노드(N6)는 '하이' 레벨을 가질 수 있다. 상기 제6노드의 '하이' 레벨에 응답하여 상기 제6NMOS 트랜지스터(MN6) 및 상기 제7NMOS 트랜지스터(MN7)가 구동될 수 있다. 상기 제6NMOS 트랜지스터(MN6)가 구동됨에 따라 상기 제4노드(N4)는 '로우' 레벨을 유지할 수 있다. 상기 제7NMOS 트랜지스터(MN7)가 구동됨에 따라 상기 제1노드(N1)는 '로우' 레벨로 변경될 수 있다. 또한, 상기 제8NMOS 트랜지스터(MN8)는 상기 파워 온 리셋 신호(POR)에 응답하여 구동됨에 따라 상기 제6NMOS 트랜지스터(MN6)의 구동을 제어할 수 있다. 즉, 상기 파워-업 구간동안 상기 제6노드(N6)의 초기 레벨을 '로우' 레벨로 유지시킬 수 있다.
본 발명의 제3실시예에 따른 상기 제어신호 생성부(210)는 상기 피드백 부(820)에 의해 고속 및 저속에 따른 파워-업 동작인 경우에도 상기 제어신호(VTEM)가 '하이' 레벨을 유지할 수 있다. 또한, 상기 제어신호 생성부(210)는 상기 트리거부(830)에 의해 상기 제2전원전압(VCCI)를 센싱할 수 있다. 상기 제2전원전압(VCCI)이 일정 전압 이상이 되면 상기 제어부(840)가 동작하고, 상기 제어부(840)에 의해 상기 제어신호(VTEM)가 '로우'레벨로 변경될 수 있다. 또한, 상기 트리거부(830)의 상기 제3 및 제4PMOS 트랜지스터(MP3,MP4)가 비활성화될 수 있다.
따라서, 상기 제어신호 생성부(210)는 파워-업 구간동안 '하이' 레벨을 갖는 상기 제어신호(VTEM)를 상기 제1전압 생성부(220) 및 상기 제2전압 생성부(240)로 출력할 수 있다. 상기 제1전압 생성부(220)를 통해 상기 제2전원전압(VCCI)가 상승할 수 있다. 상기 파워-업 구간 이후에 상기 제2전원전압(VCCI)이 목표 전압 레벨에 도달하게 되면 '로우' 레벨을 갖는 상기 제어신호(VTEM)를 상기 제1전압 생성부(220) 및 상기 제2전압 생성부(240)로 출력할 수 있다. '로우' 레벨을 갖는 상기 제어신호(VTEM)에 응답하여 상기 제1전압 생성부(220)는 비활성화될 수 있다. 또한, 상기 제2전원전압(VCCI)이 목표 전압 레벨이 되면 상기 트리거부(830)의 전류 경로를 차단함으로써 상기 제어신호 생성부(210)에서 소모되는 전류를 줄일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
210:제어신호 생성부 220:제1전압 생성부
230:기준전압 생성부 240:제2전압 생성부
250:전압 출력부

Claims (20)

  1. 제1전원전압을 인가받아 제2전원전압을 생성하되 선택적으로 구동되는 제1전압 생성부 및 제2전압 생성부;및
    상기 제2전원전압이 소정 레벨에 도달하기 전까지 상기 제1전압 생성부를 활성화시키고, 상기 제2전원전압이 소정 레벨에 도달한 이후 상기 제2전압 생성부를 활성화시키는 제어신호 생성부
    를 포함하며,
    상기 제1전압 생성부는 상기 제2전압 생성부보다 구동 능력이 작은 내부전압 생성회로.
  2. 제1항에 있어서,
    상기 제어신호 생성부는 상기 제2전원전압에 응답하여 파워-업 구간 동안 상기 제1전압 생성부를 구동시키며, 상기 파워-업 구간 이후에 상기 제2전원전압이 소정 레벨에 도달하는 경우 상기 제2전압 생성부를 구동시키는 내부전압 생성회로.
  3. 제1항에 있어서,
    상기 제어신호 생성부는 상기 제1전원전압 및 상기 제2전원전압을 수신받아 상기 제1전압 생성부 및 상기 제2전압 생성부의 구동을 제어하기 위한 제어신호를 생성하는 내부전압 생성회로.
  4. 제3항에 있어서,
    상기 제어신호 생성부는,
    상기 제1전원전압을 인가받아 상기 제어신호를 제1전압레벨로 구동하기 위한 구동부;
    상기 제어신호를 상기 제1전압레벨로 유지하는 피드백 부;
    상기 제어신호를 제2전압레벨로 구동하기 위한 제어부;및
    상기 제2전원전압을 인가받아 상기 제어부를 구동하기 위한 트리거부
    를 포함하는 내부전압 생성회로.
  5. 제4항에 있어서,
    상기 구동부는,
    일 단은 상기 제1전원전압이 인가되는 제1전원전압단과, 타 단은 상기 제1전원전압단과 상기 접지전압이 인가되는 접지전압단 사이의 제1노드에 연결된 제1충전 소자; 및
    상기 제1노드와 상기 접지전압단 사이에 직렬 연결되는 제1NMOS 트랜지스터 및 제1PMOS 트랜지스터
    를 포함하며,
    상기 제1NMOS 트랜지스터와 상기 제1PMOS 트랜지스터의 소스 영역이 제2노드에 공통 접속되는 내부전압 생성회로.
  6. 제5항에 있어서,
    상기 피드백부는,
    상기 제1노드의 전압레벨에 응답하여 구동되는 제2NMOS 트랜지스터;
    일 단은 상기 제1전원전압단과 연결되고, 타 단은 제3노드를 통해 상기 제1NMOS 트랜지스터의 드레인과 연결된 저항 소자;및
    상기 제1전원전압단과 상기 제2노드 사이에 연결되고, 상기 제3노드의 전압레벨에 응답하여 구동되는 제2PMOS 트랜지스터
    를 포함하는 내부전압 생성회로.
  7. 제6항에 있어서,
    상기 트리거부는,
    기준 바이어스 전압을 인가받아 상기 제2전원전압 및 상기 기준 바이어스 전압을 비교하여, 상기 제2전원전압이 상기 기준 바이어스 전압보다 높은 경우 상기 제어부를 구동하는 내부전압 생성회로.
  8. 제6항에 있어서,
    상기 트리거부는,
    상기 제2전원전압이 예정된 전압레벨 이상인 경우 상기 제어부를 구동하는 내부전압 생성회로.
  9. 제7항에 있어서,
    상기 트리거부는,
    상기 제2전원전압에 응답하여 구동되는 제3NMOS 트랜지스터;
    상기 기준 바이어스 전압에 응답하여 구동되는 제4NMOS 트랜지스터;
    상기 제3 및 제4NMOS 트랜지스터의 소스 영역과 상기 접지전압단 사이에 연결되고, 상기 기준 바이어스 전압에 응답하여 구동되는 제5NMOS 트랜지스터;
    상기 제1전원전압단과 상기 제3NMOS 트랜지스터의 드레인에 접속된 제4노드 사이에 연결되는 제3PMOS 트랜지스터;및
    상기 제1전원전압단과 상기 제4NMOS 트랜지스터의 드레인 영역 사이에 연결되는 제4PMOS 트랜지스터
    를 포함하며,
    상기 제3 및 제4PMOS 트랜지스터의 게이트 영역은 상기 제4PMOS 트랜지스터의 드레인 영역에 공통 접속되는 내부전압 생성회로.
  10. 제9항에 있어서,
    상기 제어부는,
    상기 제1전원전압단과 상기 접지전압단 사이에 직렬 연결된 제5PMOS 트랜지스터 및 제2충전 소자;
    상기 제4노드와 상기 접지전압단 사이에 연결되며, 상기 제5PMOS 트랜지스터의 드레인 영역과 상기 제2충전 소자의 일 단이 공통으로 연결된 제6노드의 전압 레벨에 응답하여 구동되는 제6NMOS 트랜지스터;및
    상기 제1노드와 상기 접지전압단 사이에 연결되며, 상기 제6노드의 전압레벨에 응답하여 구동되는 제7NMOS 트랜지스터
    를 포함하는 내부전압 생성회로.
  11. 제10항에 있어서,
    상기 제어부는
    상기 제6노드 및 상기 접지전압단 사이에 연결되어 파워-온-리셋 신호에 응답하여 구동되는 제8NMOS 트랜지스터
    를 더 포함하는 내부전압 생성회로.
  12. 제8항에 있어서,
    상기 트리거부는,
    상기 제2전원전압에 응답하여 구동되는 제3NMOS 트랜지스터;및
    상기 제3NMOS 트랜지스터와 상기 접지전압단 사이에 연결되고, 게이트 영역이 드레인 영역과 공통으로 연결된 제3PMOS 트랜지스터
    를 포함하는 내부전압 생성회로.
  13. 제12항에 있어서,
    상기 제어부는,
    일 단은 상기 제1전원전압단과 연결되고, 타 단은 상기 제3NMOS 트랜지스터의 드레인과 접속된 제4노드 사이에 연결되는 제2저항 소자;
    상기 제1전원전압단과 상기 접지전압단 사이에 직렬 연결된 제4PMOS 트랜지스터 및 제2충전 소자;
    상기 제4노드와 상기 접지전압단 사이에 연결되며, 상기 제4PMOS 트랜지스터의 드레인 영역과 상기 제2충전 소자의 일 단이 공통으로 연결된 제5노드의 전압 레벨에 응답하여 구동되는 제4NMOS 트랜지스터;및
    상기 제1노드와 상기 접지전압단 사이에 연결되며, 상기 제5노드의 전압레벨에 응답하여 구동되는 제5NMOS 트랜지스터
    를 포함하는 내부전압 생성회로.
  14. 제3항에 있어서,
    상기 제2전압 생성부는,
    상기 제1전원전압을 인가받아 레귤레이팅을 통해 상기 제2전원전압을 생성하는 레귤레이터부; 및
    상기 제어신호를 인가받아 활성화된 상기 제어신호에 응답하여 상기 레귤레이터부의 구동을 차단하기 위한 차단부
    를 포함하는 내부전압 생성회로.
  15. 제1전원전압을 인가받아 제2전원전압을 생성하되 선택적으로 구동하는 제1전압 생성부 및 제2전압 생성부; 및
    파워-업 구간 동안 상기 제2전압 생성부보다 구동 능력이 작은 상기 제1전압 생성부를 활성화시키고, 상기 파워-업 구간 이후 상기 제1전원전압이 소정 레벨에 도달한 경우에 상기 제2전압 생성부를 활성화시키는 제어신호 생성부
    를 포함하는 내부전압 생성회로.
  16. 제15항에 있어서,
    상기 제어신호 생성부는,
    일 단은 상기 제1전원전압이 인가되는 제1전원전압단과, 타 단은 상기 제1전원전압단과 상기 접지전압이 인가되는 접지전압단 사이의 제1노드에 연결된 제1충전 소자;
    상기 제1노드와 상기 접지전압단 사이에 직렬 연결되는 제1 및 제2NMOS 트랜지스터;
    상기 제1전원전압단과 상기 접지전압단 사이에 직렬 연결되는 제1PMOS 트랜지스터 및 제2충전 소자;및
    상기 제1노드와 상기 접지전압단 사이에 직렬 연결되는 제3NMOS 트랜지스터 및 저항 소자
    를 포함하며,
    상기 제3NMOS 트랜지스터는 상기 제1PMOS 트랜지스터의 드레인 영역과 상기 제2충전 소자의 일 단이 공통으로 접속된 제2노드의 전압레벨에 응답하여 구동되는 내부전압 생성회로.
  17. 제15항에 있어서,
    상기 제어신호 생성부는,
    일 단은 상기 제1전원전압이 인가되는 제1전원전압단과, 타 단은 상기 제1전원전압단과 상기 접지전압이 인가되는 접지전압단 사이의 제1노드에 연결된 제1충전 소자; 및
    상기 제1노드와 상기 접지전압단 사이에 직렬 연결되는 제1NMOS 트랜지스터 및 제1PMOS 트랜지스터
    를 포함하며,
    상기 제1NMOS 트랜지스터와 상기 제1PMOS 트랜지스터의 소스 영역이 제2노드에 공통 접속되는 내부전압 생성회로.
  18. 제17항에 있어서,
    상기 제1노드의 전압레벨에 응답하여 구동되는 제2NMOS 트랜지스터;
    일 단은 상기 제1전원전압단과 연결되고, 타 단은 제3노드를 통해 상기 제1NMOS 트랜지스터의 드레인과 연결된 제1저항 소자;및
    상기 제1전원전압단과 상기 제2노드 사이에 연결되고, 상기 제3노드의 전압 레벨에 응답하여 구동되는 제2PMOS 트랜지스터
    를 더 포함하는 내부전압 생성회로.
  19. 제18항에 있어서,
    상기 제1노드의 전압 레벨에 응답하여 구동되는 제3PMOS 트랜지스터;및
    일 단이 상기 제3PMOS 트랜지스터의 드레인과 연결되고 타 단이 상기 접지전압단과 연결되는 제2충전 소자
    를 더 포함하는 내부전압 생성회로.
  20. 제19항에 있어서,
    상기 제1노드와 상기 접지전압단 사이에 직렬 연결된 제3NMOS 트랜지스터 및 제2저항 소자
    를 더 포함하며,
    상기 제3NMOS 트랜지스터는 상기 제3PMOS 트랜지스터의 드레인 영역과 상기 제2충전 소자의 일 단이 공통으로 접속된 제4노드의 전압레벨에 응답하여 구동되는 내부전압 생성회로.
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