KR20210011706A - 저전압 강하 레귤레이터 및 그 구동방법 - Google Patents

저전압 강하 레귤레이터 및 그 구동방법 Download PDF

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김형선
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Abstract

인러쉬 방지부를 포함한 저전압 강하 레귤레이터가 개시된다. 본 발명의 저전압 강하 레귤레이터는 피드백 전압을 기준전압과 비교하여 증폭전압을 출력하는 차동 증폭기, 전원입력전압 단자는 소스 단자, 상기 증폭전압을 게이트 단자로 입력받아 드레인 단자로 출력전압을 출력하는 패스 트랜지스터, 상기 드레인 단자와 접지단자 사이에 연결되어, 상기 피드백 전압을 생성하는 복수의 분배 저항 및,상기 차동 증폭기와 상기 패스 트랜지스터 사이에 병렬 연결되어, 컨트롤 신호에 따라 상기 게이트 단자로 조정 증폭전압을 출력하는 인러쉬 방지부를 포함한다. 상기 인러쉬 방지부는 초기 구동 기간 동안 턴온되는 제어신호를 출력하는 판단부 및 상기 제어신호에 따라 상기 조정 증폭전압을 출력하는 제한부를 포함한다.

Description

저전압 강하 레귤레이터 및 그 구동방법{Low voltage Drop Output Regulator}
본 발명은 저전압 강하 레귤레이터에 관한 것으로서, 더욱 상세하게는, 저전압 강하 레귤레이터(Low Voltage Drop Output regulator)에 유입되는 인러쉬 전류로부터 회로를 보호하는 저전압 강하 레귤레이터 및 그 구동방법에 관한 것이다.
저전압 강하 레귤레이터(Low voltage Drop Output Regulator; 이하 LDO 레귤레이터)는 전자 장치의 전력공급모듈에서, 전원으로 입력되는 고전원전압을 내부 장치에 적정한 레벨의 출력 전압으로 조절해주는 장치이다.
도 1은 종래 기술의 저전압 강하 레귤레이터를 나타낸 블록도이다.
도 1에 도시한 바와 같이, 종래의 저전압 강하 레귤레이터는 전원 입력 단자로 공급되는 입력 전압(VDDI)을 전원 출력 단자(VOUT)를 통하여 바이패스(bypass)시키되, 게이트 전극으로 공급되는 차동 증폭기(AMP)의 출력 전압의 제어를 받아 그 전원 출력 단자(VOUT)의 전압이 정전압으로 유지되게 하는 패스 트랜지스터(MP0)와, 상기 전원 출력 단자(VOUT)의 출력 전압을 분압하는 저항(R1,R2)과, 분압된 피드백 전압(VFB)을 기 설정된 기준 전압(VREF)과 비교하고, 그 차전압을 증폭한 증폭 전압을 상기 패스 트랜지스터(MP0)의 게이트 전극에 공급하여 상기 전원 출력 단자로 패스되는 출력 전압(VOUT)이 일정 레벨로 유지되도록 하는 차동 증폭기(AMP)로 이루어진다.
따라서, 패스 트랜지스터(MP0)는 전원 입력 단자로 공급되는 입력 전압(VDDI)을 전원 출력 단자를 통해 출력 전압(VOUT)으로 바이 패스시킴에 있어서, 게이트 전극으로 공급되는 상기 차동 증폭기(AMP)의 증폭 전압(VG)의 제어를 받아 그 패스 전원 즉, 전원 출력 단자에 출력되는 출력 전압(VOUT)을 정전압으로 유지하게 된다.
그런데, 통상 전압 강하 레귤레이터의 초기 구동시 패스 트랜지스터(MP0)는 가장 작은 저항값을 가지며, 피크(peak)성 전류인 인러쉬(Inrush) 전류가 전원 출력 단자를 통하여 출력 단의 커패시터(Co)를 충전하게 된다. 이러한 인러쉬 전류는 회로를 파괴시키기에 충분한 전류이며, 저전압 강하 레귤레이터뿐만 아니라 저전압 강하 레귤레이터에 연결된 장치까지 손상을 주게 된다.
공개특허 10-2013-0073744 공개특허 10-2014-0049725
본 발명은 저전압 강하 레귤레이터(Low Voltage Drop regulator)의 인러쉬(Inrush) 전류를 방지하여 회로를 보호하기 위한 것으로, 저전압 강하 레귤레이터의 초기 구동시 패스 트랜지스터의 게이트를 제어하는 회로를 제공하는 것이다.
상술한 문제점을 해결하기 위하여 본 발명의 저전압 강하 레귤레이터는 피드백 전압을 기준전압과 비교하여 증폭전압을 출력하는 차동 증폭기; 전원입력전압 단자는 소스 단자, 상기 증폭전압을 게이트 단자로 입력받아 드레인 단자로 출력전압을 출력하는 패스 트랜지스터; 상기 드레인 단자와 접지단자 사이에 연결되어, 상기 피드백 전압을 생성하는 복수의 분배 저항; 및 상기 차동 증폭기와 상기 패스 트랜지스터 사이에 병렬 연결되어, 컨트롤 신호에 따라 상기 게이트 단자로 조정 증폭전압을 출력하는 인러쉬 방지부를 포함한다.
상기 인러쉬 방지부는 초기 구동 기간 동안 턴온되는 제어신호를 출력하는 판단부; 및 상기 제어신호에 따라 상기 조정 증폭전압을 출력하는 제한부를 포함한다.
일 실시예에 따라 상기 제한부는 일단이 제1 노드와 연결되어 상기 제어신호에 따라 온오프되는 제1 스위치; 게이트 단자는 상기 패스 트랜지스터의 게이트 단자와, 소스 단자는 상기 전원입력 전압 단자와, 드레인 단자는 상기 제1 노드와 연결되고, 상기 증폭전압의 제1 미러링 전류를 생성하는 제1 트랜지스터; 상기 제1 미러링 전류를 사용하여 제1 전압을 생성하는 제1 저항; 드레인 단자는 제2 노드와, 소스 단자는 상기 접지단자와, 게이트 단자는 상기 제1 노드와 연결되어, 상기 제1 전압의 제2 미러링 전류를 생성하는 제2 트랜지스터; 일단이 상기 제2 노드와 연결되어 상기 제2 미러링 전류로부터 제2 전압을 생성하는 제2 저항; 상기 전원입력전압 단자와 상기 제2 저항의 타단 사이에 연결되어, 상기 제어신호에 따라 온오프되는 제2 스위치; 일단이 상기 전원입력전압 단자에 연결되어 상기 제어신호에 따라 온오프되는 제3 스위치; 및 게이트 단자는 상기 제2 노드와, 드레인 단자는 제3 노드와, 소스 단자는 상기 제3 스위치의 타단과 연결되어, 상기 제2 전압에 기초한 상기 조정 증폭전압을 상기 패스 트랜지스터의 게이트로 출력하는 제3 트랜지스터;를 포함할 수 있다.
다른 실시예에 따라 상기 제한부는 일단이 제1 노드와 연결되어 상기 제어신호에 따라 온오프되는 제1 스위치; 게이트 단자는 상기 패스트랜지스터의 게이트 단자와, 소스 단자는 상기 전원입력 전압 단자와 연결되고, 상기 증폭전압의 제1 미러링 전류를 생성하는 제1 트랜지스터; 상기 제1 트랜지스터의 드레인 단자와 제1 노드 사이에 연결되어, 상기 제어 신호에 따라 온오프되는 제1 스위치; 소스 단자가 상기 접지 단자와, 드레인 단자가 상기 제1 스위치의 일단과, 게이트 단자가 상기 제1 노드와 연결되어, 상기 제1 미러링 전류에 따른 제1 전압을 생성하는 제2트랜지스터; 드레인 단자는 제2 노드와, 소스 단자는 상기 접지단자와, 게이트 단자는 상기 제1 노드와 연결되어, 상기 제1 전압에 따른 제2 미러링 전류를 생성하는 제3트랜지스터; 상기 제2 노드에 드레인 단자와 게이트 단자가 연결되어, 상기 제2 미러링 전류로부터 제2 전압을 생성하는 제4 트랜지스터; 상기 전원입력전압 단자와 상기 제4 트랜지스터의 소스 단자 사이에 연결되어, 상기 제어신호에 따라 온오프되는 제2 스위치; 일단이 상기 전원입력전압 단자에 연결되어 상기 제어신호에 따라 온오프되는 제3 스위치; 게이트 단자는 상기 제2 노드와, 드레인 단자는 제3 노드와, 소스 단자는 상기 제3 스위치의 타단과 연결되어, 상기 제2 전압에 기초한 상기 조정 증폭전압을 상기 패스 트랜지스터의 게이트로 출력하는 제5 트랜지스터;를 포함할 수 있다.
일 실시예에 따라 상기 판단부는 인러쉬 디스에이블 신호를 입력받아 반전하는 제1 인버터; 및 인러쉬 인에이블 신호, 엠프 인에이블 신호 및 상기 반전된 인러쉬 디스에이블 신호를 입력받아 상기 제어신호를 출력하는 NAND 게이트를 포함할 수 있다.
일 실시예에 따라 상기 판단부는 인러쉬 인에이블 신호, 엠프 인에이블 신호 및 인러쉬 디스에이블 신호를 입력받아 상기 제어신호를 출력하는 NAND 게이트를 포함할 수 있다.
일 실시예에 따라 상기 판단부는 검출 신호를 입력받아 반전하는 제1 인버터; 및 인러쉬 인에이블 신호, 엠프 인에이블 신호 및 상기 반전된 검출 신호를 입력받아 상기 제어신호를 출력하는 NAND 게이트를 포함할 수 있다.
일 실시예에 따라 상기 판단부는 검출 신호 및 인러쉬 디스에이블 신호를 입력받는 NOR게이트; 및 인러쉬 인에이블 신호, 엠프 인에이블 신호 및 상기 NOR게이트의 출력신호를 입력받아 상기 제어신호를 출력하는 NAND 게이트를 포함할 수 있다.
일 실시예에 따라 상기 판단부는 지연 신호를 입력받아 반전하는 제1 인버터; 및 인러쉬 인에이블 신호, 엠프 인에이블 신호 및 상기 반전된 지연 신호를 입력받아 상기 제어신호를 출력하는 NAND 게이트를 포함할 수 있다.
상술한 문제점을 해결하기 위하여 본 발명의 저전압 강하 레귤레이터의 구동방법은 초기 구동기간 동안 컨트롤 신호에 따른 조정 증폭전압에 기초하여 상기 저전압 강하 레귤레이터가 출력 전압을 출력하는 단계; 상기 초기 구동 기간이 경과되면, 상기 저전압 강하 레귤레이터의 출력전압에 기초한 피드백 전압과 기설정된 기준 전압과 비교하는 단계; 및 상기 비교 신호를 차동 증폭하여 상기 출력전압으로 출력하는 단계를 포함한다.
상기 컨트롤 신호는 인러쉬 인에이블 신호 및 엠프 인에이블 신호를 포함한다.
일실시예에 따라 상기 초기 구동 기간은 상기 인러쉬 인에이블 신호 및 엠프 인에이블 신호가 턴온되는 시점부터 인러쉬 디스에이블 신호가 턴온되는 시점까지일 수 있다.
일실시예에 따라 상기 초기 구동 기간은 상기 인러쉬 인에이블 신호, 엠프 인에이블 신호가 턴온되는 시점부터 검출 신호가 턴온되는 시점까지일 수 있다. 이때 상기 검출 신호는 상기 저전압 강하 레귤레이터가 구동을 시작한 후 상기 출력 전압이 기설정된 임계전압에 도달하는 시점에 턴온될 수 있다.
일실시예에 따라 상기 초기 구동 기간은 상기 인러쉬 인에이블 신호 및 엠프 인에이블 신호가 턴온되는 시점부터 지연 신호가 턴온되는 시점까지일 수 있다. 이때 상기 지연 신호는 상기 패스 트랜지스터의 빌드업 시간 경과 후 턴온될 수 있다.
일실시예에 따라 상기 초기 구동 기간은 상기 검출 신호가 턴온되고 일정 시간 이후 인러쉬 디스에이블 신호가 턴온될 때 종료될 수 있다.
본 발명의 실시 예들에 따른 저전압 강하 레귤레이터 회로에 따르면, 피크성 전류인 인러쉬 전류를 방지하여 회로를 보호할 수 있는 효과가 있다.
또한, 본 발명의 실시 예들에 따른 저전압 강하 레귤레이터 회로에 따르면, 회로의 초기 구동시에만 돌입 전류 보호회로가 동작하고 오작동을 방지하는 효과가 있다. 이에 따라 저전압 강하 레귤레이터 회로의 기본 동작, 즉 패스 트랜지스터의 동작을 방해하지 않는 효과가 있다.
도 1은 종래 기술의 저전압 강하 레귤레이터를 나타낸 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 저전압 강하 레귤레이터 회로를 설명하기 위한 도면이다.
도 3은 도 2에 도시된 인러쉬 방지부 중 제한부의 일 실시예를 설명하기 위한 도면이다.
도 4는 도 2에 도시된 인러쉬 방지부 중 제한부의 다른 실시예를 설명하기 위한 도면이다.
도 5은 도 2에 도시된 인러쉬 방지부 중 판단부의 일 실시예를 도시한 것이고, 도 6은 도 5에 따른 LDO 회로의 동작을 설명하기 위한 신호 타이밍도이다.
도 7은 도 2에 도시된 판단부의 제2 실시예를 도시한 것이고, 도 8은 도 7에 따른 LDO 회로의 동작을 설명하기 위한 신호 타이밍도이다.
도 9는 도 2에 도시된 판단부의 제3 실시예를 도시한 것이고, 도 10은 도 9에 따른 LDO 회로의 동작을 설명하기 위한 신호 타이밍도이다.
도 11는 도 2에 도시된 판단부의 제4 실시예를 도시한 것이고, 도 12는 도 11에 따른 LDO 회로의 동작을 설명하기 위한 신호 타이밍도이다.
도 13은 도 2에 도시된 판단부의 제5 실시예를 도시한 것이고, 도 14는 도 13에 따른 LDO 회로의 동작을 설명하기 위한 신호 타이밍도이다.
도 15는 본 발명의 저전압 강하 레귤레이터의 동작에 따른 출력 전압 및 출력 전류를 나타낸 신호도이다.
이하, 도면을 참조하여 본 발명을 실시하기 위한 구체적인 내용을 실시 예에 기초하여 설명한다. 이들 실시 예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시 예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 각각의 개시된 실시 예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는 적절하게 설명된다면 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있는 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백히 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시 예에 따른 저전압 강하 레귤레이터 회로를 설명하기 위한 도면이다.
도 2를 참고하면, 본 발명의 저전압 강하 레귤레이터(1; 이하 LDO회로)는 차동증폭기(10), 인러쉬 방지부(100), 패스 트랜지스터(20), 분배 저항(R1,R2), 출력 커패시터(Co)를 포함한다.
차동증폭기(10)는 기준전압(VREF), 피드백 전압(VFB)을 입력받아 증폭전압(VG)을 패스트랜지스터(20)의 게이트 단자로 출력한다.
인러쉬 방지부(100)은 차동증폭기(10)와 패스 트랜지스터(20)의 게이트 단자 사이에 병렬로 연결되고, 컨트롤 신호(Control signals)에 따라 조정 증폭전압을 패스트랜지스터(20)의 게이트 단자로 출력한다. 이때 컨트롤 신호(Control signals)는 내부 로직 또는 외부장치에서 공급되거나 출력 전압(VOUT)을 기초로 생성되는 피드백 신호로 구성된다.예를 들면, 컨트롤 신호는 앰프 인에이블 신호(AMP_EN), 인러쉬 인에이블 신호(VDD_INRL_EN), 인러쉬 디스에이블 신호 (VDD_INRL_TOFF), 검출 신호(VDD_DET) 및 지연 신호(Delay_VDD) 중 적어도 셋 이상을 포함한다.
컨트롤 신호는 LDO 회로(1)의 예상 인러쉬 전류 및 전압에 대해 따라 미리 정해지는 값에 따라 셋팅되는 복수의 신호들을 포함한다.
차동 증폭기(10)는 컨트롤 신호 내에 포함된 도 2에 도시된 앰프 인에이블 신호(AMP_EN)에 따라 동작한다.
패스 트랜지스터(20)는 전원 입력전압(VDDI)을 소스 입력으로 출력전압(VOUT)을 드레인 출력으로, 증폭 전압(VG)을 게이트 단자로 입력받는다.
LDO 회로(1)의 출력 단자에는 출력 커패시터(Co) 및 분배 저항(R1,R2)이 서로 병렬 연결되고, 분배 저항(R1,R2)은 LDO 회로(1)의 출력 전압을 분압하여 차동증폭기의 피드백 전압(VFB)을 출력한다.
인러쉬 방지부(100)는, 컨트롤 신호(Control Signals)에 따라 조정 증폭전압(VG)을 출력하고, 판단부(110)와 제한부(120)를 포함한다.
판단부(110)는 컨트롤 신호(Control Signals)를 기초로 제어 신호(EN)를 출력하여 제한부(120)를 제어한다. 상기 제어 신호(EN)는 LDO 회로의 초기 구동 기간 동안 턴온된다.
제한부(120)는 판단부(110)에서 출력된 제어신호 및 반전 제어신호(EN,
Figure pat00001
) 를 기반으로 턴 온/ 턴 오프되어 패스 트랜지스터(20)의 게이트 단자의 증폭전압(VG)을 제어한다. 도 1의 비교예는 LDO 회로(1)의 초기 구동시 인러쉬(Inrush) 전류가 유입될 수 있다. 인러쉬 전류가 발생하면, 저전압 강하 레귤레이터 또는 이에 연결된 장치가 견딜 수 있는 정도보다 더 큰 전류가 흐르게 되어, LDO(1) 회로의 출력 전압을 입력받는 장치가 손상되거나 오작동을 일으킬 수 있는 소지가 있다.
이러한 문제점을 해결하기 위해 본 발명은, 도 2에 도시한 바와 같이, 패스 트랜지스터(20)의 게이트 입력 앞단에 인러쉬 방지부(100)를 포함한다. 이로 인하여 돌입 전류인 인러쉬(Inrush) 전류의 유입이 방지되고, 출력 전압(VOUT)이 서서히 증가하게 하여, 출력 전압(VOUT)의 단위 시간당 증가량이 감소하게 된다.
제한부(120)는 다양한 실시예에 따라 구현 가능하나, 보다 구체적으로 이하 도 3 및 도 4의 실시예와 같이 구현될 수도 있다.
도 3은 도 2에 도시된 인러쉬 방지부 중 제한부의 일 실시예를 설명하기 위한 도면이다.
제한부(120)는, 3개의 트랜지스터(M1 내지 M3), 3개의 스위치(SW1 내지 SW3) 및 2개의 저항(R3, R4)를 포함한다. M1 트랜지스터, M3 트랜지스터는 PMOS 트랜지스터이고, M2 트랜지스터는 NMOS 트랜지스터일 수 있다.
스위치(SW1 내지 SW3)는 PMOS와 NMOS 소자가 결합된 것으로, 판단부(110)의 제어신호 및 반전 제어신호(EN,
Figure pat00002
)로 온/오프된다.
M1 트랜지스터(121)의 게이트는 패스 트랜지스터(20)의 게이트와 연결되어 미러링 전류(I1)를 생성한다. M1 트랜지스터(121)는 패스 트랜지스터(20) 사이즈의 1/1000 정도로 설정되어, 미러링 전류(I1)의 미세한 차이에 따라 증폭전압(VG)을 조정할 수 있다.
M1 트랜지스터(121), SW1 스위치 및 R3 저항은 I-V 컨버터 역할로서, 입력된 전류 I1를 전압 V1으로 변환시킨다.
SW1 스위치는 M1 트랜지스터(121)의 드레인(drain) 단자와 N1 노드, 즉, R3 저항의 일단 사이에 연결된다.
R3 저항은 N1 노드와 접지 단자 사이에 연결되어, M1 트랜지스터(121)을 통해 생성된 미러링 전류 I1을 전압 V1으로 변환시킨다. SW2 스위치, R4 저항, M2 트랜지스터(122)는 V-I 컨버터 역할로서, 입력된 전압 V1을 전류 I2 로 변환시킨다.
SW2 스위치는 전원입력단자(VDDI) 및 N2 노드, 즉, R4 저항 일단 사이에 연결되어 판단부(110)의 제어신호 및 반전 제어신호(EN,
Figure pat00003
)에 따라 온오프 되어 M2 트랜지스터의 드레인 단자에 전압을 인가한다. M2 트랜지스터(122)는 R4 저항의 타단, 즉 N2 노드와 드레인 단자가 연결되고, 전원 접지 단자(GND)에 소스 단자가 연결된다. M2 트랜지스터(122)는 V1 전압이 게이트에 인가되면, 전류 I2를 생성한다. R4 저항은 M2 트랜지스터(122)에서 생성된 전류 I2를 전압 V2로 출력한다.
입력된 전압 V2는 M3 트랜지스터(123)의 게이트에 인가되고, SW3 스위치의 스위칭에 기초하여 M3 트랜지스터(123)의 드레인-소스 전압의 변화에 기초하여 M3 트랜지스터(123)는 조정 증폭전압(VG )을 패스 트랜지스터(20)의 게이트 단자로 출력한다.
SW3 스위치는 전원입력단자(VDDI)와 M3 트랜지스터의 소스 단자 사이에 연결되고, M3 트랜지스터의 드레인 단자는 패스 트랜지스터(20)의 게이트 단자 및 M1 트랜지스터(121)의 게이트 단자와 같은 노드로 연결된다.
도 4는 도 2에 도시된 인러쉬 방지부 중 제한부의 다른 실시예를 설명하기 위한 도면이다.
제한부(120)는 도 3의 실시예와 달리, 저항없이, 5개의 트랜지스터 및 3개의 스위치를 포함한다. M1, M3, M5 트랜지스터는 PMOS 트랜지스터이고, M2, M4는 NMOS 트랜지스터일 수 있다.
스위치(SW1 내지 SW3)는 판단부(110)의 제어신호 및 반전 제어신호(EN,
Figure pat00004
) 로 온/오프된다. M1 트랜지스터(121)는 소스 단자가 전원입력단자(VDDI)에 연결되고, 드레인 단자가 SW1 스위치의 일단에 연결되며, 게이트는 패스 트랜지스터(20)의 게이트 단자에 연결된다.
M1 트랜지스터(121)는 패스 트랜지스터(20)의 미러링 전류 I1를 생성한다. M1 트랜지스터(121)는 패스 트랜지스터(20) 사이즈의 1/1000 정도로 설정되어, 미러링 전류(I1)의 미세한 차이에 따라 증폭전압(VG)을 조정할 수 있다.
M4 트랜지스터(124)는 드레인 단자가 노드 N1에 연결되고, 소스 단자가 전원접지단자(GND)에 연결된다. 노드 N1에는 SW1 스위치의 타단, M4 트랜지스터(124)의 드레인 단자 및 게이트 단자가 연결된다.
M2 트랜지스터(122)는 드레인 단자가 노드 N2 에 연결되고, 소스 단자가 전원접지단자(GND)에 연결되며, 게이트 단자는 노드 N1에 연결된다. M2 트랜지스터(122)는 M4 트랜지스터에 흐르는 전류 I1에 대한 미러링 전류 I2를 생성한다.
M5 트랜지스터(125)는 드레인 단자 및 게이트 단자가 노드 N2에 연결되고, 소스 단자가 SW2 스위치의 일단에 연결된다. SW2 스위치는 타단이 전원입력단자(VDDI)에 연결된다.
SW3 스위치는 일단이 전원입력단자(VDDI)에 연결되고 타단이 M3 트랜지스터(123)의 소스 단자에 연결된다. M3 트랜지스터(123)는 드레인 단자는 노드 N3 에 연결되고, 게이트 단자는 노드 N2에 연결된다.
M3 트랜지스터(123)는 M5 트랜지스터(125)가 미러링한 전류 I2를 패스 트랜지스터(20)의 조정 증폭 전압 VG으로 변환하여 패스 트랜지스터(20)의 게이트 단자로 출력한다.
도 5는 도 2에 도시된 인러쉬 방지부 중 판단부의 일 실시예를 도시한 것이고, 도 6은 도 5 및 도 6에 따른 LDO 회로의 동작을 설명하기 위한 신호 타이밍도이다.
판단부(110)는 NAND 회로(111), 제1 인버터(113), 제2 인버터(114) 및 제3 인버터(112)를 포함한다. 판단부(110)는, 인러쉬 인에이블 신호(VDD_INRL_EN), 앰프 인에이블 신호(AMP_EN)와 인러쉬 디스에이블 신호 또는 반전 인러쉬 디스에이블 신호(VDD_INRL_TOFF,
Figure pat00005
)를 입력받아 제어신호 및 반전 제어신호(EN,
Figure pat00006
)를 출력한다.
NAND 회로(111)는 인러쉬 인에이블 신호(VDD_INRL_EN), 앰프 인에이블 신호(AMP_EN) 및 반전 인러쉬 디스에이블 신호(
Figure pat00007
)를 입력받아 출력한 신호를 제1 인버터(113) 및 제2 인버터(114)를 거쳐 제어 신호(EN) 및 반전 제어 신호(
Figure pat00008
)를 출력한다. 제3 인버터(112)는 인러쉬 디스에이블 신호(VDD_INRL_TOFF)를 입력받으면, NAND 회로(111)로 반전 인러쉬 디스에이블 신호(
Figure pat00009
)를 출력한다.
인러쉬 인에이블 신호(VDD_INRL_EN)는 인러쉬 방지부(100)의 사용 여부를 결정하는 신호로 인러쉬 방지부(100)를 사용하는 경우에는 항상 1로 고정된다.
앰프 인에이블 신호(AMP_EN)는 LDO 회로(1)에 포함된 차동 증폭기(10)를 구동시키는 신호이다.
인러쉬 디스에이블 신호(VDD_INRL_TOFF)는 인러쉬 방지부(100)의 구동 중단 여부를 결정하는 신호이다.
하기 표 1는 도 5 및 도 6에 도시된 판단부의 작동 상태를 나타낸다.
VDD_INRL_EN AMP_EN VDD_INRL_TOFF
Figure pat00010
 EN
Figure pat00011
 State
0 0 0 1 0 1 OFF
1 0 0 1 0 1 OFF
1 1 0 1 1 0 ON
1 1 1 0 0 1 OFF
표 1을 보다 구체적으로 설명하면, 판단부(110)의 제어신호 및 반전 제어신호 (EN 및
Figure pat00012
)는 도 3 및 도 4에 도시된 SW1 내지 SW3 스위치를 온오프 시킨다. 도 6을 참고하면, LDO 회로(1)는 t1 시점 이전에는 전원 입력 전압(VDDI)이 Low 상태여서 구동하지 않다가, t1 시점에 Low에서 High 상태로 전환되면 인러쉬 인에이블 신호(VDD_INRL_EN) 및 앰프 인에이블 신호(AMP_EN)가 0에서 1로 상태가 바뀐다. 이에 따라 SW1 스위치 내지 SW3 스위치가 오프상태(State OFF)에서 온 상태(State ON)으로 바뀌고, 인러쉬 방지부(100)가 구동을 시작한다.
t2 시점에서 패스 트랜지스터(20)의 출력전압(VOUT)이 Low에서 서서히 High로 전환되기 시작하다가, t3 시점에서 High 상태에 도달하면, 인러쉬 디스에이블 신호(VDD_INRL_TOFF)가 0에서 1로 바뀌어 제어신호(EN)가 1에서 0이 되고, SW1 스위치 내지 SW3 스위치가 온 상태에서 오프 상태로 바뀌면서, 인러쉬 방지부(100)가 구동을 중단한다.
즉, 도 5 및 도 6의 실시예에서 초기 구동 기간은 인러쉬 인에이블 신호 및 엠프 인에이블 신호가 턴온되는 시점부터 인러쉬 디스에이블 신호가 턴온되는 시점까지이다.
도 7은 도 2에 도시된 판단부의 제2 실시예를 도시한 것이고, 도 8은 도 7에 따른 LDO 회로의 동작을 설명하기 위한 신호 타이밍도이다. 설명의 편의를 위해 도 5 내지 도 6과의 차이점을 위주로 설명한다.
도 7을 참조하면, NAND 회로(111), 제1 인버터(113) 및 제2인버터(114)를 포함한다. 즉, 도 7의 실시예는 도 5의 실시예와 달리, 반전 인러쉬 디스에이블 신호(
Figure pat00013
)를 NAND 회로(111)의 입력으로 하지 않는다.
하기 표2를 참고로 보다 구체적으로 설명하면, 도 5 실시예 표1과 비교하여 제어 신호(EN)와 반전 제어 신호(
Figure pat00014
)가 바뀌는 차이가 있다.
그런데 스위치 SW1 내지 SW3은 제어 신호(EN)와 반전 제어 신호(
Figure pat00015
) 모두를 입력받아 스위칭 되기 때문에 스위칭 동기화 시점의 차이만 생길 뿐 동작은 도 5의 실시예와 동일하다.
VDD_INRL_EN AMP_EN VDD_INRL_TOFF EN
Figure pat00016
 State
0 0 0 0 1 OFF
1 0 0 0 1 OFF
1 1 0 0 1 OFF
1 1 1 1 0 ON
상기 표2 및 도 8을 참고하면, t1 시점에서 전원입력전압(VDDI)이 Low에서 High로 변환되면, 인러쉬 인에이블 신호(VDD_INRL_EN) 및 앰프 인에이블 신호(AMP_EN)가 0에서 1로 상태가 바뀐다. 이때 인러쉬 디스에이블 신호(VDD_INRL_TOFF)는 1이므로 제어 신호(EN)는 1이 되며, 이에 따라 SW1 스위치 내지 SW3 스위치가 오프상태(State OFF)에서 온 상태(ON)로 바뀌고, 인러쉬 방지부(100)가 구동을 시작한다.
t2 시점에서 패스 트랜지스터(20)의 출력전압(VOUT)이 Low에서 서서히 High로 전환되기 시작하다가, t3 시점에서 High 상태에 도달하면, 인러쉬 디스에이블 신호(VDD_INRL_TOFF)가 1에서 0으로 바뀌어 제어 신호(EN)가 1에서 0이 되고, SW1 스위치 내지 SW3 스위치가 온 상태에서 오프 상태로 바뀌면서, 인러쉬 방지부(100)가 구동을 중단한다.
즉, 도 7 및 도 8의 실시예에서 초기 구동 기간은 인러쉬 인에이블 신호 및 엠프 인에이블 신호가 턴온되는 시점부터 인러쉬 디스에이블 신호가 턴오프되는 시점까지이다.
도 9는 도 2에 도시된 판단부의 제3 실시예를 도시한 것이고, 도 10은 도 9에 따른 LDO 회로의 동작을 설명하기 위한 신호 타이밍도이다. 설명의 편의를 위해 도 5 내지 도 8의 실시예와의 차이점을 위주로 설명한다.
도 9를 참조하면, 판단부(110)는 NAND 회로(111), 제1 인버터(113), 제2 인버터(114) 및 제3 인버터(115)를 포함한다. 도 9의 실시예는 도 5의 실시예와 달리 인러쉬 디스에이블 신호(VDD_INRL_TOFF)를 사용하지 않고, 검출신호(VDD_DET)를 이용한다.
검출 신호(VDD_DET)는 저전압 강하 레귤레이터가 구동을 시작한 후 패스 트랜지스터(20)의 출력 전압(VOUT)이 임계 전압(VDET)에 도달하면 출력되는 신호로서, 일 실시예에 따라 전압 레벨 검출기(Voltage level detector)를 이용하여 출력될 수 있다. 임계 전압(VDET)은 일 예로, 상기 패스 트랜지스터(20)의 최대 출력 전압의 약 70% 이상인 값일 수 있다.
하기 표 3은 도 9 및 도 10에 도시한 제3 실시 예의 작동 상태를 나타낸다.
VDD_INRL_EN AMP_EN VDD_DET EN
Figure pat00017
 state
0 0 0 0 1 OFF
1 0 0 0 1 OFF
1 1 0 1 0 ON
1 1 1 0 1 OFF
표 3의 동작상태에 대한 설명은 인러쉬 디스에이블 신호(VDD_INRL_TOFF) 대신 검출 신호(VDD_DET)를 입력한 것으로 도 5의 표 1과 유사하므로 설명을 생략한다.
즉, 도 9 및 도 10의 실시예에서 초기 구동 기간은 인러쉬 인에이블 신호, 엠프 인에이블 신호가 턴온되는 시점부터 검출 신호가 턴온되는 시점까지이다.
도 11는 도 2에 도시된 판단부의 제4 실시예를 도시한 것이고, 도 12는 도 11에 따른 LDO 회로의 동작을 설명하기 위한 신호 타이밍도이다. 설명의 편의를 위해 도 5 및 도 10의 실시예와의 차이점을 위주로 설명한다.
도 11을 참조하면, 판단부(110)는 NAND 회로(111), 제1 인버터(113), 제2 인버터(114) 및 제3 인버터(116)를 포함한다. 도 11의 실시예는 도 5의 실시예와 달리 인러쉬 디스에이블 신호(VDD_INRL_TOFF)를 사용하지 않고, 도 9의 실시예와 달리 검출신호(VDD_DET)를 이용하지 않는다. 도 11의 실시예는 제3 인버터(116)의 입력신호로 지연신호(Delay_VDD)를 이용한다.
지연신호(Delay_VDD)는 저전압 강하 레귤레이터의 출력전압을 피드백받아 RC 딜레이(delay)된 신호로서, 상기 패스 트랜지스터(20)의 빌드업(Build up) 시간 경과 후 턴온되는 신호이다.
빌드업 시간이란 전원입력전압(VDDI)의 입력되는 시점(t1)부터 LDO 회로(1)의 출력전압(VOUT)이 목표전압에 도달하는(Saturation) 시점(t1')까지의 시간이다. 도 12를 참고하면, 지연구간(Delay)은 패스 트랜지스터(20)의 출력전압(VOUT)이 Low에서 High로 전환되기 시작하는 t2 시점부터 출력전압(VOUT)이 High에 도달하고 소정의 시간이 지난 t3 시점까지의 시간이다. RC 딜레이를 사용하는 것이므로, t3 시점은 커패시터의 커패시턴스 크기에 따라 달라질 수 있다.
하기 표 4은 도 11에 도시한 제4 실시 예의 작동 상태를 나타낸다. 표 4의 동작 상태에 대한 설명은 인러쉬 디스에이블 신호(VDD_INRL_TOFF) 또는 검출 신호(VDD_DET) 대신 지연 신호(Delay_VDD)를 이용하는 것이므로, 앞서 설명한 표 1 또는 3의 설명과 유사하므로 설명을 생략한다.
VDD_INRL_EN AMP_EN Delay_VDD EN
Figure pat00018
 state
0 0 0 0 1 OFF
1 0 0 0 1 OFF
1 1 0 1 0 ON
1 1 1 0 1 OFF
즉, 도 11 및 도 12의 실시예에서 초기 구동 기간은 인러쉬 인에이블 신호 및 엠프 인에이블 신호가 턴온되는 시점부터 지연 신호가 턴온되는 시점까지이다.
도 13은 도 2에 도시된 판단부의 제5 실시예를 도시한 것이고, 도 14는 도 13에 따른 LDO 회로의 동작을 설명하기 위한 신호 타이밍도이다. 설명의 편의를 위해 도 5 내지 도 12의 실시예와의 차이점을 위주로 설명한다.
도 13을 참조하면, 판단부(110)는 NAND 회로(111), 제1 인버터(113), 제2 인버터(114) 및 NOR 회로(117)를 포함한다. 도 13의 실시예는 도 5 내지 도 12의 실시예와 달리 인러쉬 디스에이블 신호(VDD_INRL_TOFF)와 검출신호(VDD_DET)를 모두 이용한다.
제 5 실시예는 NAND회로(111)의 입력으로 NOR 회로(117)의 출력신호(T_OFF)를 이용한다. NOR 회로(117)는 검출 신호(VDD_DET) 및 인러쉬 디스에이블 신호(VDD_INRL_TOFF) 모두 0일 때 인러쉬 방지부(100)가 구동하게 하고, 어느 하나가 1이 되면 인러쉬 방지부(100)의 구동을 중단시킨다. 하기 표 5은 도 13에 도시한 제5 실시 예의 작동 상태를 나타낸다.
VDD_INRL_EN AMP_EN VDD_INRL_TOFF VDD_DET T_OFF EN
Figure pat00019
 state
1 0 0 0 1 0 1 OFF
1 1 0 0 1 1 0 ON
1 1 0 1 0 0 1 OFF
1 1 1 1 0 0 1 OFF
1 1 1 0 0 0 1 OFF
인러쉬 디스에이블 신호(VDD_INRL_TOFF)와 검출 신호(VDD_DET)를 NOR 회로(117)에 연결하는 것은 인러쉬 방지부(100)의 구동 종료 후 패스 트랜지스터(20)의 출력 전압(VOUT)이 불안정하여 임계전압(VDET) 이상이었다가 다시 내려가더라도 인러쉬 디스에이블 신호(VDD_INRL_TOFF)가 1이 되므로 인러쉬 방지부(100)가 다시 턴온 되지 않도록 하는 효과가 있다. 표 5에 따른 다른 동작 상태에 대한 설명은 표 1 내지 표 4와 유사하므로 설명을 생략한다. 도 13 및 도 14의 실시예에서 초기 구동 기간은 인러쉬 인에이블 신호 및 엠프 인에이블 신호가 턴온되는 시점부터, 검출신호가 턴온되는 시점까지이다.
도 15는 본 발명의 저전압 강하 레귤레이터의 동작에 따른 출력 전압 및 출력 전류를 나타낸 신호도이다.
도 15를 참고하면, 본 발명의 실시예들에 따른 인러쉬 방지부(100)를 이용함으로써 LDO 회로의 초기 구동시 발생하는 돌입 전류로 인한 출력 전류(I_OUT)가 1/3로 줄어들었으며, 이에 따라 LDO회로는 초기의 구동시간이 X만큼 더 길어졌을 뿐 인러쉬 전류가 발생하더라도 큰 영향없이 안정적으로 출력전압(VOUT)을 출력하는 것을 확인할 수 있다.
한편, Y지점에서 돌입전류가 약간 튀게 되는데, 이는 초기 구동 기간이 경과하여 인러쉬 방지부(100)가 비활성화 되면, 출력 커패시터(Co)가 완전히 충전되지 않은 상태에서 인러쉬 방지부(100) 동작이 중지 됨에 따라, 패스 트랜지스터(20)의 게이트 단자에 차동증폭기(10)로부터의 증폭 전압(VG)이 입력되므로, 완전히 충전되지 않은 커패시터(Co)를 충전하기 위해 발생하는 것이다. 이때 발생하는 인러쉬 전류는 저전압 강하 레귤레이터의 정상 동작에 영향을 주지 않는 정도의 전류량에 지나지 않는다. 만약 컨트롤 신호로 초기 구동 기간을 보다 짧게 설정하면, Y지점은 보다 앞당겨지고 살짝 튀게 되는 전류 피크(peak) 레벨은 증가할 수 있다.
본 발명은 특정 기능들 및 그의 관계들의 성능을 나타내는 방법 단계들의 목적을 가지고 위에서 설명되었다. 이러한 기능적 구성 요소들 및 방법 단계들의 경계들 및 순서는 설명의 편의를 위해 여기에서 임의로 정의되었다. 상기 특정 기능들 및 관계들이 적절히 수행되는 한 대안적인 경계들 및 순서들이 정의될 수 있다. 임의의 그러한 대안적인 경계들 및 순서들은 그러므로 상기 청구된 발명의 범위 및 사상 내에 있다. 추가로, 이러한 기능적 구성 요소들의 경계들은 설명의 편의를 위해 임의로 정의되었다. 어떠한 중요한 기능들이 적절히 수행되는 한 대안적인 경계들이 정의될 수 있다. 마찬가지로, 흐름도 블록들은 또한 어떠한 중요한 기능성을 나타내기 위해 여기에서 임의로 정의되었을 수 있다. 확장된 사용을 위해, 상기 흐름도 블록 경계들 및 순서는 정의되었을 수 있으며 여전히 어떠한 중요한 기능을 수행한다. 기능적 구성 요소들 및 흐름도 블록들 및 순서들 둘 다의 대안적인 정의들은 그러므로 청구된 본 발명의 범위 및 사상 내에 있다.
본 발명은 또한 하나 이상의 실시 예들의 용어로, 적어도 부분적으로 설명되었을 수 있다. 본 발명의 실시 예는 본 발명, 그 측면, 그 특징, 그 개념, 및/또는 그 예를 나타내기 위해 여기에서 사용된다. 본 발명을 구현하는 장치, 제조의 물건, 머신, 및/또는 프로세스의 물리적인 실시 예는 여기에 설명된 하나 이상의 실시 예들을 참조하여 설명된 하나 이상의 측면들, 특징들, 개념들, 예들 등을 포함할 수 있다. 더구나, 전체 도면에서, 실시 예들은 상기 동일한 또는 상이한 참조 번호들을 사용할 수 있는 상기 동일하게 또는 유사하게 명명된 기능들, 단계들, 모듈들 등을 통합할 수 있으며, 그와 같이, 상기 기능들, 단계들, 모듈들 등은 상기 동일한 또는 유사한 기능들, 단계들, 모듈들 등 또는 다른 것들일 수 있다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시 예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
1 : 저전압 강하 레귤레이터
10 : 차동 증폭기
20 : 패스 트랜지스터
R1, R2 : 분배저항
110 : 판단부
120 : 제한부
111: NAND
112,115,116 : 제3 인버터
113 : 제1 인버터
114 : 제2 인버터
117 : NOR
VDDI: 입력 전압
VOUT: 출력 전압
M1, M2, M3, M4, M5 : 트랜지스터
R3, R4 : 저항
SW1, SW2, SW3 : 스위치
VDD_INRL_EN: 인러쉬 인에이블 신호
AMP_EN: 앰프 인에이블 신호
VDD_INRL_TOFF: 인러쉬 디스에이블 신호
VDD_DET: 검출 신호
Delay VDD: 지연 신호
VREF : 기준전압

Claims (13)

  1. 피드백 전압을 기준전압과 비교하여 증폭전압을 출력하는 차동 증폭기;
    전원입력전압 단자는 소스 단자, 상기 증폭전압을 게이트 단자로 입력받아 드레인 단자로 출력전압을 출력하는 패스 트랜지스터;
    상기 드레인 단자와 접지단자 사이에 연결되어, 상기 피드백 전압을 생성하는 복수의 분배 저항; 및
    상기 차동 증폭기와 상기 패스 트랜지스터 사이에 병렬 연결되어, 컨트롤 신호에 따라 상기 게이트 단자로 조정 증폭전압을 출력하는 인러쉬 방지부를 포함하고,
    상기 인러쉬 방지부는
    초기 구동 기간 동안 턴온되는 제어신호를 출력하는 판단부; 및
    상기 제어신호에 따라 상기 조정 증폭전압을 출력하는 제한부를 포함하 저전압 강하 레귤레이터.
  2. 제1항에 있어서, 상기 제한부는
    일단이 제1 노드와 연결되어 상기 제어신호에 따라 온오프되는 제1 스위치;
    게이트 단자는 상기 패스 트랜지스터의 게이트 단자와, 소스 단자는 상기 전원입력 전압 단자와, 드레인 단자는 상기 제1 노드와 연결되고, 상기 증폭전압의 제1 미러링 전류를 생성하는 제1 트랜지스터;
    상기 제1 미러링 전류를 사용하여 제1 전압을 생성하는 제1 저항;
    드레인 단자는 제2 노드와, 소스 단자는 상기 접지단자와, 게이트 단자는 상기 제1 노드와 연결되어, 상기 제1 전압의 제2 미러링 전류를 생성하는 제2 트랜지스터;
    일단이 상기 제2 노드와 연결되어 상기 제2 미러링 전류로부터 제2 전압을 생성하는 제2 저항;
    상기 전원입력전압 단자와 상기 제2 저항의 타단 사이에 연결되어, 상기 제어신호에 따라 온오프되는 제2 스위치;
    일단이 상기 전원입력전압 단자에 연결되어 상기 제어신호에 따라 온오프되는 제3 스위치; 및
    게이트 단자는 상기 제2 노드와, 드레인 단자는 제3 노드와, 소스 단자는 상기 제3 스위치의 타단과 연결되어, 상기 제2 전압에 기초한 상기 조정 증폭전압을 상기 패스 트랜지스터의 게이트로 출력하는 제3 트랜지스터;를 포함하는 것인, 저전압 강하 레귤레이터.
  3. 제1항에 있어서, 상기 제한부는
    일단이 제1 노드와 연결되어 상기 제어신호에 따라 온오프되는 제1 스위치;
    게이트 단자는 상기 패스트랜지스터의 게이트 단자와, 소스 단자는 상기 전원입력 전압 단자와 연결되고, 상기 증폭전압의 제1 미러링 전류를 생성하는 제1 트랜지스터;
    상기 제1 트랜지스터의 드레인 단자와 제1 노드 사이에 연결되어, 상기 제어 신호에 따라 온오프되는 제1 스위치;
    소스 단자가 상기 접지 단자와, 드레인 단자가 상기 제1 스위치의 일단과, 게이트 단자가 상기 제1 노드와 연결되어, 상기 제1 미러링 전류에 따른 제1 전압을 생성하는 제2트랜지스터;
    드레인 단자는 제2 노드와, 소스 단자는 상기 접지단자와, 게이트 단자는 상기 제1 노드와 연결되어, 상기 제1 전압에 따른 제2 미러링 전류를 생성하는 제3트랜지스터;
    상기 제2 노드에 드레인 단자와 게이트 단자가 연결되어, 상기 제2 미러링 전류로부터 제2 전압을 생성하는 제4 트랜지스터;
    상기 전원입력전압 단자와 상기 제4 트랜지스터의 소스 단자 사이에 연결되어, 상기 제어신호에 따라 온오프되는 제2 스위치;
    일단이 상기 전원입력전압 단자에 연결되어 상기 제어신호에 따라 온오프되는 제3 스위치;
    게이트 단자는 상기 제2 노드와, 드레인 단자는 제3 노드와, 소스 단자는 상기 제3 스위치의 타단과 연결되어, 상기 제2 전압에 기초한 상기 조정 증폭전압을 상기 패스 트랜지스터의 게이트로 출력하는 제5 트랜지스터;를 포함하는 것인, 저전압 강하 레귤레이터.
  4. 제1항에 있어서, 상기 판단부는
    인러쉬 디스에이블 신호를 입력받아 반전하는 제1 인버터; 및
    인러쉬 인에이블 신호, 엠프 인에이블 신호 및 상기 반전된 인러쉬 디스에이블 신호를 입력받아 상기 제어신호를 출력하는 NAND 게이트를 포함하는 것인,저전압 강하 레귤레이터.
  5. 제1항에 있어서, 상기 판단부는
    인러쉬 인에이블 신호, 엠프 인에이블 신호 및 인러쉬 디스에이블 신호를 입력받아 상기 제어신호를 출력하는 NAND 게이트를 포함하는 것인, 저전압 강하 레귤레이터.
  6. 제1항에 있어서, 상기 판단부는
    검출 신호를 입력받아 반전하는 제1 인버터; 및
    인러쉬 인에이블 신호, 엠프 인에이블 신호 및 상기 반전된 검출 신호를 입력받아 상기 제어신호를 출력하는 NAND 게이트를 포함하는 것인, 저전압 강하 레귤레이터.
  7. 제1항에 있어서, 상기 판단부는
    검출 신호 및 인러쉬 디스에이블 신호를 입력받는 NOR게이트; 및
    인러쉬 인에이블 신호, 엠프 인에이블 신호 및 상기 NOR게이트의 출력신호를 입력받아 상기 제어신호를 출력하는 NAND 게이트를 포함하는 것인, 저전압 강하 레귤레이터.
  8. 제1항에 있어서, 상기 판단부는
    지연 신호를 입력받아 반전하는 제1 인버터; 및
    인러쉬 인에이블 신호, 엠프 인에이블 신호 및 상기 반전된 지연 신호를 입력받아 상기 제어신호를 출력하는 NAND 게이트를 포함하는 것인, 저전압 강하 레귤레이터.
  9. 저전압 강하 레귤레이터의 구동방법에 있어서,
    초기 구동 기간 동안 컨트롤 신호에 따른 조정 증폭전압에 기초하여 상기 저전압 강하 레귤레이터가 출력 전압을 출력하는 단계;
    상기 초기 구동 기간이 경과되면, 상기 저전압 강하 레귤레이터의 출력전압에 기초한 피드백 전압과 기설정된 기준 전압과 비교하는 단계; 및
    상기 비교 신호를 차동 증폭하여 상기 출력전압으로 출력하는 단계를 포함하고,
    상기 컨트롤 신호는
    인러쉬 인에이블 신호 및 엠프 인에이블 신호를 포함하는 것인, 저전압 강하 레귤레이터의 구동방법.
  10. 제9항에 있어서, 상기 초기 구동 기간은
    상기 인러쉬 인에이블 신호 및 엠프 인에이블 신호가 턴온되는 시점부터 인러쉬 디스에이블 신호가 턴온되는 시점까지인, 저전압 강하 레귤레이터의 구동방법.
  11. 제9항에 있어서,
    상기 초기 구동 기간은
    상기 인러쉬 인에이블 신호, 엠프 인에이블 신호가 턴온되는 시점부터 검출 신호가 턴온되는 시점까지이고,
    상기 검출 신호는
    상기 저전압 강하 레귤레이터가 구동을 시작한 후 상기 출력 전압이 기설정된 임계전압에 도달하는 시점에 턴온되는 것인, 저전압 강하 레귤레이터의 구동방법.
  12. 제9항에 있어서,
    상기 초기 구동 기간은
    상기 인러쉬 인에이블 신호 및 엠프 인에이블 신호가 턴온되는 시점부터 지연 신호가 턴온되는 시점까지이고,
    상기 지연 신호는
    상기 패스 트랜지스터의 빌드업 시간 경과 후 턴온되는 것인, 저전압 강하 레귤레이터의 구동방법.
  13. 제 11항에 있어서,
    상기 검출 신호가 턴온되고 일정 시간 이후 인러쉬 디스에이블 신호가 턴온되는 것인, 저전압 강하 레귤레이터의 구동방법.
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