KR101247219B1 - 전류제한회로 - Google Patents

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Abstract

본 발명은 전류제한회로에 관한 것으로서, 전류원 트랜지스터(MSW)와 복사 트랜지스터(MREP)간의 전류거울 형태를 이용함에 있어서, 일반적인 전류거울 형태인 게이트-소스 전압(VGS)를 동일하게 맞춰주는 것은 물론 연산증폭기(OP-AMP)를 이용하여 드레인-소스 전압(VDS)까지 동일하게 유지함으로써 매우 정확하게 발생되는 복사 전류를 이용하여 전류제한을 하는 방법을 제시한다. 또한 폴드백을 이용하여 부하 단자인 출력단이 단락되었을 경우 단락시 제어되는 전류는 최대로 제한되는 전류레벨보다 낮은 전류레벨을 갖도록 하는 폴드백 기능을 가진 전류제한 회로를 제안한 것이다.

Description

전류제한회로{Current Limit circuit}
본 발명은 컴퓨터 주변기기로 사용되는 충전회로에서의 전류제한회로에 관한 것으로서, 더욱 상세하게는 전류거울 방식을 이용하여 정확성이 매우 우수한 특성을 가진 전류제한 회로에 관한 것이다.
일반적으로 USB 호스트 장치와 같이 전원공급장치에서 주변 장치로 전원을 분배해주기 위한 반도체 스위치 소자 등에서 전류를 공급할 때 발생할 수 있는 돌입전류 및 단락 전류와 같은 과전류 현상이 발생할 경우, 또는 부하요구량이 너무 많아 시스템이 공급할 수 있는 한계를 벗어나는 경우와 같이 이런 과전류 현상으로부터 주변 장치와 호스트 장치를 보호해 주기 위한 안전하게 전류를 제한하는 전류제한회로가 사용된다.
도 1은 종래 기술에 의한 전류제한회로도로서, 이에 도시된 바와같이,
입력전압(VIN)을 공통으로 소스단자에 입력받는 제1,제2모스트랜지스터(MREP)(MSW)의 게이트단자가 공통으로 연결되어 전류거울로 이루어지고, 상기 제2모스트랜지스터(MSW)의 드레인 출력이 출력단자(VOUT)와 제1연산증폭기(OP1)의 (-)입력단자에 연결되고, 상기 제1모스트랜지스터(MREP)의 드레인 출력이 상기 제1연산증폭기(OP1)의 (+)입력단자와 제3모스트랜지스터(M1)의 소스단자에 연결되며, 상기 제1연산증폭기(OP1)의 출력단자가 상기 제3모스트랜지스터(M1)의 게이트단자에 연결되고, 상기 제3모스트랜지스터(M1)의 드레인 출력단자는 저항(Rset)을 통해 접지단자에 연결되며, 상기 제3모스트랜지스터(M1)의 출력(Vset1)을 (+)입력단자에 입력받고 (-)입력단자에 기준전압(VREF)을 입력받는 제2연산증폭기(OP2)의 출력단자가 상기 제1,제2모스트랜지스터(MREP)(MSW)의 공통 게이트단자에 연결되어 구성된다.
일반적인 전류거울(current mirror) 방식은, 전류거울을 이루는 제1,제2모스트랜지스터(MREP)(MSW)의 소스(source)단이 공통으로 입력전압단자에 연결되고, 게이트 전압을 공통전압으로 사용함으로써 전류원으로 흐르는 제2모스트랜지스터(MSW)와 복사되는 제1모스트랜지스터(MREP)의 게이트-소스 전압(VGS) 값을 동일하게 설계하여 두 트랜지스터의 사이즈 비율을 이용해 전류복사를 실시한다. 하지만 이런 방식은 게이트-소스(Gate-source)간의 전압은 동일하지만, 각 경로에 연결되는 부하 특성에 따라서 드레인 단의 전압에는 차이가 발생할 수 있다. 따라서 트랜지스터의 채널 길이가 길거나 캐스코드(cascade) 구조를 이용해 드레인-소스 전압(VDS)의 영향이 작은 포화(saturation) 영역에서만 사용이 가능하다.
초기 입력전압이 들어오기 전 VOUT은 0V라고 가정한다면, 입력 전압이 들어오고 전류가 공급되면서 VOUT전압은 증가하게 된다. 이때 출력(OUTPUT)에 연결되는 주변장치의 경우 부하저항뿐만 아니라 부하 캐패시터가 연결되어 있는 경우, 이런 캐패시터를 충전하기 위해 순간적으로 많은 전류가 흘러 들어가게 된다. 이러한 전류를 돌입전류(inrush current)라고 하는데, 순간적으로 많은 전류가 아무런 제한 없이 흐르게 되면 수~수십 암페어(Ampere)까지 흐를 수 있다. 그리고 출력단자가 단락이 되는 경우도 마찬가지로 전류 제한이 없다면 너무 많은 전류가 흐르게 되는데, 이처럼 발생되는 전류의 경우 전원 공급 장치는 물론이고 주변 장치와 소자들이 허용하는 임계치 이상으로 흐르게 된다. 이는 패스 트랜지스터(MSW)는 물론이고, 전원을 공급하는 전원장치와 전원 공급 케이블 그리고 연결되는 주변 장치들이 파괴될 수 있다.
종래 기술의 경우 제1연산증폭기(OP1)의 연결 구조에 심각한 문제점을 지니고 있다. 이 기술의 경우 초기 제1모스트랜지스터(MREP)의 출력인 VREP 노드의 경우 제3모스트랜지스터(M1)의 문턱전압으로 인해 VREP 전압이 제3모스트랜지스터(M1)의 문턱전압 VTH ( M1 )값을 유지하게 될 것이다. 이때 VREP>VOUT 일 경우, 제3모스트랜지스터(M1)의 게이트 전압(Vn2)은 하이 레벨을 유지하려 한다. 이후, 제3모스트랜지스터(M1)로 흐르는 전류는 급격하게 줄어들게 된다.
제2연산증폭기(OP2)는 VREF와 Vset1 값을 비교하여 제1,제2모스트랜지스터(MREP)(MSW)의 게이트 전압(VG)을 제어하게 된다. 초기 Vset1은 GND 전압으로 떨어져 있을 것이고 VREF보다 작은 값을 가지므로 제1,제2모스트랜지스터(MREP)(MSW)는 전류가 흐르게 된다. 하지만 제3모스트랜지스터(M1)로 흐르는 전류가 거의 없기 때문에 VREP의 전압은 더욱 증가하게 되어 VREP>VOUT 이 되어 제3모스트랜지스터(M1)는 턴온 되기가 어려워지게 된다. 그리하여 전류제한 IC로의 기능이 제대로 이루어지기 어려워진다.
본 발명의 첫번째 목적은, 상기와 같은 종래 전류제한 회로의 문제점을 개선한 전류거울의 전류원 트랜지스터(MSW)와 복사트랜지스터(MREP)의 소스-드레인-게이트(source-drain-gate) 전압을 동일하게 유지하도록 구성함으로써, 정확한 전류를 복사하여 매우 정확하고 우수한 전류 제한 특성을 갖도록 한 전류 제한회로를 제공하기 위한 것이다.
기존의 VGS를 동일하게 사용하는 전류거울 방식의 경우 두 개의 트랜지스터가 모두 포화영역에 있어야 정확한 전류복사 성질을 이용할 수 있다. 하지만 본 발명은 두 개의 트랜지스터의 포화영역은 물론 선형영역에서도 매우 정확한 비율로 전류가 복사되어 넓은 동작영역을 확보할 수 있다.
종래의 회로의 경우 잘못된 피드백(feed back) 구조로 연결함으로써 전류제한 회로의 기능이 상실될 우려가 높은 반면, 본 발명은 피드백(Feed-back) 구조를 개선함으로써 어떠한 조건에서도 복사된 전류를 정확하게 계산하여 매우 우수한 전류제한 특성을 가진 전류 제한 회로를 제공할 수 있게 된다.
본 발명의 두 번째 목적은 상기 설명한 우수한 특성을 지닌 전류 제한 회로에 저항과 연산증폭기를 추가하여 출력 단자의 단락(short) 전류제한을 최대제한전류(ILIMIT)보다 작은 값을 갖는 폴드백(Fold-back) 전류제한 회로를 제공하기 위한 것이다.
이는 출력단자의 단락 시 과도한 단락전류가 흐름으로써 발생되는 열 문제를 줄이고, 보다 안정적으로 회로를 보호할 수 있는 효과를 얻을 수 있고, 연산증폭기를 이용함으로써 단락전류의 제한 값을 정확하게 계산할 수 있어 간편하게 전류제한 값 및 단락 전류 제한 값을 조정하여 설계할 수 있다.
상기와 같은 첫 번째 목적을 달성하기 위한 본 발명은, 종래의 전류제한회로에 있어서, 제1연산증폭기(OP-AMP)의 (+)입력단자에 전류거울의 전류원 트랜지스터의 드레인 출력인 출력전압 VOUT을 연결하고, 제1연산증폭기의 (-)입력단자에 전류거울의 복사 트랜지스터의 드레인 출력전압 VREF를 연결하여 (+)입력단자와 (-)입력단자의 가상단락 (Virtual short)특성과 피드백(feed-back) 특성을 이용해 전류원 트랜지스터와 복사되는 트랜지스터의 드레인 전압까지 동일하게 되도록 설계함을 특징으로 한다. 결국 전류거울을 이루는 트랜지스터의 게이트, 소스, 드레인의 전압이 모두 동일하게 된다. 따라서 전류원에 복사되는 전류량은 두 트랜지스터의 채널 사이즈(W/L) 비율에 정확하게 비례하여 전류량이 결정된다.
이 구조는 기존의 VGS를 동일하게 사용하는 전류거울 방식에 트랜지스터의 포화영역은 물론 선형영역에서도 같은 원리로 매우 정확한 사이즈 비율로 전류가 복사되어 넓은 동작영역을 확보할 수 있다.
또한 두 번째 목적을 달성하기 위한 본 발명의 폴드백(fold-back) 전류제한회로는,
제1연산증폭기의 출력에 의해 제어되는 피드백 트랜지스터의 출력에 직렬로 2개의 분압저항을 연결하여 2가지 피드백 전압 Vset1과, Vset2을 생성하고, 2가지 피드백 전압을 각기 기준전압과 비교하도록 2개의 연산증폭기를 구성하고, 2개의 연산증폭기의 출력은 제어부에 의해 선택 스위칭 하여 전류거울의 게이트 전압으로 공급하도록 폴드백부를 구성한다. 이때 제어부는 미리 설정된 단락전압과 출력전압을 비교하여 단락인 경우와, 정상인 경우를 판단하여 상기 2개의 연산증폭기의 출력을 선택하게 하거나, 단락전압과 과전류 판단전압을 출력전압과 비교하여 래치를 이용하여 제어하도록 구성함을 특징으로 한다.
이와 같은 본 발명은, 전류거울을 이용하는 전류제한회로에 있어서 전류원 트랜지스터의 출력전압을 연산증폭기의 (+)입력단자에, 복사 트랜지스터의 출력전압을 (-)입력단자에 연결하여 전류거울의 게이트 전압으로 피드백시키는 전압을 제어하게 함으로써, 전류거울의 게이트, 소스, 드레인 전압이 같아지도록 제어할 수 있어서, 어떠한 조건에서도 복사된 전류를 정확하게 계산하여 매우 우수한 전류제한 특성을 가진 전류 제한 회로를 제공할 수 있게 된다.
또한, 폴드백부를 구비하여 서로 다른 2가지 전압을 기준전압과 비교하여 2가지 피드백 전압을 생성하고, 제어부에 의해 단락전압과 출력전압을 비교하여 피드백전압을 선택하여 전류거울의 게이트 전압으로 공급하게 하거나, 또는 단락전압과 과전류판단전압 및 출력전압을 비교하고 래치에 의해 선택 제어하게 함으로써, 단락 시 과도한 단락전류가 흐름으로써 발생되는 열 문제를 줄이고, 보다 안정적으로 회로를 보호할 수 있는 효과를 얻을 수 있고, 연산증폭기를 이용함으로써 단락전류의 제한 값을 정확하게 계산할 수 있어 간편하게 전류제한 값 및 단락 전류 제한 값을 조정하여 설계할 수 있다.
도 1은 종래 기술에 의한 전류제한회로 구성도.
도 2는 본 발명에 의한 전류제한회로 구성도.
도 3은 본 발명에 의한 폴드백 전류제한회로 구성도.
도 4는 도 2에 따른 전류제한회로의 I-V 특성곡선
도 5는 도 3에 따른 전류제한회로의 I-V 특성곡선
도 6은 도 3에 따른 제어부의 일예를 보인 블록도.
도 7은 도 3에 따른 제어부의 다른 실시예를 보인 블록도.
도 8은 도 6의 제어부에 따른 전류제한회로의 타이밍도.
도 9는 도 7의 제어부에 따른 전류제한회로의 타이밍도.
이하 본 발명의 실시예를 첨부된 도면을 참조해서 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 전류제한회로의 구성도이다.
이에 도시된 바와 같이, 입력전압(VIN)을 공통으로 소스단자에 입력받고, 게이트단자가 공통으로 연결되어 전류거울을 이루며, 제2모스트랜지스터(MSW)의 드레인 출력을 출력단자(VOUT)에 출력하는 제1,제2모스트랜지스터(MREP)(MSW)와; 상기 제2모스트랜지스터(MSW)의 드레인 출력과 상기 제1모스트랜지스터(MREP)의 드레인 출력을 입력받아 비교증폭하는 제1연산증폭기(OP11)와; 상기 제1연산증폭기(OP11)의 출력을 게이트단자에 입력받아 제어되어 상기 제1모스트랜지스터(MREP)의 드레인 출력을 피드백 신호로 출력하는 제3모스트랜지스터(M1)와; 상기 제3모스트랜지스터(M1)의 출력을 (+)입력단자에 입력받고, 기준전압(VREF)을 (-)입력단자에 입력받아 비교증폭하여 상기 전류거울을 이루는 제1,제2모스트랜지스터(MREP)(MSW)의 게이트 공통전압으로 인가하는 제2연산증폭기(OP2)로 이루어진 전류 제한회로에 있어서,
상기 제1연산증폭기(OP11)의 (+)입력단자에 상기 제2모스트랜지스터(MSW)의 드레인 출력을, 상기 제1연산증폭기(OP11)의 (-)입력단자에 상기 제1모스트랜지스터(MREP)의 드레인 출력을 각각 연결하여 상기 제1,제2모스트랜지스터(MREP)(MSW)의 게이트, 소스, 드레인의 전압이 모두 동일하게 제어되도록 구성된다.
이와 같이 구성된 본 발명은, 제1연산증폭기(OP-AMP)(OP11)의 (+)입력단자와 (-)입력단자의 가상단락(Virtual short)특성과 피드백(feed-back) 특성을 이용해 전류원 트랜지스터인 제2모스트랜지스터(MSW)와 전류가 복사되는 트랜지스터인 제1모스트랜지스터(MREP)의 게이트 전압뿐 아니라 드레인 전압까지 동일하게 되도록 설계하여, 트랜지스터의 게이트, 소스, 드레인의 전압이 모두 동일하도록 하기 위한 것이다. 따라서 전류원에 복사되는 전류량은 두 트랜지스터의 채널 사이즈(W/L) 비율에 정확하게 비례하여 전류량이 결정된다.
이 구조는 기존의 게이트-소스 전압(VGS)을 동일하게 사용하는 전류거울 방식에 비해 트랜지스터의 포화영역은 물론 선형영역에서도 같은 원리로 매우 정확한 사이즈 비율로 전류가 복사되어 넓은 동작영역을 확보할 수 있다.
지금까지 설명된 내용을 수식으로 정리하면 다음과 같다.
MSW = K * MREP
IREP = (1/K) * IOUT
-> Vset1 = Rset1 * IREP
-> Vset1 = (1/K) * Rset1 * IOUT
Vset1 ≥ VREF 일 경우 MSW와 MREP의 게이트 전압인 VG가 증가하게 된다.
VG가 증가함에 따라 IOUT 및 IREP는 줄어들게 되면서 전류가 제한되게 되는 구조이다.
따라서 IOUT이 흐를 수 있는 최대 전류 및 제한되는 전류값은 Vset1 = VREF가 되는 지점이다. 따라서 Rset1 값을 조정함으로써 간단하고 정확하게 제한되는 전류값(ILIMIT)을 계산하여 제어할 수 있는 회로이다.
도 3은 본 발명에 의한 폴드백(fold-back) 전류제한회로의 구성도이다.
이에 도시된 바와 같이,
입력전압(VIN)을 공통으로 소스단자에 입력받고, 게이트단자가 공통으로 연결되어 전류거울을 이루며, 제2모스트랜지스터(MSW)의 드레인 출력을 출력단자(VOUT)에 출력하는 제1,제2모스트랜지스터(MREP)(MSW)와;
상기 제2모스트랜지스터(MSW)의 드레인 출력을 (+)입력단에, 상기 제1모스트랜지스터(MREP)의 드레인 출력을 (-)입력단에 입력받아 비교하는 제1연산증폭기(OP11)와;
상기 제1연산증폭기(OP11)의 출력을 게이트단자에 입력받아 제어되어 상기 제1모스트랜지스터(MREP)의 드레인 출력을 피드백 신호로 출력하는 제3모스트랜지스터(M1)와;
상기 제3모스트랜지스터(M1)의 출력을 전압이 서로 다른 복수의 전류제한신호로 생성하고, 복수의 전류제한신호를 미리 설정된 기준전압(VREF)과 각각 비교하여 복수의 게이트 제어전압을 생성하고, 출력단자의 단락 또는 과전류 검출에 따라 복수의 게이트 제어전압 경로를 선택하여 상기 제1,제2모스트랜지스터(MREP)(MSW)의 공통 게이트 단자에 인가시키는 폴드백부(10)를 더 포함하여 구성된 것을 특징으로 한다.
상기 폴드백부(10)는,
상기 제3모스트랜지스터(M1)의 출력을 분압하여 제1전류제한신호(Vset1)와, 제2전류제한신호(Vset2)를 발생하도록 제3모스트랜지스터(M1)의 드레인단자와 접지 사이에 직렬 연결된 제1,제2저항(Rset1)(Rset2)과,
상기 제1전류제한신호(Vset1)를 (+)입력단자에, 기준전압(VREF)을 (-)입력단자에 입력받아 비교증폭하는 제2연산증폭기(OP2)와,
상기 제2전류제한신호(Vset2)를 (+)입력단자에, 기준전압(VREF)을 (-)입력단자에 입력받아 비교증폭하는 제3연산증폭기(OP21)와,
상기 제2연산증폭기(OP2) 또는 상기 제3연산증폭기(OP21)의 출력을 선택하여 상기 제1,제2모스트랜지스터(MREP)(MSW)의 게이트 전압으로 공급하는 제1,제2스위치(SW1)(SW2)와,
상기 출력단자의 단락 또는 과전류를 검출하여 상기 제1스위치(SW1) 또는 제2스위치(SW2)를 선택 스위칭하는 제어부(20)를 포함하여 구성된다.
상기 제어부(20)는, 도 6에 도시된 바와 같이,
출력단자(Vout)의 단락상태를 판단하기 위하여 미리 설정해둔 단락전압(Vshort)과 출력전압(VOUT)을 비교하여 출력전압(VOUT)이 단락전압(Vshort) 미만으로 내려가면 제1스위치(SW1)를 온시키고, 제2스위치(SW2)를 오프시키도록 제어하는 제1비교기(COMP1)로 구성된다. 여기서 제1비교기(COMP1)의 출력신호(sel)는 제1스위치(SW1)의 제어신호로, 상기 비교기(COMP1)의 출력신호를 인버터(INV 1)를 통해 출력하는 반전출력신호(selb)는 제2스위치(SW2)의 제어신호로 인가된다.
또한, 상기 제어부(20)는, 도 7에 도시된 바와 같이,
출력단자(VOUT)의 단락상태를 판단하기 위하여 미리 설정해둔 단락전압(Vshort)을 (+)입력단자에 입력받고 출력전압(VOUT)을 (-)입력단자에 입력받아 비교하는 제1비교기(COMP1)와, 상기 출력단자(VOUT)의 과전류 상태를 판단하기 위하여 미리 설정해둔 과전류판단전압(Vsteady)을 (-)입력단자에 입력받고 상기 출력전압(VOUT)을 (+)입력단자에 입력받아 비교하는 제2비교기(COMP2)와, 상기 제1비교기(COMP1)의 출력신호를 리세트 단자(R)에, 상기 제2비교기(COMP2)의 출력신호를 세트단자(S)에 각각 입력받아 출력단자(Q)를 통해 상기 제1,제2스위치(SW1)(SW2)의 선택신호(sel)를 출력하는 래치(Latch)를 포함하여 구성된다.
이와 같이 구성된 본 발명은, 전류 제한 회로에 리미트 저항과 연산증폭기를 추가하여 출력 단자의 단락(short)에 대한 전류제한을 최대제한전류(ILIMIT)보다 작은 값을 갖는 폴드백 전류제한 회로를 제공한다.
도 3에 나와있는 도면은 도 2의 기술을 적용하여 폴드백(fold-back)기능을 갖는 전류제한 회로를 보여주고 있다.
도 2에 보여주고 있는 전류거울을 이루는 제1,제2모스트랜지스터(MREP)(MSW)와, 제1연산증폭기(OP11) 및 제3트랜지스터(M1)로 이루어진 전류 제한회로에서 폴드백부(10)를 포함하여 구성된다.
폴드백부(10)를 추가한 이유는 부하가 단락이 되는 경우 전류원 트랜지스터인 제2모스트랜지스터(MSW)를 통해 흐르는 전류(IOUT)는 제한 전류레벨인 최대 전류가 지속적으로 흐르게 되어, 많은 전력소모와 열이 발생할 수 있다. 따라서 단락된 회로의 경우 열감소 및 회로의 안정성 확보를 위해서는 제한 전류값을 낮추어 줄 필요가 있다.
이를 해결하기 위해서 도 3에 도시된 바와 같이 폴드백부(10)에 저항(Rset2)와 제3연산증폭기(OP21)를 추가함으로써 통해 부하가 단락될 경우 제2모스트랜지스터(MSW)를 통해 흐르는 전류(IOUT)를 최대 제한 전류보다 작게 하도록 하는 폴드백(fold-back) 회로를 구성할 수 있다.
즉, 도 2와 같이 구성된 전류 제한 회로에서는 도 4에 도시된 바와 같이 최대제한전류(ILIMIT)와 제2모스트랜지스터(MSW)에 흐르는 전류(IOUT)가 같은 전류값을 갖는다. 이에 반해 도 3과 같이 구성한 전류 제한 회로에서는 도 5에 도시된 바와 같이 단락 검출시 제2모스트랜지스터(MSW)에 흐르는 전류(IOUT)는 제한 전류인 최대w제한전류(ILIMIT)보다 낮은 값을 갖도록 한 것이다.
동작 원리는 다음과 같다.
먼저, 부하측 단락에 대한 과전류 제한 회로인 경우 제어부(20)는 도 4에 도시된 바와 같이, 미리 설정된 단락 검출용 기준전압인 단락전압(Vshort)과 출력전압(VOUT)을 비교하여 출력전압이 단락전압보다 높은 경우, 정상상태로서 제1비교기(COMP1)는 로우신호를 선택신호(sel)로 출력하게 되고, 제1스위치(SW1)은 오프 상태가 되며, 제2스위치(SW2)가 온상태가 된다.
따라서, 제2스위치(SW2)에 의해 제3연산증폭기(OP21)에서 출력되는 피드백신호가 전류 거울의 게이트 전압(VG)으로 공급된다.
만약, 출력단의 단락이 발생되면, 상기 제어부(20)의 제1비교기(COMP1)에 입력되는 출력전압(VOUT)이 미리 설정된 단락전압(Vshort)보다 낮아지게 되고, 이에 따라 제1비교기(COMP1)는 하이신호를 출력하게 되며, 하이 신호에 의해 제1스위치(SW1)는 온되고, 제2스위치(SW2)는 오프 상태가 된다.
따라서, 단락 상태에서는 제1스위치(SW1)가 온 되면서 제2연산증폭기(OP2)의 출력이 전류거울의 게이트 전압(VG)으로 공급된다. 결국 도 6과 같은 제어부를 구성한 경우는 도 8과 같은 타이밍으로 제어된다.
전류를 제한하는 방법은 앞서 설명한 방법처럼 출력전류 Iout에 비례하게 복사되는 전류인 IREP와 전류제한량을 결정하는 세팅 저항값(Rset1+Rset2, Rset2)에 의해 결정되는 전압을 제2,제3연산증폭기(OP2, OP21)로 구성된 부귀환(Negative feed-back) 루프를 통해 전류가 제한된다. 단, Rset1+Rset2로 구성되어있는 제1스위치(SW1)를 통하는 루프의 경우가 Rset2만으로 구성되어있는 제2스위치(SW2)를 통하는 루프보다 저항값이 크므로 Vset1=(Rset1+Rset2)*IREP은 Vset2=Rset2*IREP 보다 낮은 전류레벨에서 기준 전압인 VREF에 먼저 도달하게 된다. 마찬가지로 Vset2는 Vset1보다 더 높은 전류레벨에서 기준전압 VREF에 도달하게 된다. 이는 IOUT 역시 더 높은 전류에서 제한되도록 한 것이다.
출력전압 VOUT과 회로의 단락 여부 및 정상 동작 여부의 기준 전압이 되는 Vshort전압을 비교하여 제1스위치(SW1)의 경로를 선택할 것인가, 아니면 제2스위치(SW2)의 경로를 선택할 것인가를 결정하는 기본적인 구조를 보여주고 있다. VOUT < Vshort일 경우 제1스위치(SW1)이 선택되고, VOUT > Vshort일 경우에는 제2스위치(SW2)가 선택되도록 되어있는 구조이다.
한편, 도 7과 같이 제어부(20)에 2개의 비교기를 구성하고, 래치를 이용하여 스위치 선택신호를 출력하도록 구성한 경우는, 아래 표1과 같이 제어되어 도9와 같은 타이밍으로 제어된다.
돌입전류제한 VOUT < Vshort일때 R=1, S=0 --> Q=0 SW1=ON, SW=OFF
Vshort≤VOUT < Vsteady일때 R=0, S=0 --> Q=0 SW1=ON, SW=OFF
과전류제한 Vsteady≤VOUT 일때 R=0, S=1 --> Q=1 SW1=OFF, SW=ON
Vshort≤VOUT < Vsteady일때 R=0, S=0 --> Q=1 SW1=OFF, SW=ON
단락전류제한 VOUT < Vshort 일때 R=1, S=0 --> Q=0 SW1=ON, SW=OFF
도 7은 도 6보다 조금 더 구체적인 구현 방법으로써, 일종의 히스테리시스(hysteresis) 기능을 갖도록 구현된 방법이다. 도 6과 같이 단일 기준 전압을 통해 VOUT의 단락 여부를 판단할 경우 출력전압이 외부 영향에 의해 단순 댐핑(Damping) 되거나 흔들릴 때, 또는 노이즈 성분에 의해 발생할 수 있는 오동작 현상이 나타날 수 있다.
도 7과 같이 래치(latch)를 이용하는 경우, 도 9에 도시된 바와 같이, 초기 전압과 전류가 공급되는 조건에서는 제1스위치(SW1)가 온 되어 동작되고, 출력전압 VOUT이 정상상태에 이를 때까지 제1스위치(SW1)의 경로로 동작 되도록 제어한다.
이후 VOUT이 정상상태에 도달하게 되면 다시 단락전압 Vshort전압 이하로 떨어질 때까지는 제2스위치(SW2)의 경로를 통해 과전류 제한 역할을 하도록 제어한다. 이때 VOUT은 어느 정도의 댐핑(Damping) 현상이 발생하더라도, 정상적인 동작을 유지할 수 있다. 특히 이렇게 회로를 구현함으로써 단락전압 레벨과 정상동작 전압레벨을 확실하게 구분 지을 수 있다.
OP11, OP2, OP21 : 연산증폭기
10 : 폴드백부
20 : 제어부
SW1 : 제1스위치
SW2 : 제2스위치

Claims (5)

  1. 입력전압(VIN)을 공통으로 소스단자에 입력받고, 게이트단자가 공통으로 연결되어 전류거울을 이루며, 제2모스트랜지스터(MSW)의 드레인 출력을 출력단자(VOUT)에 출력하는 제1,제2모스트랜지스터(MREP)(MSW)와; 상기 제1, 제2모스트랜지스터(MREP)(MSW)의 출력을 비교증폭하는 제1연산증폭기(OP11)와; 상기 제1연산증폭기(OP11)의 출력을 게이트단자에 입력받아 제어되어 상기 제1모스트랜지스터(MREP)의 드레인 출력을 피드백 신호로 출력하는 제3모스트랜지스터(M1)와; 상기 제3모스트랜지스터(M1)의 출력을 (+)입력단자에 입력받고, 기준전압(VREF)을 (-)입력단자에 입력받아 비교증폭하여 상기 전류거울을 이루는 제1,제2모스트랜지스터(MREP)(MSW)의 게이트 공통전압으로 인가하는 제2연산증폭기(OP2)로 이루어진 전류 제한회로에 있어서,
    상기 제1연산증폭기(OP11)의 (+)입력단자에 상기 제2모스트랜지스터(MSW)의 드레인 출력을, 상기 제1연산증폭기(OP11)의 (-)입력단자에 상기 제1모스트랜지스터(MREP)의 드레인 출력을 각각 연결하여 구성된 것을 특징으로 하는 전류제한회로.
  2. 전류 제한회로에 있어서,
    입력전압(VIN)을 공통으로 소스단자에 입력받고, 게이트단자가 공통으로 연결되어 전류거울을 이루며, 제2모스트랜지스터(MSW)의 드레인 출력을 출력단자(VOUT)에 출력하는 제1,제2모스트랜지스터(MREP)(MSW)와;
    상기 제2모스트랜지스터(MSW)의 드레인 출력을 (+)입력단에, 상기 제1모스트랜지스터(MREP)의 드레인 출력을 (-)입력단에 입력받아 비교하는 제1연산증폭기(OP11)와;
    상기 제1연산증폭기(OP11)의 출력을 게이트단자에 입력받아 제어되어 상기 제1모스트랜지스터(MREP)의 드레인 출력을 피드백 신호로 출력하는 제3모스트랜지스터(M1)와;
    상기 제3모스트랜지스터(M1)의 출력을 전압이 서로 다른 복수의 전류제한신호로 생성하고, 복수의 전류제한신호를 미리 설정된 기준전압(VREF)과 각각 비교하여 복수의 게이트 제어전압을 생성하고, 출력단자의 단락 또는 과전류 검출에 따라 복수의 게이트 제어전압 경로를 선택하여 상기 제1,제2모스트랜지스터(MREP)(MSW)의 공통 게이트 단자에 인가시키는 폴드백부(10)를 더 포함하여 구성된 것을 특징으로 하는 전류 제한회로.
  3. 제 2 항에 있어서, 상기 폴드백부(10)는,
    상기 제3모스트랜지스터(M1)의 출력을 분압하여 제1전류제한신호(Vset1)와, 제2전류제한신호(Vset2)를 발생하도록 제3모스트랜지스터(M1)의 드레인단자와 접지 사이에 직렬 연결된 제1,제2저항(Rset1)(Rset2)과,
    상기 제1전류제한신호(Vset1)를 (+)입력단자에, 기준전압(VREF)을 (-)입력단자에 입력받아 비교증폭하는 제2연산증폭기(OP2)와,
    상기 제2전류제한신호(Vset2)를 (+)입력단자에, 기준전압(VREF)을 (-)입력단자에 입력받아 비교증폭하는 제3연산증폭기(OP21)와,
    상기 제2연산증폭기(OP2) 또는 상기 제3연산증폭기(OP21)의 출력을 선택하여 상기 제1,제2모스트랜지스터(MREP)(MSW)의 게이트 전압으로 공급하는 제1,제2스위치(SW1)(SW2)와,
    상기 출력단자의 단락 또는 과전류를 검출하여 상기 제1스위치(SW1) 또는 제2스위치(SW2)를 선택 스위칭하는 제어부(20)를 포함하여 구성된 것을 특징으로 하는 전류제한회로.
  4. 제 3 항에 있어서, 상기 제어부(20)는,
    출력단자의 단락상태를 판단하기 위하여 미리 설정해둔 단락전압(Vshort)과 출력전압(VOUT)을 비교하여 상기 출력전압(VOUT)이 상기 단락전압(Vshort) 미만으로 내려가면 제1스위치(SW1)를 온시키고, 제2스위치(SW2)를 오프시키도록 제어하는 제1비교기(COMP1)로 구성된 것을 특징으로 하는 전류제한회로.
  5. 제 3 항에 있어서, 상기 제어부(20)는,
    출력단자의 단락상태를 판단하기 위하여 미리 설정해둔 단락전압(Vshort)을 (+)입력단자에 입력받고 출력전압(VOUT)을 (-)입력단자에 입력받아 비교하는 제1비교기(COMP1)와, 상기 출력단자의 과전류 상태를 판단하기 위하여 미리 설정해둔 과전류판단전압(Vsteady)을 (-)입력단자에 입력받고 상기 출력전압(VOUT)을 (+)입력단자에 입력받아 비교하는 제2비교기(COMP2)와, 상기 제1비교기(COMP1)의 출력신호를 리세트 단자(R)에, 상기 제2비교기(COMP2)의 출력신호를 세트단자(S)에 각각 입력받아 출력단자(Q)를 통해 제1,제2스위치(SW1)(SW2)의 선택신호(sel)를 출력하는 래치(Latch)를 포함하여 구성된 것을 특징으로 하는 전류제한회로.
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