JP2008059141A

JP2008059141A - 複合型システム電源回路

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Publication number: JP2008059141A
Application number: JP2006233576A
Authority: JP
Inventors: Seiji Eguchi; 聖次江口
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-08-30
Filing date: 2006-08-30
Publication date: 2008-03-13

Abstract

【課題】外部から供給される直流電源電圧に基づいて複数種類の電源電圧を安定化して出力する複合型システム電源回路において、回路面積をあまり大きくすることなく、複合型システム電源回路全体としての突入電流を低減する。
【解決手段】この複合型システム電源回路は、外部から供給される直流電源電圧と基準電圧とに基づいて第１の電源電圧を生成すると共に、第１の電源電圧に基づいて第１のイネーブル信号を生成する第１のレギュレータと、第１の電源電圧を平滑すると共に、第１のイネーブル信号の活性化を遅延させる第１のコンデンサと、第１のイネーブル信号が活性化されることによって動作を開始し、外部から供給される直流電源電圧と基準電圧とに基づいて第２の電源電圧を生成する第２のレギュレータと、第２の電源電圧を平滑する第２のコンデンサとを具備する。
【選択図】図１

Description

本発明は、外部から供給される直流電源電圧に基づいて複数種類の電源電圧を安定化して出力する複合型システム電源回路に関する。

携帯電話機やデジタルカメラ等の電子機器においては、目的に応じて複数種類の電源電圧が用いられている。そのような複数種類の電源電圧を供給するために、複数のレギュレータが組み合わされて複合型システム電源回路が構成される場合がある。しかしながら、電源投入時において、複数のレギュレータが同時に起動すると、それらのレギュレータから平滑（安定化）用の大容量コンデンサに流れる突入電流が重畳し合って、複合型システム電源回路全体として大きな突入電流が流れてしまい、電源回路の電流容量を超えてしまうおそれがあった。

関連する技術として、下記の特許文献１には、複数のレギュレータと、それらのレギュレータの出力側にそれぞれ接続された安定化用の複数のコンデンサと、所定の時定数を有し入力電圧の投入で立ち上がる微分回路と、微分回路の出力電圧と基準電圧とを比較してそれぞれのレギュレータに対応する制御信号を出力する複数の制御信号発生器とを備える多出力電源装置の起動制御回路が開示されている。

この起動制御回路は、起動時にそれぞれのレギュレータの起動端子にタイミングをずらした制御信号を出力して複数のレギュレータを順次起動することによって、突入電流を分散化して、突入電流のピーク値を低減することができると記載されている。しかしながら、特許文献１によれば、時定数の大きな微分回路（図面によれば積分回路）において大容量のコンデンサを使用するので、起動制御回路の面積が大きくなってしまう。

また、各々のレギュレータから出力される電源電圧の立ち上がりにおいて、急峻なオーバーシュートが発生すると、複合型システム電源回路全体としての突入電流が増加してしまう。従って、各々のレギュレータの立上がり特性を改善することも要請されている。
特開２００５−６５４３８号公報（第１頁、図１、図２）

そこで、上記の点に鑑み、本発明は、外部から供給される直流電源電圧に基づいて複数種類の電源電圧を安定化して出力する複合型システム電源回路において、回路面積をあまり大きくすることなく、複合型システム電源回路全体としての突入電流を低減し、さらに、各々のレギュレータの立上がり特性を改善することを目的とする。

上記課題を解決するため、本発明の１つの観点に係る複合型システム電源回路は、外部から供給される直流電源電圧に基づいて複数種類の電源電圧を安定化して出力する複合型システム電源回路であって、外部から供給される直流電源電圧と少なくとも１つの基準電圧とに基づいて第１の電源電圧を生成すると共に、第１の電源電圧に基づいて第１のイネーブル信号を生成する第１のレギュレータと、第１のレギュレータの出力端子に接続され、第１のレギュレータによって生成される第１の電源電圧を平滑すると共に、第１のイネーブル信号の活性化を遅延させる第１のコンデンサと、第１のレギュレータによって生成される第１のイネーブル信号が活性化されることによって動作を開始して、外部から供給される直流電源電圧と少なくとも１つの基準電圧とに基づいて第２の電源電圧を生成する第２のレギュレータと、第２のレギュレータの出力端子に接続され、第２のレギュレータによって生成される第２の電源電圧を平滑する第２のコンデンサとを具備する。

この複合型システム電源回路は、Ｎ個のレギュレータ、及び、Ｎ個のレギュレータにそれぞれ接続されたＮ個のコンデンサを具備し（Ｎは３以上の整数）、第ｉ番目（ｉ＝２〜（Ｎ−１））のレギュレータが、第（ｉ−１）番目のレギュレータによって生成される第（ｉ−１）番目のイネーブル信号が活性化されることによって動作を開始して、外部から供給される直流電源電圧と少なくとも１つの基準電圧とに基づいて第ｉ番目の電源電圧を生成すると共に、第ｉ番目の電源電圧に基づいて第ｉ番目のイネーブル信号を生成し、第ｉ番目のレギュレータに接続された第ｉ番目のコンデンサが、第ｉ番目のレギュレータによって生成される第ｉ番目の電源電圧を平滑すると共に、第ｉ番目のイネーブル信号の活性化を遅延させ、第Ｎ番目のレギュレータが、第（Ｎ−１）番目のレギュレータによって生成される第（Ｎ−１）番目のイネーブル信号が活性化されることによって動作を開始して、外部から供給される直流電源電圧と少なくとも１つの基準電圧とに基づいて第Ｎ番目の電源電圧を生成し、第Ｎ番目のレギュレータに接続された第Ｎ番目のコンデンサが、第Ｎ番目のレギュレータによって生成される第Ｎ番目の電源電圧を平滑するようにしても良い。

ここで、第ｊ番目（ｊ＝１〜（Ｎ−１））のレギュレータによって生成される第ｊ番目のイネーブル信号の電位が第１の閾値Ｖ１（ｊ）よりも大きくなったときに出力信号を活性化し、第ｊ番目のイネーブル信号の電位が第２の閾値Ｖ２（ｊ）よりも小さくなったときに出力信号を非活性化する（Ｎ−１）個のシュミットトリガ回路をさらに具備し（Ｖ１（ｊ）＞Ｖ２（ｊ））、第ｊ番目のシュミットトリガ回路の出力信号が第（ｊ＋１）番目のレギュレータに供給されるようにしても良い。

また、第１のレギュレータが、外部から供給される直流電源電圧の立上がりにおける第１の電源電圧のオーバーシュートを防止し、第ｋ番目（ｋ＝２〜Ｎ）のレギュレータが、第（ｋ−１）番目のイネーブル信号の活性化における第ｋ番目の電源電圧のオーバーシュートを防止するようにしても良い。

その場合に、第１のレギュレータが、外部から供給される直流電源電圧が立ち上がることによって動作を開始して、基準電圧と帰還電圧との差を増幅することによって第１の電源電圧を安定化すると共に、第１の電源電圧を分圧して帰還電圧及び第１のイネーブル信号を生成する多段増幅回路と、外部から供給される直流電源電圧が立ち上がってから所定の期間において多段増幅回路の増幅率を低下させるオーバーシュート防止回路とを含むようにしても良い。

さらに、第ｉ番目（ｉ＝２〜Ｎ）のレギュレータが、第（ｉ−１）番目のレギュレータによって生成される第（ｉ−１）番目のイネーブル信号が活性化されることによって動作を開始して、基準電圧と帰還電圧との差を増幅することによって第ｉ番目の出力電圧を安定化すると共に、第ｉ番目の出力電圧を分圧して帰還電圧及び第ｉ番目のイネーブル信号を生成する多段増幅回路と、第（ｉ−１）番目のイネーブル信号が活性化されてから所定の期間において多段増幅回路の増幅率を低下させるオーバーシュート防止回路とを含むようにしても良い。

以上の複合型システム電源回路は、各々のレギュレータにおいて用いられる少なくとも１つの基準電圧を生成するための基準電圧生成回路をさらに具備するようにしても良い。

本発明によれば、電源電圧を平滑するためのコンデンサによって遅延させたイネーブル信号を次のレギュレータに供給することにより、回路面積をあまり大きくすることなく、複合型システム電源回路全体としての突入電流を低減することができる。さらに、各々のレギュレータにおける電源電圧のオーバーシュートを防止することにより、各々のレギュレータの立上がり特性を改善することができる。

以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る複合型システム電源回路の構成を示す図である。本発明に係る複合型システム電源回路は、外部から供給される直流電源電圧に基づいて複数種類の電源電位を安定化して出力する複数のレギュレータを有しているが、本実施形態においては、複合型システム電源回路が３つのレギュレータを有する場合について説明する。また、外部から供給される直流電源電圧は、電源電位Ｖ_ＩＮと電源電位Ｖ_ＳＳとの差である（Ｖ_ＩＮ−Ｖ_ＳＳ）となるが、以下においては、電源電位Ｖ_ＳＳが接地電位（０Ｖ）であるとして、直流電源電圧Ｖ_ＩＮが供給されるものとする。

図１に示す複合型システム電源回路は、外部から供給される直流電源電圧Ｖ_ＩＮに基づいて第１の電源電圧Ｖ_ＯＵＴ１〜第３の電源電圧Ｖ_ＯＵＴ３をそれぞれ安定化して出力する第１〜第３のレギュレータ１００〜３００と、電源電圧Ｖ_ＩＮの入力端子に接続されたコンデンサ４００と、第１〜第３のレギュレータ１００〜３００の出力端子にそれぞれ接続されたコンデンサ４０１〜４０３と、定電流源４０５と、定電流源４０５から出力される定電流に基づいて基準電圧Ｖ_ＲＥＦ１〜Ｖ_ＲＥＦ４を生成する基準電圧生成回路４０６と、シュミットトリガ回路５０１及び５０２とを有している。これらの内、コンデンサ４００〜４０３以外の構成要素は、半導体集積回路１０に内蔵されている。

基準電圧生成回路４０６は、例えば、複数の抵抗を含む分圧回路及び／又は飽和接続されたトランジスタによって構成される。基準電圧生成回路４０６は、定電流源４０５によって生成される定電流が供給され、基準電圧Ｖ_ＲＥＦ１及びＶ_ＲＥＦ２を生成して第１〜第３のレギュレータ１００〜３００に供給すると共に、基準電圧Ｖ_ＲＥＦ３及びＶ_ＲＥＦ４を生成してシュミットトリガ回路５０１及び５０２にそれぞれ供給する。

第１のレギュレータ１００は、電源電圧Ｖ_ＩＮと基準電圧Ｖ_ＲＥＦ１及びＶ_ＲＥＦ２とに基づいて、第１の電源電圧Ｖ_ＯＵＴ１及び第１のイネーブル信号ＥＮ１を生成する。第２のレギュレータ２００は、第１のイネーブル信号ＥＮ１が活性化されることによって動作を開始して、電源電圧Ｖ_ＩＮと基準電圧Ｖ_ＲＥＦ１及びＶ_ＲＥＦ２とに基づいて、第２の電源電圧Ｖ_ＯＵＴ２と第２のイネーブル信号ＥＮ２とを生成する。第３のレギュレータ３００は、第２のイネーブル信号ＥＮ２が活性化されることによって動作を開始して、電源電圧Ｖ_ＩＮと基準電圧Ｖ_ＲＥＦ１及びＶ_ＲＥＦ２とに基づいて、第３の電源電圧Ｖ_ＯＵＴ３を生成する。第１〜第３のレギュレータ１００〜３００の詳細については、後述する。

コンデンサ４０１は、第１のレギュレータ１００の出力端子に接続され、第１のレギュレータ１００によって生成される第１の電源電圧Ｖ_ＯＵＴ１を平滑する。コンデンサ４０２は、第２のレギュレータ２００の出力端子に接続され、第２のレギュレータ２００によって生成される第２の電源電圧Ｖ_ＯＵＴ２を平滑する。コンデンサ４０３は、第３のレギュレータ１００の出力端子に接続され、第３のレギュレータ３００によって生成される第３の電源電圧Ｖ_ＯＵＴ３を平滑する。

シュミットトリガ回路５０１は、オペアンプ５１０と抵抗５１１及び５１２とによって構成される。シュミットトリガ回路５０１は、第１のレギュレータによって生成される第１のイネーブル信号ＥＮ１の電位が閾値Ｖ１（１）よりも大きくなったときに出力信号をローレベルに活性化し、第１のイネーブル信号ＥＮ１の電位が閾値Ｖ２（１）よりも小さくなったときに出力信号をハイレベルに非活性化する。ここで、閾値Ｖ１（１）及びＶ２（１）は、基準電圧Ｖ_ＲＥＦ３と抵抗５１１及び５１２とによって決定されるが、Ｖ１（１）＞Ｖ２（１）となっており、ノイズによって誤動作しないように正帰還によってヒステリシス特性を実現している。

同様に、シュミットトリガ回路５０２は、オペアンプ５２０と、抵抗５２１及び５２２とによって構成される。シュミットトリガ回路５０２は、第２のレギュレータによって生成される第２のイネーブル信号ＥＮ２の電位が閾値Ｖ１（２）よりも大きくなったときに出力信号をローレベルに活性化し、第２のイネーブル信号ＥＮ２の電位が閾値Ｖ２（２）よりも小さくなったときに出力信号をハイレベルに非活性化する。ここで、閾値Ｖ１（２）及びＶ２（２）は、基準電圧Ｖ_ＲＥＦ４と抵抗５２１及び５２２とによって決定されるが、Ｖ１（２）＞Ｖ２（２）となっており、ノイズによって誤動作しないように正帰還によってヒステリシス特性を実現している。

第１のレギュレータ１００によって生成される第１のイネーブル信号ＥＮ１は、シュミットトリガ回路５０１によって論理反転されて第２のレギュレータ２００に供給され、第２のレギュレータ２００によって生成される第２のイネーブル信号ＥＮ２は、シュミットトリガ回路５０２によって論理反転されて第３のレギュレータ３００に供給される。

次に、図１に示す複合型システム電源回路の動作について説明する。
外部から供給される直流電源電圧Ｖ_ＩＮが立ち上がると、基準電圧生成回路４０６が、基準電圧Ｖ_ＲＥＦ１及びＶ_ＲＥＦ２を生成して第１〜第３のレギュレータ１００〜３００に供給すると共に、基準電圧Ｖ_ＲＥＦ３及びＶ_ＲＥＦ４を生成してシュミットトリガ回路５０１及び５０２にそれぞれ供給する。これによって、第１のレギュレータ１００が動作を開始して、第１の電源電圧Ｖ_ＯＵＴ１を生成すると共に、第１の電源電圧Ｖ_ＯＵＴ１を分圧することにより第１のイネーブル信号ＥＮ１を生成する。

その際に、第１のレギュレータ１００の出力端子と電源電位Ｖ_ＳＳとの間には大容量のコンデンサ４０１が接続されているので、第１の電源電圧Ｖ_ＯＵＴ１が立ち上がるのに時間を要し、第１のイネーブル信号ＥＮ１の活性化が遅延される。第１のイネーブル信号ＥＮ１は、シュミットトリガ回路５０１によって論理反転されて、シュミットトリガ回路５０１から出力される第１のイネーブル信号ＥＮ１は、ローレベルに活性化される。

第１のイネーブル信号ＥＮ１が活性化されることによって、第２のレギュレータ２００が動作を開始して、第２の電源電圧Ｖ_ＯＵＴ２を生成すると共に、第２の電源電圧Ｖ_ＯＵＴ２を分圧することにより第２のイネーブル信号ＥＮ２を生成する。

その際に、第２のレギュレータ２００の出力端子と電源電位Ｖ_ＳＳとの間には大容量のコンデンサ４０２が接続されているので、第２の電源電圧Ｖ_ＯＵＴ２が立ち上がるのに時間を要し、第２のイネーブル信号ＥＮ２の活性化が遅延される。第２のイネーブル信号ＥＮ２は、シュミットトリガ回路５０２によって論理反転されて、シュミットトリガ回路５０２から出力される第２のイネーブル信号ＥＮ２は、ローレベルに活性化される。

第２のイネーブル信号ＥＮ２が活性化されることによって、第３のレギュレータ３００が動作を開始し、第３の電源電圧Ｖ_ＯＵＴ３を出力する。このように、第１のレギュレータ１００が動作を開始することによって、第２のレギュレータ２００が動作を開始し、第２のレギュレータ２００が動作を開始することによって、第３のレギュレータ３００が動作を開始する。

第１〜第３のレギュレータ１００〜３００が動作を開始して電源電圧Ｖ_ＯＵＴ１〜Ｖ_ＯＵＴ３を出力する際に、コンデンサ４０１〜４０３に充電電流が流れる。一般に、その充電電流によって第１〜第３のレギュレータ１００〜３００に突入電流が発生し、第１〜第３のレギュレータ１００〜３００が同時に動作を開始する場合には、それぞれのレギュレータにおいて発生する突入電流が重なって、突入電流のピーク値が大きくなってしまう。しかしながら、本実施形態においては、第１〜第３のレギュレータ１００〜３００が動作を開始するタイミングをずらしているために、それぞれのレギュレータにおける突入電流が重なることがなく、突入電流のピーク値が抑えられる。

また、本実施形態においては、第１のレギュレータ１００から出力される第１のイネーブル信号ＥＮ１の電位がノイズ等によって変動した場合においても、シュミットトリガ回路５０１が、その変動による影響を排除するので、第２のレギュレータ２００は、安定に動作することができる。同様に、第２のレギュレータ２００から出力される第２のイネーブル信号ＥＮ２の電位がノイズ等によって変動した場合においても、シュミットトリガ回路５０２が、その変動による影響を排除するので、第３のレギュレータ３００は、安定に動作することができる。

図２は、図１に示す第１のレギュレータ１００の構成を示す回路図である。
第１のレギュレータ１００は、差動増幅回路１１０、中間増幅回路１２０、及び、出力増幅回路１３０によって構成される多段増幅回路と、タイミング回路１６０及びゲイン調整回路１７０によって構成されるオーバーシュート防止回路とを含んでいる。外部から供給される電源電圧Ｖ_ＩＮが入力端子Ｐ１に供給され、第１の基準電圧Ｖ_ＲＥＦ１が入力端子Ｐ２に供給され、第２の基準電圧Ｖ_ＲＥＦ２が入力端子Ｐ３に供給される。また、第１のレギュレータ１００によって生成される第１の電源電圧Ｖ_ＯＵＴ１が出力端子Ｐ５に供給され、第１のイネーブル信号ＥＮ１が出力端子Ｐ６に供給される。端子Ｐ７は、電源電位Ｖ_ＳＳに接続される。

差動増幅回路１１０は、ＰチャネルＭＯＳトランジスタ１１１及び１１２と、ＮチャネルＭＯＳトランジスタ１１３〜１１５とを含んでいる。トランジスタ１１１とトランジスタ１１２とがカレントミラー回路を構成し、トランジスタ１１３とトランジスタ１１４とが差動対を構成し、トランジスタ１１５が定電流源を構成している。

入力端子Ｐ３に入力される基準電圧Ｖ_ＲＥＦ２がトランジスタ１１５のゲートに供給されることによって、トランジスタ１１５のドレインには一定の電流が流れる。入力端子Ｐ２を介して入力された基準電圧Ｖ_ＲＥＦ１がトランジスタ１１３のゲートに供給され、出力増幅回路１３０からの帰還電圧がトランジスタ１１４のゲートに供給されて、トランジスタ１１３及び１１４が差動増幅動作を行う。

トランジスタ１１３のドレインは、トランジスタ１１１のドレインと、トランジスタ１１１及び１１２のゲートとに接続されている。トランジスタ１１１及び１１２のソースには電源電圧Ｖ_ＩＮが供給され、トランジスタ１１２のドレインは、トランジスタ１１４のドレインに接続されて、差動増幅回路１１０の出力電圧Ｖ１を生成する。

中間増幅回路１２０は、ＰチャネルＭＯＳトランジスタ１２１と、ＮチャネルＭＯＳトランジスタ１２２とを含んでいる。トランジスタ１２１が増幅動作を行い、トランジスタ１２２は定電流源として機能する。差動増幅回路１１０の出力電圧Ｖ１が、トランジスタ１２１のゲートに供給される。トランジスタ１２１のソースには電源電圧Ｖ_ＩＮが供給され、トランジスタ１２１のドレインは、トランジスタ１２２のドレインに接続されて、中間増幅回路１２０の出力電圧Ｖ２を生成する。

従って、差動増幅回路１１０の出力電圧Ｖ１が中間増幅回路１２０に入力されると、電圧増幅されて、出力電圧Ｖ２として出力される。なお、基準電圧Ｖ_ＲＥＦ２が供給されて動作するトランジスタ１１５及び１２２の替わりに、抵抗等の受動素子を用いても良い。

出力増幅回路１３０は、ＰチャネルＭＯＳトランジスタ１３１と、抵抗１３２及び１３３とを含んでいる。中間増幅回路１２０の出力電圧Ｖ２は、トランジスタ１３１のゲートに供給される。トランジスタ１３１のソースには電源電圧Ｖ_ＩＮが供給され、トランジスタ１３１のドレインは、抵抗１３２の一端に接続されており、第１の電源電圧Ｖ_ＯＵＴ１を生成する。

第１の電源電圧Ｖ_ＯＵＴ１は、出力端子Ｐ５を介して外部に出力される。抵抗１３２の他端は、抵抗１３３の一端に接続され、抵抗１３３の他端は、端子Ｐ７を介して電源電位Ｖ_ＳＳに接続されている。抵抗１３２と抵抗１３３の接続点から、第１の電源電圧Ｖ_ＯＵＴ１を分圧した電圧が取り出され、帰還電圧として用いられると共に、第１のイネーブル信号ＥＮ１として出力端子Ｐ６から出力される。直列接続された抵抗１３２及び抵抗１３３と、コンデンサ４０１との時定数によって、第１のイネーブル信号ＥＮ１の立上がりが遅延される。

タイミング回路１６０は、インバータ１６１と、遅延回路１６２と、ＯＲ回路１６３とを含んでいる。遅延回路１６２は、例えば、直列接続された複数の論理回路（インバータ等）で構成され、所定の遅延時間を与える。電源電圧Ｖ_ＩＮが、インバータ１６１及び遅延回路１６２に入力され、インバータ１６１の出力信号及び遅延回路１６２の出力信号が、ＯＲ回路１６３に入力される。ＯＲ回路１６３は、インバータ１６１によって反転された電源電圧Ｖ_ＩＮと遅延回路１６２によって遅延された電源電圧Ｖ_ＩＮとの論理和を求めることによって、電源電圧Ｖ_ＩＮの立ち上がりにおいてローレベルとなり所定の期間ローレベルを維持する出力信号Ｖ３を生成し、ゲイン調整回路１７０のトランジスタ１７１のゲートに供給する。

ゲイン調整回路１７０は、例えば、ＰチャネルＭＯＳトランジスタ１７１によって構成される。トランジスタ１７１のソースは、中間増幅回路１２０のトランジスタ１２１のゲートに接続され、トランジスタ１７１のドレインは、トランジスタ１２１のドレインに接続されている。トランジスタ１７１のゲートに供給されるタイミング回路１６０の出力信号Ｖ３がローレベルになると、トランジスタ１７１がオン状態となって中間増幅回路１２０の増幅率を低下させ、第１の出力電圧Ｖ_ＯＵＴ１におけるオーバーシュートを抑えるように動作する。

図２に示す第１のレギュレータ１００は、電源電圧Ｖ_ＩＮが供給されているときに、基準電圧Ｖ_ＲＥＦ１と帰還電圧とを比較することによって第１の電源電圧Ｖ_ＯＵＴ１を一定に維持する。例えば、第１の電源電圧Ｖ_ＯＵＴ１が低下した場合には、差動増幅回路１１０が出力電圧Ｖ１を上昇させ、中間増幅回路１２０が出力電圧Ｖ２を下降させ、出力増幅回路１３０がトランジスタ１３１のドレイン電流を増加させることによって、第１の電源電圧Ｖ_ＯＵＴ１を上昇させて一定に維持する。

しかしながら、電源投入直後においては、第１の電源電圧Ｖ_ＯＵＴ１が０Ｖとなっているので、第１のレギュレータ１００が第１の電源電圧Ｖ_ＯＵＴ１を急激に上昇させようとして、オーバーシュートが発生してしまう。本実施形態によれば、電源投入から所定の期間において中間増幅回路１２０の増幅率を低下させることにより、第１のレギュレータ１００全体の増幅率が低下するので、オーバーシュートを抑えることができる。

図３は、図１に示す第２のレギュレータ２００の構成を示す回路図である。
第２のレギュレータ２００は、図２に示す第１のレギュレータ１００にスイッチ回路１４０とＮチャネルＭＯＳトランジスタ１５０とを追加すると共に、出力増幅回路１３０における抵抗値を変更したものであり、他の構成は、第１のレギュレータ１００と同じである。

スイッチ回路１４０は、ＰチャネルＭＯＳトランジスタ１４１及びＮチャネルＭＯＳトランジスタ１４２を含んでおり、トランジスタ１４１及び１４２は、アナログスイッチを構成している。トランジスタ１４１及び１４２のドレインは、入力端子Ｐ３に共通に接続され、トランジスタ１４１及び１４２のソースは、差動増幅回路１１０のトランジスタ１１５のゲートと、中間増幅回路１２０のトランジスタ１２２のゲートとに接続されている。また、トランジスタ１５０のドレインは、トランジスタ１４１及び１４２のソースに接続され、トランジスタ１５０のソースは、電源電位Ｖ_ＳＳに接続されている。

第２のレギュレータ２００においては、第１のレギュレータ１００から出力される第１のイネーブル信号ＥＮ１が、入力端子Ｐ４に供給される。第１のイネーブル信号ＥＮ１は、スイッチ回路１４０のトランジスタ１４１のゲートと、タイミング回路１６０とに供給され、タイミング回路１６０のインバータ１６１によって反転された第１のイネーブル信号ＥＮ１が、スイッチ回路１４０のトランジスタ１４２のゲートに供給される。また、第１のイネーブル信号ＥＮ１は、トランジスタ１５０のゲートにも供給される。

ここで、第１のイネーブル信号ＥＮ１がローレベルに活性化されると、トランジスタ１４１及び１４２がオン状態となり、トランジスタ１５０がオフ状態となって、トランジスタ１１５及び１２２のゲートに基準電圧Ｖ_ＲＥＦ２が供給され、多段増幅回路が増幅動作を行う。一方、第１のイネーブル信号ＥＮ１がハイレベルに非活性化されると、トランジスタ１４１及び１４２がオフ状態となり、トランジスタ１５０がオン状態となって、トランジスタ１１５及び１２２のゲートに電源電位Ｖ_ＳＳが供給され、多段増幅回路が増幅動作を停止する。

また、タイミング回路１６０において、インバータ１６１によって反転された第１のイネーブル信号ＥＮ１が遅延回路１６２に入力され、第１のイネーブル信号ＥＮ１と遅延回路１６２の出力信号とが、ＯＲ回路１６３に入力される。ＯＲ回路１６３は、第１のイネーブル信号ＥＮ１と、インバータ１６１によって反転され遅延回路１６２によって遅延された第１のイネーブル信号ＥＮ１との論理和を求めることによって、第１のイネーブル信号ＥＮ１の立ち下がりにおいてローレベルとなり所定の期間ローレベルを維持する出力信号Ｖ４を生成し、ゲイン調整回路１７０のトランジスタ１７１のゲートに供給する。これにより、出力信号Ｖ４がローレベルを維持している間は、中間増幅回路１２０の増幅率が低下する。

出力増幅回路１３０において、トランジスタ１３１のドレインに抵抗１３４及び１３５が接続されており、トランジスタ１３１のドレインから出力端子Ｐ５を介して第２の電源電圧Ｖ_ＯＵＴ２が出力される。また、抵抗１３４と抵抗１３５の接続点から、第２の電源電圧Ｖ_ＯＵＴ２を分圧した電圧が取り出され、帰還電圧として用いられると共に、第２のイネーブル信号ＥＮ２として出力端子Ｐ６から出力される。直列接続された抵抗１３４及び抵抗１３５と、コンデンサ４０２との時定数によって、第２のイネーブル信号ＥＮ２の立上がりが遅延される。

図３に示す第２のレギュレータ２００は、第１のイネーブル信号ＥＮ１がローレベルに活性化されているときに、基準電圧Ｖ_ＲＥＦ１と帰還電圧とを比較することによって、第２の電源電圧Ｖ_ＯＵＴ２を一定に維持する。

しかしながら、第１のイネーブル信号ＥＮ１が活性化された直後においては、第２の電源電圧Ｖ_ＯＵＴ２が０Ｖとなっているので、第２のレギュレータ２００が第２の電源電圧Ｖ_ＯＵＴ２を急激に上昇させようとして、オーバーシュートが発生してしまう。本実施形態によれば、第１のイネーブル信号ＥＮ１が活性化されてから所定の期間において中間増幅回路１２０の増幅率を低下させることにより、第２のレギュレータ２００全体の増幅率が低下するので、オーバーシュートを抑えることができる。

図４は、図１に示す第３のレギュレータ３００の内部構成を示す図である。
第３のレギュレータ３００は、図３に示す第２のレギュレータ２００のイネーブル信号を出力するための出力端子Ｐ６を削除すると共に、出力増幅回路１３０における抵抗値を変更したものであり、他の構成は、第２のレギュレータ２００と同じである。

第３のレギュレータ３００においては、第２のレギュレータ２００から出力される第２のイネーブル信号ＥＮ２が、入力端子Ｐ４に供給される。タイミング回路１６０において、第２のイネーブル信号ＥＮ２がインバータ１６１に入力され、インバータ１６１によって反転された第２のイネーブル信号ＥＮ２が遅延回路１６２に入力され、第２のイネーブル信号ＥＮ２と遅延回路１６２の出力信号とが、ＯＲ回路１６３に入力される。

ＯＲ回路１６３は、第２のイネーブル信号ＥＮ２と、インバータ１６１によって反転され遅延回路１６２によって遅延された第２のイネーブル信号ＥＮ２との論理和を求めることによって、第２のイネーブル信号ＥＮ２の立ち下がりにおいてローレベルとなり所定の期間ローレベルを維持する出力信号Ｖ５を生成し、ゲイン調整回路１７０のトランジスタ１７１のゲートに供給する。これにより、出力信号Ｖ５がローレベルを維持している間は、中間増幅回路１２０の増幅率が低下する。

出力増幅回路１３０において、トランジスタ１３１のドレインに抵抗１３６及び１３７が接続されており、トランジスタ１３１のドレインから出力端子Ｐ５を介して第３の電源電圧Ｖ_ＯＵＴ３が出力される。また、抵抗１３６と抵抗１３７の接続点から、第３の電源電圧Ｖ_ＯＵＴ３を分圧した電圧が取り出され、帰還電圧として用いられる。

図４に示す第３のレギュレータ３００は、第２のイネーブル信号ＥＮ２がローレベルに活性化されているときに、基準電圧Ｖ_ＲＥＦ１と帰還電圧とを比較することによって、第３の電源電圧Ｖ_ＯＵＴ３を一定に維持する。

しかしながら、第２のイネーブル信号ＥＮ２が活性化された直後においては、第３の電源電圧Ｖ_ＯＵＴ３が０Ｖとなっているので、第３のレギュレータ３００が第３の電源電圧Ｖ_ＯＵＴ３を急激に上昇させようとして、オーバーシュートが発生してしまう。本実施形態によれば、第２のイネーブル信号ＥＮ２が活性化されてから所定の期間において中間増幅回路１２０の増幅率を低下させることにより、第３のレギュレータ３００全体の増幅率が低下するので、オーバーシュートを抑えることができる。なお、以上において、帰還電圧とは別にイネーブル信号を生成するようにしても良い。

本実施形態によれば、複数のレギュレータを用いて複合型システム電源回路を構成する場合に、それぞれのレギュレータから出力される電源電圧に基づいて、電源電圧の安定化を図るためのコンデンサを利用することによって遅延されたイネーブル信号を生成し、次段のレギュレータをオン／オフするために使用するので、次段のレギュレータの動作の開始を遅らせることができる。その結果、それぞれのレギュレータにおいて発生する突入電流の発生のタイミングを分散させて、多出力電源回路における突入電流のピーク値を低減することができる。さらに、各々のレギュレータにおけるオーバーシュートを抑えることにより、この効果はいっそう高められる。

一般に、イネーブル信号を順送りにするＮ個のレギュレータを用いて複合型システム電源回路を構成する場合に（Ｎは３以上の整数）、第１番目のレギュレータにおいては、イネーブル信号に従ってレギュレータの動作をオン／オフするためのスイッチ回路１４０及びトランジスタ１５０が不要であり、第Ｎ番目のレギュレータにおいては、イネーブル信号を生成して出力することが不要である。そこで、Ｎ個のレギュレータとして同一の構成を有するレギュレータ（例えば、図３に示す第２のレギュレータ２００）を用いて、第１番目のレギュレータと第Ｎ番目のレギュレータにおいては、不必要な部分を使用しないようにしても良い。

本発明の一実施形態に係る複合型システム電源回路の構成を示す図。図１に示す第１のレギュレータ１００の構成を示す回路図。図１に示す第２のレギュレータ２００の構成を示す回路図。図１に示す第３のレギュレータ３００の構成を示す回路図。

符号の説明

１０半導体集積回路、１００、２００、３００レギュレータ、１１０差動増幅回路、１１１、１１２、１２１、１３１、１４１、１７１ＰチャネルＭＯＳトランジスタ、１１３〜１１５、１２２、１４２、１５０ＮチャネルＭＯＳトランジスタ、１２０中間増幅回路、１３０出力増幅回路、１３２〜１３７抵抗、１４０スイッチ回路、１６０タイミング回路、１６１インバータ、１６２遅延回路、１６３ＯＲ回路、１７０ゲイン調整回路、４００〜４０３コンデンサ、４０５定電流源、４０６基準電圧生成回路、５０１、５０２シュミットトリガ回路、５１０、５２０オペアンプ、５１１、５１２、５２１、５２２抵抗

Claims

外部から供給される直流電源電圧に基づいて複数種類の電源電圧を安定化して出力する複合型システム電源回路であって、
外部から供給される直流電源電圧と少なくとも１つの基準電圧とに基づいて第１の電源電圧を生成すると共に、第１の電源電圧に基づいて第１のイネーブル信号を生成する第１のレギュレータと、
前記第１のレギュレータの出力端子に接続され、前記第１のレギュレータによって生成される第１の電源電圧を平滑すると共に、第１のイネーブル信号の活性化を遅延させる第１のコンデンサと、
前記第１のレギュレータによって生成される第１のイネーブル信号が活性化されることによって動作を開始して、外部から供給される直流電源電圧と少なくとも１つの基準電圧とに基づいて第２の電源電圧を生成する第２のレギュレータと、
前記第２のレギュレータの出力端子に接続され、前記第２のレギュレータによって生成される第２の電源電圧を平滑する第２のコンデンサと、
を具備する複合型システム電源回路。
Ｎ個のレギュレータ、及び、前記Ｎ個のレギュレータにそれぞれ接続されたＮ個のコンデンサを具備し（Ｎは３以上の整数）、
第ｉ番目（ｉ＝２〜（Ｎ−１））のレギュレータが、第（ｉ−１）番目のレギュレータによって生成される第（ｉ−１）番目のイネーブル信号が活性化されることによって動作を開始して、外部から供給される直流電源電圧と少なくとも１つの基準電圧とに基づいて第ｉ番目の電源電圧を生成すると共に、第ｉ番目の電源電圧に基づいて第ｉ番目のイネーブル信号を生成し、
第ｉ番目のレギュレータに接続された第ｉ番目のコンデンサが、第ｉ番目のレギュレータによって生成される第ｉ番目の電源電圧を平滑すると共に、第ｉ番目のイネーブル信号の活性化を遅延させ、
第Ｎ番目のレギュレータが、第（Ｎ−１）番目のレギュレータによって生成される第（Ｎ−１）番目のイネーブル信号が活性化されることによって動作を開始して、外部から供給される直流電源電圧と少なくとも１つの基準電圧とに基づいて第Ｎ番目の電源電圧を生成し、
第Ｎ番目のレギュレータに接続された第Ｎ番目のコンデンサが、第Ｎ番目のレギュレータによって生成される第Ｎ番目の電源電圧を平滑する、請求項１記載の複合型システム電源回路。
第ｊ番目（ｊ＝１〜（Ｎ−１））のレギュレータによって生成される第ｊ番目のイネーブル信号の電位が第１の閾値Ｖ１（ｊ）よりも大きくなったときに出力信号を活性化し、第ｊ番目のイネーブル信号の電位が第２の閾値Ｖ２（ｊ）よりも小さくなったときに出力信号を非活性化する（Ｎ−１）個のシュミットトリガ回路をさらに具備し（Ｖ１（ｊ）＞Ｖ２（ｊ））、第ｊ番目のシュミットトリガ回路の出力信号が第（ｊ＋１）番目のレギュレータに供給される、請求項２記載の複合型システム電源回路。
前記第１のレギュレータが、外部から供給される直流電源電圧の立上がりにおける第１の電源電圧のオーバーシュートを防止し、第ｋ番目（ｋ＝２〜Ｎ）のレギュレータが、第（ｋ−１）番目のイネーブル信号の活性化における第ｋ番目の電源電圧のオーバーシュートを防止する、請求項２又は３記載の複合型システム電源回路。
前記第１のレギュレータが、
外部から供給される直流電源電圧が立ち上がることによって動作を開始して、基準電圧と帰還電圧との差を増幅することによって第１の電源電圧を安定化すると共に、第１の電源電圧を分圧して帰還電圧及び第１のイネーブル信号を生成する多段増幅回路と、
外部から供給される直流電源電圧が立ち上がってから所定の期間において前記多段増幅回路の増幅率を低下させるオーバーシュート防止回路と、
を含む、請求項４記載の複合型システム電源回路。
第ｉ番目（ｉ＝２〜Ｎ）のレギュレータが、
第（ｉ−１）番目のレギュレータによって生成される第（ｉ−１）番目のイネーブル信号が活性化されることによって動作を開始して、基準電圧と帰還電圧との差を増幅することによって第ｉ番目の出力電圧を安定化すると共に、第ｉ番目の出力電圧を分圧して帰還電圧及び第ｉ番目のイネーブル信号を生成する多段増幅回路と、
第（ｉ−１）番目のイネーブル信号が活性化されてから所定の期間において前記多段増幅回路の増幅率を低下させるオーバーシュート防止回路と、
を含む、請求項４又は５記載の複合型システム電源回路。
各々のレギュレータにおいて用いられる少なくとも１つの基準電圧を生成するための基準電圧生成回路をさらに具備する、請求項１〜６のいずれか１項記載の複合型システム電源回路。