JP5792477B2

JP5792477B2 - 定電圧回路

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Publication number: JP5792477B2
Application number: JP2011024971A
Authority: JP
Inventors: 希世廣部; 潤一斉藤
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 2011-02-08
Filing date: 2011-02-08
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Description

本発明は、安定した電圧を生成する定電圧回路に関する。

従来より、バイポーラトランジスタを用いた基準電圧発生回路や、電界効果トランジスタを用いた基準電圧発生回路が知られている（例えば、特許文献１、特許文献２参照）。一般に、バイポーラトランジスタを用いた基準電圧発生回路は一定の電圧での安定起動が可能であり、プロセスばらつきの影響が小さいという特徴を有する。一方、電界効果トランジスタを用いた基準電圧発生回路は消費電力が小さいという特徴を有する。

特開２０１０−４９４２２号公報特開２０１０−１０８４１９号公報

上述した基準電圧発生回路の特徴から、定電圧を迅速に生成する必要があるデジタル回路では、バイポーラトランジスタを用いた基準電圧発生回路を含む定電圧回路が用いられることが多い。しかし、当該基準電圧発生回路はベース電流によって駆動されるバイポーラトランジスタを含むため、定電圧回路の消費電力が大きくなってしまうという問題がある。一方、消費電力を抑制するために電界効果トランジスタを用いた基準電圧発生回路を用いると安定した電圧での起動は難しくなる。このように、従来の定電圧回路では、安定した電圧での起動と低消費電力とを両立させることは困難であった。

本発明はかかる点に鑑みてなされたものであり、安定起動と低消費電力とを両立させた定電圧回路を提供することを目的とする。

本発明の定電圧回路は、バイポーラトランジスタのバンドギャップ電圧を利用して基準電圧を生成する第１の基準電圧発生部と、電界効果トランジスタを用いて基準電圧を生成する第２の基準電圧発生部と、前記第１の基準電圧発生部の出力電圧、または前記第２の基準電圧発生部の出力電圧のいずれかを参照して定電圧を生成する定電圧生成部と、前記第２の基準電圧発生部の出力電圧の補正に用いられる補正値が記憶された記憶部を有し、前記第１の基準電圧発生部、前記第２の基準電圧発生部、および前記定電圧生成部を制御する制御部と、を備え、起動初期期間において前記第１の基準電圧発生部と前記第２の基準電圧発生部とを動作させ、前記第１の基準電圧発生部の出力電圧を参照して生成された前記定電圧生成部の出力電圧を用いて前記制御部を起動し、前記制御部は、前記記憶部に記憶された前記補正値を読み出して前記第２の基準電圧発生部の出力電圧を補正し、その後の動作期間において、前記定電圧生成部は前記第２の基準電圧発生部の出力電圧を参照して出力電圧を生成し、前記第１の基準電圧発生部を停止させる定電圧回路であって、参照電圧が与えられる外部電圧入力端子と、前記制御部に与えられる電圧を前記定電圧生成部からの出力電圧と前記参照電圧とから選択するスイッチと、前記定電圧生成部からの出力電圧をモニター可能に構成されたモニターピンと、を備え、前記補正値は、前記制御部に前記参照電圧が与えられた際の前記定電圧生成部の出力電圧が所定値となるように決定されたことを特徴とする。

この構成によれば、定電圧起動性に優れるバイポーラトランジスタを用いた第１の基準電圧発生部により定電圧回路を立ち上げ、その後、第１の基準電圧発生部を停止させ、消費電力の低い電界効果トランジスタを用いた第２の基準電圧発生部により定電圧を生成することができるため、安定起動と低消費電力とを両立させた定電圧回路が実現する。

また、この構成によれば、第２の基準電圧発生部におけるプロセスばらつきの影響を、レーザートリミング、ヒューズトリミングなどの方法を用いずに抑制することができるため、定電圧回路の製造コストを抑制できる。

本発明の定電圧回路において、前記記憶部は、書き換え可能に構成されても良い。

本発明の定電圧回路において、前記第２の基準電圧発生部は、ダイオード接続された２つの電界効果トランジスタを備え、温度変化による一方の電界効果トランジスタの特性変動の影響を、他方の電界効果トランジスタにより相殺可能に構成されても良い。

本発明の定電圧回路において、前記第２の基準電圧発生部は、ゲートが互いに接続された２つの電界効果トランジスタと、一端が前記ゲートと接続された第１のキャパシタと、一端が前記第１のキャパシタの他端と接続された第２のキャパシタと、を備え、前記第２のキャパシタの他端に所定の電圧が与えられることにより、前記ゲートの急激な電圧変動を抑制可能に構成されても良い。

本発明によれば、安定起動と低消費電力とを両立させた定電圧回路を提供することができる。

本実施の形態に係る定電圧回路の構成例を示すブロック図である。本実施の形態に係るバイポーラトランジスタを用いた第１の基準電圧発生部の構成例を示す回路図である。本実施の形態に係る電界効果トランジスタを用いた第２の基準電圧発生部の構成例を示す回路図である。本実施の形態に係る第２の基準電圧発生部の出力電圧と温度との関係を示すグラフである。本実施の形態に係る定電圧生成部の構成例を示す回路図である。本実施の形態に係る定電圧回路のタイミングチャートである。

以下、図面を参照して、本発明の一実施の形態に係る定電圧回路の構成について説明する。

図１は、本発明の一実施の形態に係る定電圧回路１の構成例を示すブロック図である。本実施の形態に係る定電圧回路１は、バイポーラトランジスタを用いた第１の基準電圧発生部２と、電界効果トランジスタを用いた第２の基準電圧発生部３と、第１の基準電圧発生部２の出力電圧、または第２の基準電圧発生部３の出力電圧を参照して定電圧を生成する定電圧生成部４と、第１の基準電圧発生部２、第２の基準電圧発生部３、および定電圧生成部４を制御する制御部５と、を有する。また、定電圧回路１は、第２の基準電圧発生部３の補正値を決定する際に外部からの参照電圧が与えられる外部電圧入力端子６と、補正値の決定の際に制御部５に参照電圧を与えるためのスイッチ７と、補正値の決定の際に定電圧生成部４からの出力電圧をモニターするためのモニターピン８と、を有する。

図２は、定電圧回路１における第１の基準電圧発生部２の構成例を示す回路図である。第１の基準電圧発生部２は、バイポーラ型トランジスタのバンドギャップ電圧を元に第１の基準電圧Ｖ_ＲＥＦ１を生成可能に構成されている。第１の基準電圧発生部２は、ＮＰＮ型バイポーラトランジスタ（以下、ＮＰＮ型ＢＪＴ）２０１、２０２と、抵抗２０３〜２０６と、オペアンプ２０７と、Ｎチャネル型電界効果トランジスタ（以下、Ｎ型ＦＥＴ）２０８、２０９とを含む。ＮＰＮ型ＢＪＴ２０２は、８個のＮＰＮ型ＢＪＴが並列に接続されたものに相当する。第１の基準電圧発生部２では、ＮＰＮ型ＢＪＴ２０１に対してＮＰＮ型ＢＪＴを８個並列に並べたＮＰＮ型ＢＪＴ２０２を配置することで、２つのトランジスタのＶＢＥに差が生じる。オペアンプ２０７の入力電圧はバーチャルショートとなり等しくなることから、ＶＢＥの差に相当する電圧が抵抗２０５にかかり、電流が流れることにより出力電圧がバンドギャップ電圧に対応する第１の基準電圧Ｖ_ＲＥＦ１に保たれる。ここで、ＮＰＮ型ＢＪＴがシリコンで構成される場合、第１の基準電圧Ｖ_ＲＥＦ１は約１．２Ｖである。

ＮＰＮ型ＢＪＴ２０１は、電源電圧Ｖｄｄが与えられる端子Ａ１と接地電圧Ｖｓｓ（ＧＮＤ）が与えられる端子Ｂ１との間に、抵抗２０３、２０６などを介して接続されている。また、ＮＰＮ型ＢＪＴ２０２は、端子Ａ１と、端子Ｂ１との間に、抵抗２０４、２０５、２０６などを介して接続されている。ＮＰＮ型ＢＪＴ２０１のコレクタおよび、ＮＰＮ型ＢＪＴ２０２のコレクタは、それぞれオペアンプ２０７の２つの入力端と接続されているため、オペアンプ２０７の出力端からは、ＮＰＮ型ＢＪＴ２０１のコレクタ電圧と、ＮＰＮ型ＢＪＴ２０２のコレクタ電圧との差分に対応する電圧が出力される。また、オペアンプ２０７の出力端は、第１の基準電圧発生部２の出力端子Ｃ１に接続されると共に、ＮＰＮ型ＢＪＴ２０１のベースと、ＮＰＮ型ＢＪＴ２０２のベースとに接続されているため、オペアンプ２０７の出力端と接続された出力端子Ｃ１の電圧が略一定の第１の基準電圧Ｖ_ＲＥＦ１に保たれる。

Ｎ型ＦＥＴ２０８は、ＮＰＮ型ＢＪＴ２０１、２０２と直列に接続されており、ゲートに印加される制御部５からの反転選択信号ＳＥＬ＿Ｎ（選択信号ＳＥＬを反転させた信号）によって端子Ａ１−Ｂ１間を流れる電流を制御可能に構成されている。反転選択信号ＳＥＬ＿Ｎが高電圧（以下、ハイレベル）の場合、Ｎ型ＦＥＴ２０８がオンになりＮＰＮ型ＢＪＴ２０１、２０２には電流が流れる。この場合、第１の基準電圧発生部２はイネーブルとなる。反転選択信号ＳＥＬ＿Ｎが低電圧（以下、ローレベル）の場合、Ｎ型ＦＥＴ２０８がオフになりＮＰＮ型ＢＪＴ２０１、２０２には電流が流れない。この場合、第１の基準電圧発生部２はディセーブルとなる。反転選択信号ＳＥＬ＿Ｎは、第１の基準電圧発生部２を動作させる起動初期期間においてハイレベルとなり、第１の基準電圧発生部２を動作させる必要がない動作期間においてローレベルとなるように制御部５において生成されるため、第１の基準電圧発生部２を動作させる必要がない期間において第１の基準電圧発生部２を停止させることができる。これにより、第１の基準電圧発生部２による電力の消費を抑制できる。

Ｎ型ＦＥＴ２０９は、制御部５からのパワーセーブ信号ＰＳによって制御される。パワーセーブ信号ＰＳがハイレベルの場合、Ｎ型ＦＥＴ２０９がオンになりオペアンプ２０７の出力端の電圧を接地電圧Ｖｓｓに落とす。パワーセーブ信号ＰＳは、定電圧回路１の動作時にローレベルとなるため、オペアンプ２０７の出力端は定電圧回路１の動作時において接地電圧Ｖｓｓから切り離される。

上述した第１の基準電圧発生部２にハイレベルの反転選択信号ＳＥＬ＿Ｎ、ローレベルのパワーセーブ信号ＰＳが入力されると（定電圧回路１の起動）、Ｎ型ＦＥＴ２０８はオンになり、Ｎ型ＦＥＴ２０９はオフになる。そうすると、ＮＰＮ型ＢＪＴ２０１、２０２には電流が流れ、ＮＰＮ型ＢＪＴ２０１、２０２のコレクタ電圧に相当する電圧がオペアンプ２０７の２つの入力端に入力される。その結果、オペアンプ２０７はＮＰＮ型ＢＪＴ２０１、２０２のコレクタ電圧の差に対応する電圧を出力する。ＮＰＮ型ＢＪＴ２０１、２０２には、抵抗２０３〜２０６が接続されているため、ＮＰＮ型ＢＪＴ２０１、２０２のコレクタ電圧は、ＮＰＮ型ＢＪＴ２０１、２０２を流れる電流によって変動する。また、ＮＰＮ型ＢＪＴ２０１、２０２を流れる電流は、ＮＰＮ型ＢＪＴ２０１、２０２のベース電圧に依存する。ＮＰＮ型ＢＪＴ２０１、２０２のベースにはオペアンプ２０７の出力端が接続されているため、オペアンプ２０７の出力端の電圧は、所定のレベル（第１の基準電圧Ｖ_ＲＥＦ１）に保たれる。その後、反転選択信号ＳＥＬ＿Ｎがローレベルになると、Ｎ型ＦＥＴ２０８はオフになり、第１の基準電圧発生部２は停止する。

図３は、定電圧回路１における第２の基準電圧発生部３の構成例を示す回路図である。第２の基準電圧発生部３は、複数のＦＥＴにより第２の基準電圧Ｖ_ＲＥＦ２を生成可能に構成されている。第２の基準電圧発生部３は、Ｐチャネル型電界効果トランジスタ（以下、Ｐ型ＦＥＴ）３０１〜３０３と、Ｎ型ＦＥＴ３０４〜３１１と、抵抗３１２、３１３と、可変抵抗３１４と、キャパシタ３１５、３１６とを含む。第２の基準電圧発生部３は、Ｐ型ＦＥＴ３０３を流れる電流を略一定となるように制御することにより出力電圧となるＰ型ＦＥＴ３０３のドレイン電圧を略一定に保つ。

Ｐ型ＦＥＴ３０３は、電源電圧Ｖｄｄが与えられる端子Ａ２と接地電圧Ｖｓｓ（ＧＮＤ）が与えられる端子Ｂ２との間に接続されている。このため、Ｐ型ＦＥＴ３０３がオンになることで、Ｐ型ＦＥＴ３０３には端子Ａ２から端子Ｂ２の向きに電流が流れる。

Ｐ型ＦＥＴ３０３のドレインは、ドレイン電圧が第２の基準電圧発生部３の出力電圧となるよう、第２の基準電圧発生部３の出力端子Ｃ２に接続されている。また、Ｐ型ＦＥＴ３０３のドレインは、抵抗３１３、可変抵抗３１４、ダイオード接続されたＮ型ＦＥＴ３０６を介して端子Ｂ２と接続されており、Ｐ型ＦＥＴ３０３のドレイン電圧、すなわち出力端子Ｃ２の出力電圧が、抵抗３１３、可変抵抗３１４、およびダイオード接続されたＮ型ＦＥＴ３０６の抵抗値とＰ型ＦＥＴ３０３のゲート電圧とによって制御可能になっている。ここで、可変抵抗３１４の抵抗値は、プロセスばらつきに起因する第２の基準電圧発生部３の出力電圧ばらつきを補正するため、制御部５からの補正信号に応じて決定される。これにより、レーザートリミング、ヒューズトリミングなどの方法を用いずにプロセスばらつきなどの影響を補正することができるため、安定した第２の基準電圧Ｖ_ＲＥＦ２を生成可能な定電圧回路１を低コストに提供できる。

Ｐ型ＦＥＴ３０３のゲートは、Ｐ型ＦＥＴ３０１、３０２のゲートと接続されており、これらの電圧は等しくなっている。Ｐ型ＦＥＴ３０１は、端子Ａ２と端子Ｂ２との間に接続されている。また、Ｐ型ＦＥＴ３０１は、Ｎ型ＦＥＴ３０４、３０７を介して端子Ｂ２と接続されている。このため、Ｐ型ＦＥＴ３０１、Ｎ型ＦＥＴ３０４、３０７がオンになることで、これらには端子Ａ２から端子Ｂ２の向きに電流が流れる。Ｐ型ＦＥＴ３０２は、端子Ａ２と端子Ｂ２との間に接続されている。また、Ｐ型ＦＥＴ３０２は、抵抗３１２を介して端子Ａ２と接続されており、Ｎ型ＦＥＴ３０５を介して端子Ｂ２と接続されている。このため、Ｐ型ＦＥＴ３０２とＮ型ＦＥＴ３０５とがオンになることで、Ｐ型ＦＥＴ３０２とＮ型ＦＥＴ３０５とには端子Ａ２から端子Ｂ２の向きに抵抗３１２の抵抗値に応じた電流が流れる。ここで、抵抗３１２は、温度特性の異なる複数の抵抗を組み合わせたものとする。温度特性の異なる複数の抵抗を組み合わせた抵抗３１２により温度依存性を低減することができるため、安定した第２の基準電圧Ｖ_ＲＥＦ２を生成できる。

Ｐ型ＦＥＴ３０１はダイオード接続されており、ドレイン電圧とゲート電圧とが等しくなっている。Ｐ型ＦＥＴ３０１〜３０３のゲートは互いに接続されているから、Ｐ型ＦＥＴ３０１〜３０３のゲート電圧はＰ型ＦＥＴ３０１のドレイン電圧と等しくなる。同様に、Ｎ型ＦＥＴ３０５はダイオード接続されており、ドレイン電圧とゲート電圧とが等しくなっている。また、Ｎ型ＦＥＴ３０４、３０５のゲートは互いに接続されており、これらの電圧は等しくなっている。つまり、Ｎ型ＦＥＴ３０４、３０５のゲート電圧はＮ型ＦＥＴ３０５のドレイン電圧と等しくなる。

上述したように、Ｎ型ＦＥＴ３０５とＮ型ＦＥＴ３０６とは共にダイオード接続されている。また、Ｎ型ＦＥＴ３０５とＮ型ＦＥＴ３０６とは同じプロセスで製造されていることとする。このため、Ｎ型ＦＥＴ３０５とＮ型ＦＥＴ３０６とは同等の特性を有する。このようなＮ型ＦＥＴ３０６によって、温度変化によるＮ型ＦＥＴ３０５の特性変動の影響を相殺可能になるため、第２の基準電圧発生部３の出力電圧の温度ばらつきを抑制できる。つまり、安定した第２の基準電圧Ｖ_ＲＥＦ２を生成できる。図４は、第２の基準電圧発生部３の出力電圧（Ｖ：縦軸）と温度（℃：横軸）との関係を示すグラフである。実線は第２の基準電圧発生部３の出力電圧を、破線はＮ型ＦＥＴ３０６の代わりに固定抵抗を用いた基準電圧発生部の出力電圧を示している。図４から、本実施の形態に係る第２の基準電圧発生部３の出力電圧は、広い温度範囲において安定していることが分かる。

Ｎ型ＦＥＴ３０４、３０５のゲートは、キャパシタ３１５と、反転パワーセーブ信号ＰＳ＿Ｎ（パワーセーブ信号ＰＳを反転させた信号）によって制御されるＮ型ＦＥＴ３０８とを介して端子Ａ２に接続されている。また、Ｎ型ＦＥＴ３０８のソースと、キャパシタ３１５の一端とは、キャパシタ３１６を介して端子Ｂ２に接続されている。このように、Ｎ型ＦＥＴ３０４、３０５のゲートに電源電圧Ｖｄｄを与えるキャパシタ３１５およびＮ型ＦＥＴ３０８が接続されると共に、キャパシタ３１５がキャパシタ３１６と接続されることで、Ｎ型ＦＥＴ３０４、３０５のゲート電圧が安定化する。

例えば、上述した構成を有さない場合、電源電圧Ｖｄｄが急激に降下するとＮ型ＦＥＴ３０４、３０５のゲート電圧も降下し、基準電圧の発生が停止してしまう。しかし、上述した構成を有する第２の基準電圧発生部３では、電源電圧が急激に降下すると、電源電圧に連動して反転パワーセーブ信号ＰＳ＿Ｎもローレベルとなり、Ｎ型ＦＥＴ３０８はオフになる。このため、Ｎ型ＦＥＴ３０４、３０５のゲート電圧は大きく変動しない。これは、Ｎ型ＦＥＴ３０８が反転パワーセーブ信号ＰＳ＿Ｎによって制御されることでダイオードのように機能するためである。これにより、電源電圧の急激な変動による第２の基準電圧発生部３の動作不具合を防止できるため、安定した第２の基準電圧Ｖ_ＲＥＦ２を生成できる。

Ｎ型ＦＥＴ３０９〜３１１は、制御部５からのパワーセーブ信号ＰＳによって制御される。パワーセーブ信号ＰＳがハイレベルの場合、Ｎ型ＦＥＴ３０９〜３１１がオンになりＮ型ＦＥＴ３０９〜３１１のドレインが接続されるノードの電圧を接地電圧Ｖｓｓに落とす。定電圧回路１の動作時にはパワーセーブ信号ＰＳはローレベルであるから、Ｎ型ＦＥＴ３０９〜３１１はオフとなる。

上述した第２の基準電圧発生部３にローレベルのパワーセーブ信号ＰＳ、ハイレベルの反転パワーセーブ信号ＰＳ＿Ｎが入力されると（定電圧回路１の起動）、反転パワーセーブ信号ＰＳ＿Ｎによって制御されるＮ型ＦＥＴ３０７、３０８はオンになる。そうすると、Ｎ型ＦＥＴ３０４、３０５のゲートには、Ｎ型ＦＥＴ３０８、およびキャパシタ３１５を介してハイレベルが印加され、Ｎ型ＦＥＴ３０４、３０５がオンになる。Ｎ型ＦＥＴ３０４、３０５がオンになることでＰ型ＦＥＴ３０１のドレインにはローレベルが印加されるから、Ｐ型ＦＥＴ３０１〜３０３のゲートにもローレベルが印加され、Ｐ型ＦＥＴ３０１〜３０３はオンになる。これによりＰ型ＦＥＴ３０１〜３０３には電流が流れる。Ｐ型ＦＥＴ３０３を流れる電流はカレントミラー回路によりＰ型ＦＥＴ３０２のミラー電流となるように制御されるため、Ｐ型ＦＥＴ３０３のドレイン電圧は略一定に保たれ、第２の基準電圧発生部３の出力電圧として第２の基準電圧Ｖ_ＲＥＦ２が得られる。

図５は、定電圧回路１における定電圧生成部４の構成例を示す回路図である。定電圧生成部４は、第１の基準電圧発生部２、または第２の基準電圧発生部３の出力電圧を元に定電圧を生成可能に構成されている。定電圧生成部４は、Ｐ型ＦＥＴ４０１〜４０９と、Ｎ型ＦＥＴ４１０〜４２３と、抵抗４２４〜４２７と、キャパシタ４２８、４２９と、ＥＸ-ＮＯＲ回路４３０とを含む。定電圧生成部４は、Ｐ型ＦＥＴ４０６を流れる電流を制御することにより略一定の出力電圧を生成する。本実施の形態では、定電圧生成部４で生成される電圧を約１．８Ｖとするが、本発明はこれに限定されない。

Ｐ型ＦＥＴ４０６は、電源電圧Ｖｄｄが与えられる端子Ａ３と接地電圧Ｖｓｓ（ＧＮＤ）が与えられる端子Ｂ３との間に接続されている。Ｐ型ＦＥＴ４０６のドレインは、ドレイン電圧が定電圧生成部４の出力電圧となるよう、定電圧生成部４の出力端子Ｃ３に接続されている。また、Ｐ型ＦＥＴ４０６のドレインは、Ｐ型ＦＥＴ４０９、抵抗４２７を介して端子Ｂ３と接続されており、Ｐ型ＦＥＴ４０６のドレイン電圧、すなわち出力端子Ｃ３の出力電圧が、抵抗４２７を流れる電流によって制御されるようになっている。

Ｐ型ＦＥＴ４０６のゲートは、端子Ａ３と端子Ｂ３との間に接続されたＰ型ＦＥＴ４０２のドレインと接続されている。Ｐ型ＦＥＴ４０２のドレインは、Ｎ型ＦＥＴ４１１を介して、第１の基準電圧発生部２の出力電圧によって制御されるＮ型ＦＥＴ４１２と接続されており、Ｎ型ＦＥＴ４１３を介して、第２の基準電圧発生部３の出力電圧によって制御されるＮ型ＦＥＴ４１４と接続されている。また、Ｎ型ＦＥＴ４１２のソースとＮ型ＦＥＴ４１４のソースとは、ゲートが第２の基準電圧発生部３の出力端子Ｃ２と接続されたＮ型ＦＥＴ４１９〜４２２を介して端子Ｂ３と接続されている。つまり、Ｎ型ＦＥＴ４１１および４１２と、Ｎ型ＦＥＴ４１３および４１４とは、端子Ａ３と端子Ｂ３との間において互いに並列に接続されている。

Ｎ型ＦＥＴ４１２のゲートは、Ｐ型ＦＥＴ４０７、Ｎ型ＦＥＴ４１０を介して第１の基準電圧発生部２の出力端子Ｃ１と接続されている。一方、Ｎ型ＦＥＴ４１４のゲートは、第２の基準電圧発生部３の出力端子Ｃ２と接続されている。また、Ｎ型ＦＥＴ４１１のゲートには反転選択信号ＳＥＬ＿Ｎが入力されており、Ｎ型ＦＥＴ４１１は第１の基準電圧発生部２がイネーブルとなるタイミングでオンになる。一方、Ｎ型ＦＥＴ４１３のゲートには選択信号ＳＥＬが入力されており、Ｎ型ＦＥＴ４１３は第１の基準電圧発生部２がディセーブルとなるタイミングでオンになる。このため、第１の基準電圧発生部２が動作している間は、電流はＮ型ＦＥＴ４１１、４１２を流れ、第１の基準電圧発生部２が停止した後には、電流はＮ型ＦＥＴ４１３、４１４を流れる。これにより、第１の基準電圧発生部２、および第２の基準電圧発生部３の動作状況に応じた電圧がＰ型ＦＥＴ４０６のゲートに印加され、出力端子Ｃ３の出力電圧が制御される。

Ｐ型ＦＥＴ４０２のゲートは、端子Ａ３と端子Ｂ３との間においてダイオード接続されたＰ型ＦＥＴ４０４のゲート（ドレイン）と接続されている。このため、Ｐ型ＦＥＴ４０２のゲートには、Ｐ型ＦＥＴ４０４のドレイン電圧が印加され、Ｐ型ＦＥＴ４０４を流れる電流に対応する電流がＰ型ＦＥＴ４０２を流れる。なお、Ｐ型ＦＥＴ４０４のドレインは、Ｎ型ＦＥＴ４１５、４１６、４１９〜４２２を介して端子Ｂ３と接続されている。

Ｐ型ＦＥＴ４０１のゲートには、選択信号ＳＥＬを元にＥＸ-ＮＯＲ回路４３０で生成される信号が入力される。Ｐ型ＦＥＴ４０３のゲートには、反転パワーセーブ信号ＰＳ＿Ｎが入力される。Ｐ型ＦＥＴ４０５、４０９のゲートには、反転パワーセーブ信号ＰＳ＿Ｎを遅延させた遅延反転パワーセーブ信号ＰＳ＿１Ｎが入力される。Ｐ型ＦＥＴ４０７、Ｎ型ＦＥＴ４１７のゲートには、選択信号ＳＥＬが入力される。Ｐ型ＦＥＴ４０８、Ｎ型ＦＥＴ４１０、４２３のゲートには、反転選択信号ＳＥＬ＿Ｎが入力される。Ｎ型ＦＥＴ４１８のゲートには、パワーセーブ信号ＰＳが入力される。

上述した定電圧生成部４にローレベルのパワーセーブ信号ＰＳ、ハイレベルの反転パワーセーブ信号ＰＳ＿Ｎ、ローレベルの選択信号ＳＥＬ、ハイレベルの反転選択信号ＳＥＬ＿Ｎが入力されると（定電圧回路１の起動）、Ｐ型ＦＥＴ４０７はオンになり、Ｐ型ＦＥＴ４０１〜４０４、４０８はオフになり、Ｎ型ＦＥＴ４１０、４１１、４２３はオンになり、Ｎ型ＦＥＴ４１３、４１７、４１８はオフになる。このとき、遅延反転パワーセーブ信号ＰＳ＿１Ｎはローレベルであるから、Ｐ型ＦＥＴ４０５、４０９はオンになる。所定時間の後に第１の基準電圧Ｖ_ＲＥＦ１が立ち上がると、端子Ａ３から、Ｐ型ＦＥＴ４０５、Ｎ型ＦＥＴ４１１、４１２、４１９〜４２２を通じて電流が流れ、Ｐ型ＦＥＴ４０５のドレイン、すなわちＰ型ＦＥＴ４０６のゲートには所定のレベルが与えられる。Ｎ型ＦＥＴ４１２には第１の基準電圧Ｖ_ＲＥＦ１が印加されるから、Ｐ型ＦＥＴ４０６のゲートには第１の基準電圧Ｖ_ＲＥＦ１に対応する電圧が印加される。これにより、出力端子Ｃ３の電圧は上昇を開始する。なお、Ｐ型ＦＥＴ４０６のゲートは、キャパシタ４２９および抵抗４２５を介して出力端子Ｃ３と接続されており、出力端子Ｃ３はＰ型ＦＥＴ４０９および抵抗４２７を介して端子Ｂ３と接続されているため、出力端子Ｃ３の電圧は徐々に上昇する。その後、遅延反転パワーセーブ信号ＰＳ＿１Ｎがハイレベルになると、Ｐ型ＦＥＴ４０５、４０９はオフになる。そして、出力端子Ｃ３の電圧は約１．８Ｖまで上昇する。

選択信号ＳＥＬがハイレベルになり、反転選択信号ＳＥＬ＿Ｎがローレベルになると、Ｐ型ＦＥＴ４０８はオンになり、Ｐ型ＦＥＴ４０７はオフになり、Ｎ型ＦＥＴ４１３、４１７はオンになり、Ｎ型ＦＥＴ４１０、４１１、４２３はオフになる。このとき、Ｎ型ＦＥＴ４１６はオンになるから、Ｐ型ＦＥＴ４０２、４０４もオンになる。その結果、端子Ａ３から、Ｐ型ＦＥＴ４０４、Ｎ型ＦＥＴ４１５、４１６、４１９〜４２２を通じて電流が流れる。また、Ｎ型ＦＥＴ４１４には第２の基準電圧Ｖ_ＲＥＦ２が印加されるから、端子Ａ３から、Ｐ型ＦＥＴ４０２、Ｎ型ＦＥＴ４１３、４１４、４１９〜４２２を通じて電流が流れる。これにより、Ｐ型ＦＥＴ４０６のゲートには第２の基準電圧Ｖ_ＲＥＦ２に対応する電圧が印加され、出力端子Ｃ３の電圧は１．８Ｖを維持する。

制御部５は、パワーセーブ信号ＰＳ、選択信号ＳＥＬ等の制御信号を生成する制御信号生成部５０１と、第２の基準電圧発生部３の出力電圧を補正するための補正値を記憶した記憶部５０２とを有する。記憶部５０２は、電力の供給が無くとも記憶を保持できる不揮発性のものであれば特に限定されない。

記憶部５０２に書き込まれる補正値は、例えば、次のようにして取得される。まず、外部電圧入力端子６に外部から参照電圧を与える。参照電圧として、定電圧回路１が正常に動作する場合に生成する電圧と等しい電圧を用いる。本実施の形態で示すように、定電圧回路の生成電圧が１．８Ｖである場合、参照電圧として１．８Ｖを用いる。次に、スイッチ７を操作して、制御部５に参照電圧を与える。このとき、第２の基準電圧発生部３の可変抵抗３１４の抵抗値に応じて、定電圧生成部４からの出力電圧は変化する。このため、定電圧生成部４からの出力電圧をモニターし、可変抵抗３１４の抵抗値を変化させて、適切な出力電圧が得られる条件を取得する。条件を取得した後は、当該条件を補正値として記憶部５０２に書き込む。以上により、補正値を取得することができる。なお、定電圧生成部４からの出力電圧は、モニターピン８の電圧をモニターすることにより確認することができる。

以下、上述した定電圧回路１の動作について説明する。

図６は、本実施の形態に係る定電圧回路１の動作タイミングを示すタイミングチャートである。まず、定電圧回路１を起動させると、電源電圧Ｖｄｄの上昇とともにパワーセーブ信号ＰＳをはじめとする制御信号の信号レベルが上昇し、それと同時に、第１の基準電圧発生部２の出力電圧が上昇を開始する。電源電圧Ｖｄｄが所定レベルに到達すると、パワーセーブ信号ＰＳはローレベルとなり、反転パワーセーブ信号ＰＳ＿Ｎはハイレベルとなり、選択信号ＳＥＬはローレベルとなり、反転選択信号ＳＥＬ＿Ｎはハイレベルとなる（タイミングＴ１）。そして、第１の基準電圧発生部２の出力電圧は第１の基準電圧Ｖ_ＲＥＦ１まで上昇し、定電圧生成部４の出力電圧は約１．８Ｖになる。第１の基準電圧発生部２はいわゆるバンドギャップ基準電圧発生回路であり、起動直後でも出力電圧は安定なため、定電圧回路１の安定起動を実現できる。

定電圧生成部４の出力電圧が安定したタイミング（タイミングＴ２）で、制御部５は記憶部５０２に格納されている補正値を読み出して第２の基準電圧発生部３に与える。これにより、第２の基準電圧発生部３の可変抵抗３１４の抵抗値は、読み出された補正値に相当する値となる。

その後、可変抵抗３１４の抵抗値の補正が完了したタイミング（タイミングＴ３）で、選択信号ＳＥＬはハイレベルとなり、反転選択信号ＳＥＬ＿Ｎはローレベルとなる。その結果、第１の基準電圧発生部２はディセーブルとなり停止する。第２の基準電圧発生部３は動作を続け、定電圧生成部４は第２の基準電圧発生部３からの第２の基準電圧Ｖ_ＲＥＦ２を元に１．８Ｖを生成する。第２の基準電圧発生部３は、消費電力の小さい電界効果トランジスタを用いているため、定電圧回路１の消費電力を抑制することができる。

上述したように本実施の形態に係る定電圧回路１は、１．２Ｖ近辺の一定電圧の起動性に優れるバイポーラトランジスタを用いた第１の基準電圧発生部２により定電圧回路１を立ち上げ、その後、第１の基準電圧発生部２を停止させ、消費電力の低い電界効果トランジスタを用いた第２の基準電圧発生部３により定電圧を生成することができる。このため、安定起動と低消費電力とを両立させた定電圧回路１が実現する。また、可変抵抗３１４の抵抗値を適正値に補正することで第２の基準電圧発生部３におけるプロセスばらつきの影響を緩和しているため、レーザートリミング、ヒューズトリミングなどのコスト高となる方法を用いる必要がない。このため、定電圧回路１の製造コストを抑制できる。

なお、本発明は上記実施の形態の記載に限定されず、その効果が発揮される態様で適宜変更して実施することができる。例えば、本発明の定電圧回路１には、動作に支障をきたさない範囲で他の回路要素を含むことがある。同様に、動作に支障をきたさない範囲で回路要素が省略されることがある。また、各構成要素のインピーダンス、キャパシタンスなどは、生成する電圧、トランジスタの特性などに応じて適宜変更することができる。

本発明の定電圧回路は、デジタル回路の動作に必要な電圧を生成する定電圧源として有用である。

１定電圧回路
２第１の基準電圧発生部
３第２の基準電圧発生部
４定電圧生成部
５制御部
６外部電圧入力端子
７スイッチ
８モニターピン
２０１、２０２ＮＰＮ型ＢＪＴ
２０３〜２０６、３１２、３１３、４２４〜４２７抵抗
２０７オペアンプ
２０８、２０９、３０４〜３１１、４１０〜４２３Ｎ型ＦＥＴ
３０１〜３０３、４０１〜４０９Ｐ型ＦＥＴ
３１４可変抵抗
３１５、３１６、４２８、４２９キャパシタ
４３０ＥＸ-ＮＯＲ回路

Claims

バイポーラトランジスタのバンドギャップ電圧を利用して基準電圧を生成する第１の基準電圧発生部と、
電界効果トランジスタを用いて基準電圧を生成する第２の基準電圧発生部と、
前記第１の基準電圧発生部の出力電圧、または前記第２の基準電圧発生部の出力電圧のいずれかを参照して定電圧を生成する定電圧生成部と、
前記第２の基準電圧発生部の出力電圧の補正に用いられる補正値が記憶された記憶部を有し、前記第１の基準電圧発生部、前記第２の基準電圧発生部、および前記定電圧生成部を制御する制御部と、を備え、
起動初期期間において前記第１の基準電圧発生部と前記第２の基準電圧発生部とを動作させ、前記第１の基準電圧発生部の出力電圧を参照して生成された前記定電圧生成部の出力電圧を用いて前記制御部を起動し、前記制御部は、前記記憶部に記憶された前記補正値を読み出して前記第２の基準電圧発生部の出力電圧を補正し、その後の動作期間において、前記定電圧生成部は前記第２の基準電圧発生部の出力電圧を参照して出力電圧を生成し、前記第１の基準電圧発生部を停止させる定電圧回路であって、
参照電圧が与えられる外部電圧入力端子と、前記制御部に与えられる電圧を前記定電圧生成部からの出力電圧と前記参照電圧とから選択するスイッチと、前記定電圧生成部からの出力電圧をモニター可能に構成されたモニターピンと、を備え、
前記補正値は、前記制御部に前記参照電圧が与えられた際の前記定電圧生成部の出力電圧が所定値となるように決定されたことを特徴とする定電圧回路。
前記記憶部は、書き換え可能に構成されたことを特徴とする請求項１に記載の定電圧回路。
前記第２の基準電圧発生部は、ダイオード接続された２つの電界効果トランジスタを備え、温度変化による一方の電界効果トランジスタの特性変動の影響を、他方の電界効果トランジスタにより相殺可能に構成されたことを特徴とする請求項１または請求項２に記載の定電圧回路。
前記第２の基準電圧発生部は、ゲートが互いに接続された２つの電界効果トランジスタと、一端が前記ゲートと接続された第１のキャパシタと、一端が前記第１のキャパシタの他端と接続された第２のキャパシタと、を備え、前記第２のキャパシタの他端に所定の電圧が与えられることにより、前記ゲートの急激な電圧変動を抑制可能に構成されたことを特徴とする請求項１から請求項３のいずれかに記載の定電圧回路。