JP4932612B2 - バイアス回路 - Google Patents
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Description
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図1は本発明の実施の形態に関するバイアス回路を示す回路図である。バイアス回路10は、電流経路111と、バンドギャップリファレンス102(以下、BGR102とする)と、バイポーラNPNトランジスタTr103等を有するデバイス103(以下、バイポーラNPNトランジスタTr103)と、定電圧生成回路104(以下、VREG104とする)と、電源電圧端子107を有する。
102 バンドギャップリファレンス
104 定電圧生成回路
107 電源電圧端子
103、105、106、114 デバイス
108、109、110 ノード
R101、R112 抵抗素子
C113 容量素子
Tr105、Tr114 バイポーラNPNトランジスタ
Tr106 PMOSトランジスタ
Claims (5)
- バンドギャップリファレンスを有するバイアス回路であって、
電源と、前記バンドギャップリファレンスに対して駆動電流を供給する供給ノードとの間に、
前記バンドギャップリファレンスに駆動電流を供給する第1の電流路と、
電源投入後、所定期間前記バンドギャップリファレンスに対して駆動電流を供給する第2の電流路と、を有し、
前記第2の電流路は、前記第1の電流路と並列に接続され、前記所定期間、前記第1の電流路に対するバイパス電流路となり、
前記第1の電流路は、第1の抵抗素子を有する
バイアス回路。 - 前記第1の電流路は、前記第1の抵抗素子に並列に接続され、ON抵抗が前記第1の抵抗素子の抵抗値より小さい第1のトランジスタをさらに有する
請求項1に記載のバイアス回路。 - 前記第2の電流経路は、ON抵抗が前記第1の抵抗素子の抵抗値より小さい第2のトランジスタを有する
請求項1または請求項2のいずれか1項に記載のバイアス回路。 - 前記電源と、前記第2のトランジスタの制御端子との間に、第2の抵抗素子と容量素子が直列に接続される
請求項3に記載のバイアス回路。 - 前記第1のトランジスタは、前記所定期間後に前記供給ノードを介して前記バンドギャップリファレンスに駆動電流を供給する
請求項2〜請求項4のいずれか1項に記載のバイアス回路。
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