JP4848870B2

JP4848870B2 - 基準電圧発生回路

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Publication number: JP4848870B2
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Inventors: 信昭辻; 博賢川合
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Priority date: 2006-07-13
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Publication date: 2011-12-28
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Description

本発明は、所定の基準電圧を出力する基準電圧発生回路に関する。

基準電圧発生回路においては、周囲の温度などの条件の変動によってその出力電圧が変化しないように、従来から様々な技術が提案されている。例えば、特許文献１においては、温度変動による基準電圧の変化を、バンドギャップ電圧を利用することによって吸収する回路が開示されている。
特開２００２−１５１６５３号公報

ここで、バンドギャップ型の基準電圧発生回路の構成例を説明する。図２はバンドギャップ型の基準電圧発生回路の構成例を示す回路図である。

図２において、抵抗１１，１２および１４と、ＰＮ接合ダイオード（あるいはダイオード接続されたバイポーラ型トランジスタ）１３および１５とは、バンド・ギャップ・リファレンス回路１０を構成している。このバンド・ギャップ・リファレンス回路１０においては、基準電圧を出力する出力ノードＮ１に対し直列に抵抗１１および１２が接続され、さらに抵抗１２と接地間にＰＮ接合ダイオード１３が順方向に接続されている。また、出力ノードＮ１に抵抗１４が接続され、抵抗１４と接地間にＰＮ接合ダイオード１５が順方向に接続されている。

そして、抵抗１１と１２の接続点であるノードＮ２の電位Ｖ２と、抵抗１４とＰＮ接合ダイオード１５の接続点であるノードＮ３の電位Ｖ３が差動増幅器２０のそれぞれの入力端子に入力される。この場合、差動増幅器２０は、定電流源２１と、そのゲートが差動入力端子となるＰＭＯＳトランジスタ２２および２３と、カレントミラー回路を構成するように接続されたＮＭＯＳトランジスタ２４および２５によって構成されている。なお、差動増幅器２０の出力信号はノードＮ４から出力され、出力段トランジスタであるＮＭＯＳトランジスタ４２のゲートに供給される。ＮＭＯＳトランジスタ４２のドレインは出力ノードＮ１に接続され、ソースは接地されている。電源ラインとＮＭＯＳトランジスタ４２のドレイン間には定電流源４１が介挿されている。また、出力ノードＮ１とＮＭＯＳトランジスタ４２のゲート間には位相補償用のコンデンサ４３と抵抗４４とが順次介挿されている。

以上の構成により、ノードＮ２の電位Ｖ２とノードＮ３の電位Ｖ３との電位差が差動増幅器２０で増幅され、さらにＮＭＯＳトランジスタ４２で増幅された後に出力ノードＮ１を介してバンド・ギャップ・リファレンス回路１０、すなわち、差動増幅器２０の入力側にフィードバックされる。このフィードバックループによって、差動増幅器２０はノードＮ２の電位Ｖ２と、ノードＮ３の電位Ｖ３とが等しくなるように動作する。

ここで、バンド・ギャップ・リファレンス回路１０においては、ＰＮ接合ダイオード１３の電流密度がＰＮ接合ダイオード１５の電流密度より小さくなるように、ＰＮ接合ダイオード１３のＰＮ接合面の面積（ダイオード接続のトランジスタを用いる場合はエミッタ面積）をＰＮ接合ダイオード１５に対して大きく設定している。
この結果、ＰＮ接合ダイオード１３と１５とのアノード・カソード間に電位差が生じるが、その差分ΔＶはダイオードのバンドギャップに対応した安定した定電圧となる。

そして、差動増幅器２０は上述したフィードバックループによって、ノードＮ２の電位Ｖ２とノードＮ３の電位Ｖ３とが等しくなるように動作するから、抵抗１２に流れる電流による電圧降下分が、上記電位差ΔＶに等しくなるように動作する。そして、抵抗１１，１２および１４の値を適宜設定することにより、ＰＮ接合ダイオード１３，１５の順方向降下電圧の温度依存をキャンセルすることができる。したがって、温度変動があっても安定した基準電位Ｖ_REFを維持することができる。この場合の基準電位Ｖ_REFは約１．２Ｖである。

ところで、電源電圧Ｖ_ＤＤが立ち上がって安定した状態においては、低消費電力化のためにバンド・ギャップ・リファレンス回路１０に流れる電流を小さくする必要があるが、このような回路設定にすると、電源電圧Ｖ_ＤＤの立ち上がり直後にはＰＮ接合ダイオード１３および１５に充分な電流が流れず、差動増幅器２０の入力に所定の電位差が得られず、最終的に基準電位Ｖ_REFを得られないという問題が生じる。

そこで、この問題を回避するために設けられているのが図２に示すスタートアップ回路３０である。スタートアップ回路３０は、定電流源３１と、ＮＭＯＳトランジスタ３２および３３によって構成され、電源投入時にバンド・ギャップ・リファレンス回路１０に起動電流を供給する。ここで、ＮＭＯＳトランジスタ３２は、ドレインが差動増幅器２０の出力信号が出力されるノードＮ４に接続され、ゲートが定電流源３１の出力側に接続され、ソースが接地されている。また、ＮＭＯＳトランジスタ３３は、ドレインが定電流源３１の出力側に接続され、ゲートは出力ノードＮ１に接続され、ソースが接地されている。

次に、スタートアップ回路３０の動作について説明する。電源が投入されてから、電源電圧Ｖ_ＤＤが本来の値に立ち上がるまでには時間を要する。すなわち、電源投入直後は、電源電圧Ｖ_ＤＤは接地電位に近い。このため、ＮＭＯＳトランジスタ３３がオフ状態となる。ＮＭＯＳトランジスタ３３がオフ状態であれば、定電流源３１の出力側、すなわち、ＮＭＯＳトランジスタ３２のゲート電位が高くなり、ＮＭＯＳトランジスタ３２がオン状態になる。ＮＭＯＳトランジスタ３２がオン状態になると、出力段トランジスタであるＮＭＯＳトランジスタ４２もオフ状態になる。この結果、定電流源４１から出力される電流はＮＭＯＳトランジスタ４２側には流れず、バンド・ギャップ・リファレンス回路１０に流れ、ＰＮ接合ダイオード１３，１５に充分な起動電流が供給される。

次に、電源電圧Ｖ_ＤＤが立ち上がってくると、定電流源４１の出力側の電位が上昇し、ＮＭＯＳトランジスタ３３がオンとなるような電位になる。この結果、ＮＭＯＳトランジスタ３３がオン状態に変わり、ＮＭＯＳトランジスタ３２がオフ状態になる。ＮＭＯＳトランジスタ３２がオフ状態になると、出力段のＮＭＯＳトランジスタ４２がオン状態（動作状態）になり、同時にそれまで接地されていた差動増幅器２０の出力側トランジスタであるＮＭＯＳトランジスタ２５のドレインが非接地となり、差動増幅器２０の入力側の電位差に応じた電圧が出力される。この時点では、ノードＮ２の電位Ｖ２とノードＮ３の電位Ｖ３には電位差が生じているから、ノードＮ４にはこの電位差に応じた電圧が出力され、この電圧がＮＭＯＳトランジスタ４２で増幅されて、バンド・ギャップ・リファレンス回路１０にフィードバックされる。これにより、差動増幅器２０はノードＮ２とＮ３との電位を等しくするように動作し、出力ノードＮ１から出力される基準電圧Ｖ_REFは、徐々に上昇して所定の値（約１．２Ｖ）になって安定する。

ところで、図２に示す基準電圧発生回路においては、スタートアップ回路３０を構成するＮＭＯＳトランジスタ３３には、トランジスタがオン状態となるために必要な電圧Ｖｔ（以下、単にＶｔという）が比較的低いトランジスタ（以下、ローボルテージタイプのトランジスタといい、Ｖｔ＝０．６Ｖとする）しか用いることができなかった。これは、ＮＭＯＳトランジスタ３３のＶｔが基準電圧Ｖ_REFよりも大きければ、出力ノードＮ１の電位が基準電位に達しても、ＮＭＯＳトランジスタ３３がオンせず、スタートアップ状態が継続してしまうからである。

ＮＭＯＳトランジスタ３３がオンしないと、定電流源４１から出力される電流の全てがバンド・ギャップ・リファレンス回路１０に流れ続けるが、差動増幅器２０のフィードバックループが機能しないために、定電流源４１の出力側の電位が、電源電圧Ｖ_ＤＤの立ち上がりと共に上がり続ける。そして、ＮＭＯＳトランジスタ３３のＶｔに達した時点でＮＭＯＳトランジスタ３３がオンし、差動増幅器２０のフィードバックループが機能する。差動増幅器２０のフィードバックループが機能すると、本来の基準電圧Ｖ_REFとなるように出力ノードＮ１の電位が降下して安定する。このように、出力ノードＮ１の電位が本来の基準電圧Ｖ_REFよりも大幅に上昇した後に下降して安定するという動作になる。

しかしながら、出力ノードＮ１の電位が本来の基準電圧Ｖ_REFより上昇してしまうと以下のような問題が生じる。一般に、基準電圧発生回路が出力する基準電圧Ｖ_REFは、２倍、３倍と昇圧されて、他の回路の参照電圧として用いられるが、基準電圧Ｖ_REF自体が本来の値よりも高く（数倍）なってしまうと、それを昇圧して参照する他の回路においては、かなり大きな電圧を参照電圧として発生してしまう。この結果、電圧が異常に高くなってしまうため、回路のトランジスタ等が故障したり、破損したりするという問題が生じる。

したがって、スタートアップ回路を構成するトランジスタのＶｔは低い方がよいが、電源ラインの電圧が比較的大きな場合には、Ｖｔが比較的高いトランジスタ（以下、ハイボルテージタイプのトランジスタといい、例えばＶｔ＝３Ｖである）を用いる必要が生じる。トランジスタの各端子の電位は正常な動作が保障される電位（以下、耐電圧Ｖｅという）以下にしなければならないが、Ｖｔが高いトランジスタほど耐電圧Ｖｅも高くなるからである。

本発明は上述の事情に鑑みてなされたものであり、その目的は、電源ラインの電圧値が高い場合でもスタートアップ回路を構成するトランジスタにローボルテージタイプのトランジスタを使用することができる基準電圧発生回路を提供することにある。

上記目的を達成するために、本発明は、出力ノードと接地間に順次介挿される第１の抵抗および第１の整流素子と、前記出力ノードと接地間に順次介挿される第２、第３の直列抵抗および前記第１の整流素子より電流密度の小さい第２の整流素子とを有し、前記第１の抵抗と前記第１の整流素子の接続点の電位を第１の電位として出力し、前記第２、第３の直列抵抗の接続点の電位を第２の電位として出力するバンド・ギャップ・リファレンス回路と、ソースが共通接続され、差動入力端を構成する各ゲートに前記第１、第２の電位が各々印加される第１、第２のＰＭＯＳトランジスタ、および前記第１、第２のＰＭＯＳトランジスタのソースと電源ラインとの間にソース−ドレインが介挿され、定電流源として機能するハイボルテージタイプのＰＭＯＳトランジスタを有する差動増幅器と、前記差動増幅器の出力電圧を増幅して前記出力ノードに出力する出力段トランジスタと、前記出力段トランジスタの定電流源となり、電源ラインと前記出力段トランジスタとの間に介挿されるハイボルテージタイプのＰＭＯＳトランジスタと、耐電圧以下であるとともに充分にオン状態とすることができる電位がゲートに印加されるローボルテージタイプのバイアス設定用トランジスタと、前記バイアス設定用トランジスタと接地間に介挿され、前記出力ノードの電位が制御端子に供給されるローボルテージタイプのトランジスタからなるスイッチング素子と、前記バイアス設定用トランジスタおよび前記スイッチング素子の定電流源となり、電源ラインと前記バイアス設定用トランジスタの間に介挿されるハイボルテージタイプのＰＭＯＳトランジスタと、前記スイッチング素子のオン／オフに基づいて前記出力段トランジスタのオン／オフを制御するオン／オフ制御回路とを具備することを特徴とする基準電圧発生回路を提供する。

また、本発明は、出力ノードと接地間に順次介挿される第１の抵抗および第１の整流素子と、前記出力ノードと接地間に順次介挿される第２、第３の直列抵抗および前記第１の整流素子より電流密度の小さい第２の整流素子とを有し、前記第１の抵抗と前記第１の整流素子の接続点の電位を第１の電位として出力し、前記第２、第３の直列抵抗の接続点の電位を第２の電位として出力するバンド・ギャップ・リファレンス回路と、ソースが共通接続され、差動入力端を構成する各ゲートに前記第１、第２の電位が各々印加される第１、第２のＰＭＯＳトランジスタ、および前記第１、第２のＰＭＯＳトランジスタのソースと電源ラインとの間にソース−ドレインが介挿され、定電流源として機能するハイボルテージタイプのＰＭＯＳトランジスタを有する差動増幅器と、前記差動増幅器の出力電圧を増幅して前記出力ノードに出力する出力段トランジスタと、前記出力段トランジスタの定電流源となり、電源ラインと前記出力段トランジスタとの間に介挿されるハイボルテージタイプのＰＭＯＳトランジスタと、耐電圧以下であるとともに充分にオン状態とすることができる電位がゲートに印加されるバイアス設定用トランジスタと、前記バイアス設定用トランジスタと接地間に介挿され、前記出力ノードの電位が制御端子に供給されるスイッチング素子と、前記バイアス設定用トランジスタおよび前記スイッチング素子の定電流源となり、電源ラインと前記バイアス設定用トランジスタの間に介挿されるハイボルテージタイプのＰＭＯＳトランジスタと、前記スイッチング素子のオン／オフに基づいて前記出力段トランジスタのオン／オフを制御するオン／オフ制御回路とを具備し、前記バイアス設定用トランジスタのゲートに前記第１、第２のＰＭＯＳトランジスタのソースまたは前記出力ノードが接続されることを特徴とする基準電圧発生回路を提供する。

また、この基準電圧発生回路の好ましい態様において、前記スイッチング素子はＮＭＯＳトランジスタであり、前記ＮＭＯＳトランジスタのゲートが前記制御端子となり、前記オン／オフ制御回路は、前記ＮＭＯＳトランジスタがオフのときに前記出力段トランジスタをオフ状態にし、前記ＮＭＯＳトランジスタがオンのときに前記出力段トランジスタを動作状態にすることを特徴とする。

本発明の基準電圧発生回路によれば、電源ラインの電圧が高い場合でもローボルテージタイプのトランジスタを用いてスタートアップ回路を構成することができる。

次に、本発明を実施するための最良の形態について説明する。図１は、本実施形態に係る基準電圧発生回路の回路図である。なお、図２に示す回路と共通する部分には同一の符号を付けてその説明を省略する。

本実施形態が上述した従来回路と異なる点は、図２に示す回路において用いられていた定電流源２１，３１および４１を、それぞれハイボルテージタイプのトランジスタを用いたＰＭＯＳトランジスタ２１ａ，３１ａおよび４１ａとしている点、およびローボルテージタイプのトランジスタを用いたＰＭＯＳトランジスタ３４を設けている点である。そして、定電流源として機能するＰＭＯＳトランジスタ２１ａ，３１ａ，４１ａのゲートは各々端子ＢＩＡＳ１，２および３に接続され、各端子には定電流の大きさを決める所定の電圧が印加されている。

また、ＰＭＯＳトランジスタ３４は、ドレインがＮＭＯＳトランジスタ３２のゲートおよびＮＭＯＳトランジスタ３３のドレインに共通接続され、ソースがハイボルテージタイプのＰＭＯＳトランジスタ３１ａのドレインに接続されている。ゲートには、差動増幅器２０ａのＰＭＯＳトランジスタ２２および２３のソース電位が印加されている。ハイボルテージタイプのＰＭＯＳトランジスタ３１ａと、ＮＭＯＳトランジスタ３２および３３と、ＰＭＯＳトランジスタ３４とが、スタートアップ回路３０ａを構成している。

図１に示す回路の動作は、図２に示す回路と同様であるが、図１に示す回路においては、電源電圧Ｖ_ＤＤが高い場合でも、定電流源として機能するＰＭＯＳトランジスタ２１ａ，３１ａおよび４１ａを除いて、他のトランジスタをローボルテージタイプのトランジスタによって実現することができる。以下にこの点について説明する。

まず、バンド・ギャップ・リファレンス回路１０において、出力ノードＮ１の電位が基準電圧Ｖ_REFとなる場合には、図２に示す回路の動作で説明したようにノードＮ２の電位Ｖ２とノードＮ３の電位Ｖ３とは一致する。この場合、ノードＮ３の電位Ｖ３は、ＰＮ接合ダイオード１５のアノードの電位であるから、その電位Ｖ３は、例えば一般的なシリコンダイオ−ドを用いていればおよそ０．６Ｖとなる。すなわち、ノードＮ２の電位Ｖ２もおよそ０．６Ｖになる。

また、差動増幅器２０ａを構成するＰＭＯＳトランジスタ２２および２３のゲート・ソース間の電位差は、定常動作する場合においては、およそ０．６Ｖとなるからソース電位は、上述したノードＮ２、Ｎ３の電位よりも０．６Ｖ高くなり、およそ１．２Ｖとなる。そして、ＰＭＯＳトランジスタ２２および２３のドレイン電位はソース電位よりも低電位となる。よって、各端子の電位は小さく、ローボルテージタイプのトランジスタの耐電圧Ｖｅよりも高い電位となることはない。したがって、ＰＭＯＳトランジスタ２２および２３として、ローボルテージタイプのトランジスタを用いることができる。また、カレントミラー回路を構成するＮＭＯＳトランジスタ２４および２５の各端子の電位は、ＰＭＯＳトランジスタ２２および２３のドレイン電位よりもさらに低電位となることが明らかであるから、ローボルテージタイプのトランジスタを使用することができる。

また、定電流源として機能するＰＭＯＳトランジスタ２１ａは、ハイボルテージタイプのトランジスタが用いられているから、ＰＭＯＳトランジスタ２１ａによる充分な電圧降下によってＰＭＯＳトランジスタ２２および２３、ＮＭＯＳトランジスタ２４および２５の各端子に大きな電圧がかかることはない。

次に、スタートアップ回路３０ａを構成しているＰＭＯＳトランジスタ３４のゲート電位は、ＰＭＯＳトランジスタ２２および２３のソースと等電位であるから、およそ１．２Ｖとなる。このとき、ＰＭＯＳトランジスタ３４のゲート・ソース間の電位差はおよそ０．６Ｖとなり、ソース電位はおよそ１．８Ｖとなる。また、ドレイン電位は、ソースからオーバードライブ電圧に相当する電位（約０．３Ｖ）だけ降下するため、およそ１．５Ｖとなる。よって、各端子の電位は、ローボルテージタイプのトランジスタの耐電圧Ｖｅよりも高くなることはないから、ＰＭＯＳトランジスタ３４についてもローボルテージタイプのトランジスタを使用することができる。

次に、ＮＭＯＳトランジスタ３２のゲート電位は、ＰＭＯＳトランジスタ３４のドレインと等電位であるから、およそ１．５Ｖとなる。そして、ＮＭＯＳトランジスタ３２のソース電位は接地電位に等しく、ドレイン電位はノードＮ４の電位、つまり、ＰＭＯＳトランジスタ２３のドレイン電位と等電位である。したがって、各端子の電位は、ローボルテージタイプのトランジスタの耐電圧Ｖｅよりも高い電位となることはないから、ＮＭＯＳトランジスタ３２についてもローボルテージタイプのトランジスタを使用することができる。

また、ＮＭＯＳトランジスタ３３については、ドレイン電位はＰＭＯＳトランジスタ３４のドレインと等電位であるからおよそ１．５Ｖとなり、ソース電位は接地電位に等しい。また、ゲート電位は出力ノードＮ１が基準電圧Ｖ_REFを出力する場合において、およそ１．２Ｖである。したがって、各端子間の電位は、ローボルテージタイプのトランジスタの耐電圧Ｖｅよりも高い電位となることはないから、ＮＭＯＳトランジスタ３３についてもローボルテージタイプのトランジスタを使用することができる。この場合、ＰＭＯＳトランジスタ３４のゲートが差動増幅器２０ａを構成しているＰＭＯＳトランジスタ２２および２３のソースに接続されているから、その電位は確実に低い値（約１．２Ｖ）になり、ＮＭＯＳトランジスタ３３のドレイン電位も確実に低い値になる。このように、ＰＭＯＳトランジスタ３４はＮＭＯＳトランジスタ３３のドレインのバイアスを設定する機能を有している。

また、出力段トランジスタであるＮＭＯＳトランジスタ４２についても、ドレイン電位は、基準電圧Ｖ_REFと等電位であるから、およそ１．２Ｖとなる。そして、ソース電位は接地電位に等しく、ゲート電位はノードＮ４の電位、つまり、ＰＭＯＳトランジスタ２３のドレイン電位と等電位である。したがって、各端子の電位は、ローボルテージタイプのトランジスタの耐電圧Ｖｅよりも高い電位となることはないから、ＮＭＯＳトランジスタ４２についてもローボルテージタイプのトランジスタを用いることができる。

上述した回路において、電源がオンされた直後は、出力ノードＮ１の電位が徐々に上昇して基準電圧Ｖ_REFとなるが、この過程においてはローボルテージタイプのトランジスタであるＮＭＯＳトランジスタ３３は確実にオン状態となり、速やかに、差動増幅器２０ａのフィードバックループが機能して基準電圧Ｖ_REFが安定する。このように、ＮＭＯＳトランジスタ３３が確実にオンになるから、基準電圧が一旦上昇してから下降して安定するというような不安定な動作が生じることはない。

ところで、ハイボルテージタイプのトランジスタはローボルテージタイプのトランジスタに比べて、各トランジスタの特性のばらつきが大きい、ＤＣオフセットの電位が高い、発生するノイズが大きい、トランジスタのサイズが大きいなどという欠点があるが、本実施形態によれば、定電流源となるＰＭＯＳトランジスタ２１ａ，３１ａおよび４１ａ以外は、ローボルテージタイプのトランジスタを使用することができるから、ハイボルテージタイプのトランジスタを使用することによって生じる問題を大幅に抑えることができる。

なお、本発明は種々の形態によって実施可能である。例えば、上述した実施形態を次のように変形してもよい。

上述した実施形態においては、ＮＭＯＳトランジスタ３３、ＮＭＯＳトランジスタ３２（制御用ＮＭＯＳトランジスタ）を用いて出力段のＮＭＯＳトランジスタ４２のオン、オフを制御したが、ＮＭＯＳトランジスタ３３のオン、オフに連動して出力段のＮＭＯＳトランジスタ４２のオン、オフを制御する構成であれば、ＮＭＯＳトランジスタ３２に限らず、他のスイッチング素子を用いてもよく、また、実施形態で示した回路構成以外の結線をしてもよい。また、ＮＭＯＳトランジスタについても他のスイッチング素子を使用することもできる。

また、上述した実施形態においては、スタートアップ回路３０ａを構成しているＰＭＯＳトランジスタ３４の各電極の電位を適切に設定すれば、ＰＭＯＳトランジスタ３４に接続されるＮＭＯＳトランジスタ３２、３３の電極に、ローボルテージタイプのトランジスタの耐電圧Ｖｅ以上の電圧がかかることはない。このように、ＰＭＯＳトランジスタ３４は、それに接続されるトランジスタの電極の電位を、ローボルテージタイプのトランジスタの耐電圧Ｖｅ以下の任意の電圧に決めるバイアス設定の機能を有している。この場合、ＰＭＯＳトランジスタ３４のゲートは実施形態においては、ＰＭＯＳトランジスタ２２および２３のソースに接続されたが、電位が適切であれば他のノードに接続してもよい。すなわち、ＰＭＯＳトランジスタ３４（バイアス設定用トランジスタ）の各電極の電位が耐電圧Ｖｅ以下であり、ＰＭＯＳトランジスタ３４が充分にオンできる電位がそのゲートに与えられればよい。したがって、例えば、電源ライン（電源電圧Ｖ_ＤＤ）と接地間に直列に抵抗を介挿し、これらの抵抗の接続点（ただし、上記の条件を満たす電位をもつ接続点）に接続しても、出力ノードＮ１に接続してもよい。

本発明の実施形態に係る基準電圧発生回路の構成を示す回路図である。従来の基準電圧発生回路の構成を示す回路図である。

符号の説明

１０…バンド・ギャップ・リファレンス回路、１１，１２，１４，４４…抵抗、１３，１５…ＰＮ接合ダイオード、２０，２０ａ…差動増幅器、２１，３１，４１…定電流源、２１ａ，３１ａ，４１ａ…ＰＭＯＳトランジスタ（ハイボルテージタイプのＰＭＯＳトランジスタ）、２２，２３…ＰＭＯＳトランジスタ（第１、第２のＰＭＯＳトランジスタ）、２４，２５…ＮＭＯＳトランジスタ、３０，３０ａ…スタートアップ回路、３２…ＮＭＯＳトランジスタ（オン／オフ制御回路）、３３…ＮＭＯＳトランジスタ（スイッチング素子）、３４…ＰＭＯＳトランジスタ（バイアス設定用トランジスタ）、４２…ＮＭＯＳトランジスタ（出力段トランジスタ）、４３…コンデンサ。

Claims

出力ノードと接地間に順次介挿される第１の抵抗および第１の整流素子と、前記出力ノードと接地間に順次介挿される第２、第３の直列抵抗および前記第１の整流素子より電流密度の小さい第２の整流素子とを有し、前記第１の抵抗と前記第１の整流素子の接続点の電位を第１の電位として出力し、前記第２、第３の直列抵抗の接続点の電位を第２の電位として出力するバンド・ギャップ・リファレンス回路と、
ソースが共通接続され、差動入力端を構成する各ゲートに前記第１、第２の電位が各々印加される第１、第２のＰＭＯＳトランジスタ、および前記第１、第２のＰＭＯＳトランジスタのソースと電源ラインとの間にソース−ドレインが介挿され、定電流源として機能するハイボルテージタイプのＰＭＯＳトランジスタを有する差動増幅器と、
前記差動増幅器の出力電圧を増幅して前記出力ノードに出力する出力段トランジスタと、
前記出力段トランジスタの定電流源となり、電源ラインと前記出力段トランジスタとの間に介挿されるハイボルテージタイプのＰＭＯＳトランジスタと、
耐電圧以下であるとともに充分にオン状態とすることができる電位がゲートに印加されるローボルテージタイプのバイアス設定用トランジスタと、
前記バイアス設定用トランジスタと接地間に介挿され、前記出力ノードの電位が制御端子に供給されるローボルテージタイプのトランジスタからなるスイッチング素子と、
前記バイアス設定用トランジスタおよび前記スイッチング素子の定電流源となり、電源ラインと前記バイアス設定用トランジスタの間に介挿されるハイボルテージタイプのＰＭＯＳトランジスタと、
前記スイッチング素子のオン／オフに基づいて前記出力段トランジスタのオン／オフを制御するオン／オフ制御回路と
を具備することを特徴とする基準電圧発生回路。
出力ノードと接地間に順次介挿される第１の抵抗および第１の整流素子と、前記出力ノードと接地間に順次介挿される第２、第３の直列抵抗および前記第１の整流素子より電流密度の小さい第２の整流素子とを有し、前記第１の抵抗と前記第１の整流素子の接続点の電位を第１の電位として出力し、前記第２、第３の直列抵抗の接続点の電位を第２の電位として出力するバンド・ギャップ・リファレンス回路と、
ソースが共通接続され、差動入力端を構成する各ゲートに前記第１、第２の電位が各々印加される第１、第２のＰＭＯＳトランジスタ、および前記第１、第２のＰＭＯＳトランジスタのソースと電源ラインとの間にソース−ドレインが介挿され、定電流源として機能するハイボルテージタイプのＰＭＯＳトランジスタを有する差動増幅器と、
前記差動増幅器の出力電圧を増幅して前記出力ノードに出力する出力段トランジスタと、
前記出力段トランジスタの定電流源となり、電源ラインと前記出力段トランジスタとの間に介挿されるハイボルテージタイプのＰＭＯＳトランジスタと、
耐電圧以下であるとともに充分にオン状態とすることができる電位がゲートに印加されるバイアス設定用トランジスタと、
前記バイアス設定用トランジスタと接地間に介挿され、前記出力ノードの電位が制御端子に供給されるスイッチング素子と、
前記バイアス設定用トランジスタおよび前記スイッチング素子の定電流源となり、電源ラインと前記バイアス設定用トランジスタの間に介挿されるハイボルテージタイプのＰＭＯＳトランジスタと、
前記スイッチング素子のオン／オフに基づいて前記出力段トランジスタのオン／オフを制御するオン／オフ制御回路と
を具備し、
前記バイアス設定用トランジスタのゲートに前記第１、第２のＰＭＯＳトランジスタのソースまたは前記出力ノードが接続される
ことを特徴とする基準電圧発生回路。
前記スイッチング素子はＮＭＯＳトランジスタであり、前記ＮＭＯＳトランジスタのゲートが前記制御端子となり、前記オン／オフ制御回路は、前記ＮＭＯＳトランジスタがオフのときに前記出力段トランジスタをオフ状態にし、前記ＮＭＯＳトランジスタがオンのときに前記出力段トランジスタを動作状態にすることを特徴とする請求項１または２記載の基準電圧発生回路。