JP3507706B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3507706B2 JP3507706B2 JP21296998A JP21296998A JP3507706B2 JP 3507706 B2 JP3507706 B2 JP 3507706B2 JP 21296998 A JP21296998 A JP 21296998A JP 21296998 A JP21296998 A JP 21296998A JP 3507706 B2 JP3507706 B2 JP 3507706B2
- Authority
- JP
- Japan
- Prior art keywords
- reference potential
- node
- trimming
- power supply
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、例えば半導体装置
に係わり、特に、半導体記憶装置の電源等に適用され、
ＢＧＲ（Band Gap Reference）回路により発生されたレ
ファレンス電位を所要の電位にトリミングするトリミン
グ回路に関する。
に係わり、特に、半導体記憶装置の電源等に適用され、
ＢＧＲ（Band Gap Reference）回路により発生されたレ
ファレンス電位を所要の電位にトリミングするトリミン
グ回路に関する。
【０００２】
【従来の技術】不揮発性メモリのような半導体記憶装置
においては、半導体記憶装置内で電源電圧を昇圧したり
降圧して所要の電圧を発生している。この昇圧電圧等の
半導体記憶装置内で作成した電圧を所定の電位に設定す
るため、電源電圧や温度に依存性のないレファレンス電
圧が必要となる。
においては、半導体記憶装置内で電源電圧を昇圧したり
降圧して所要の電圧を発生している。この昇圧電圧等の
半導体記憶装置内で作成した電圧を所定の電位に設定す
るため、電源電圧や温度に依存性のないレファレンス電
圧が必要となる。
【０００３】ＢＧＲ回路はこのようなレファレンス電圧
を生成する回路であり、約１．２Ｖのレファレンス電圧
を出力する。しかし、このＢＧＲ回路の出力電圧はプロ
セスのばらつきによりずれるおそれを有している。出力
電圧のばらつきは０．１Ｖ程度であるが、このレファレ
ンス電位を用いて例えば２４Ｖの電位を生成する場合、
２４Ｖの電位のばらつきは ０．１×２４／１．２＝２（Ｖ） と増幅され、許容できないレベルとなる。
を生成する回路であり、約１．２Ｖのレファレンス電圧
を出力する。しかし、このＢＧＲ回路の出力電圧はプロ
セスのばらつきによりずれるおそれを有している。出力
電圧のばらつきは０．１Ｖ程度であるが、このレファレ
ンス電位を用いて例えば２４Ｖの電位を生成する場合、
２４Ｖの電位のばらつきは ０．１×２４／１．２＝２（Ｖ） と増幅され、許容できないレベルとなる。
【０００４】また、レファレンス電位を使用する回路の
性質上、１．２Ｖ以外のレファレンス電位（例えば１Ｖ
あるいは１．５Ｖ）が必要となる場合がある。このため
ＢＧＲ回路により作成されたレファレンス電位を変換す
るレファレンス電位トリミング回路が必要となる。
性質上、１．２Ｖ以外のレファレンス電位（例えば１Ｖ
あるいは１．５Ｖ）が必要となる場合がある。このため
ＢＧＲ回路により作成されたレファレンス電位を変換す
るレファレンス電位トリミング回路が必要となる。
【０００５】図１０は、従来のレファレンス電位トリミ
ング回路を示している。この回路は電源電圧を降圧しな
い不揮発性メモリに使用されるものであり、ＢＧＲ回路
１０１から出力される電圧Ｖｂｇｒ（約１．２Ｖ）に基
づきレファレンス電位Ｖｒｅｆ（＝１．５Ｖ）を生成す
る。このレファレンス電位トリミング回路は、差動増幅
器ＯＰ、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯ
Ｓトランジスタと称す）Ｐ１、抵抗Ｒａ、この抵抗Ｒａ
に接続された可変抵抗Ｒｂ、トリミング信号発生回路１
０２の出力信号Ｔ１〜Ｔｎ（ｎ＝２m、ｍ＝正の整数）
に応じて可変抵抗Ｒｂを切換えるデコーダ１０３、モニ
タ用パッド１０４及びキャパシタＣ１〜Ｃ４により構成
されている。前記抵抗ＲａはノードＮ１とＮ２の相互間
に接続され、可変抵抗ＲｂはノードＮ２と接地間に接続
されている。各回路には外部電源電圧Ｖｅｘｔが供給さ
れている。
ング回路を示している。この回路は電源電圧を降圧しな
い不揮発性メモリに使用されるものであり、ＢＧＲ回路
１０１から出力される電圧Ｖｂｇｒ（約１．２Ｖ）に基
づきレファレンス電位Ｖｒｅｆ（＝１．５Ｖ）を生成す
る。このレファレンス電位トリミング回路は、差動増幅
器ＯＰ、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯ
Ｓトランジスタと称す）Ｐ１、抵抗Ｒａ、この抵抗Ｒａ
に接続された可変抵抗Ｒｂ、トリミング信号発生回路１
０２の出力信号Ｔ１〜Ｔｎ（ｎ＝２m、ｍ＝正の整数）
に応じて可変抵抗Ｒｂを切換えるデコーダ１０３、モニ
タ用パッド１０４及びキャパシタＣ１〜Ｃ４により構成
されている。前記抵抗ＲａはノードＮ１とＮ２の相互間
に接続され、可変抵抗ＲｂはノードＮ２と接地間に接続
されている。各回路には外部電源電圧Ｖｅｘｔが供給さ
れている。
【０００６】このような構成において、レファレンス電
位Ｖｒｅｆは（１）式に示す関係を有している。 Ｖｒｅｆ＝（Ｒａ＋Ｒｂ）・Ｖｂｇｒ／Ｒｂ （１） レファレンス電位Ｖｒｅｆをトリミングする場合、レフ
ァレンス電位Ｖｒｅｆの値をモニタ用パッド１０４から
モニタし、レファレンス電位Ｖｒｅｆが１．５Ｖとなる
よう可変抵抗Ｒｂの値を調整すればよい。抵抗Ｒｂのト
リミングはトリミング信号発生回路１０２内の図示せぬ
ヒューズを切ることによりなされる。すなわち、ヒュー
ズを切ることによりヒューズの状態が決まると、それに
応じてトリミング信号発生回路１０２から出力される信
号Ｔ１〜Ｔｎがデコーダ１０３によりデコードされる。
この結果、デコーダ１０３の出力信号Ｓ１〜Ｓｎのうち
の一つがハイレベルとなる。このハイレベルとされた出
力信号に応じて、可変抵抗Ｒｂを構成する複数のＮチャ
ネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ
と称す）のうちの一つがオンとされ、可変抵抗Ｒｂの値
が決定される。例えば信号Ｓｊがハイレベルとなってい
る場合、抵抗Ｒｂの値は（２）式に示すようになる。
位Ｖｒｅｆは（１）式に示す関係を有している。 Ｖｒｅｆ＝（Ｒａ＋Ｒｂ）・Ｖｂｇｒ／Ｒｂ （１） レファレンス電位Ｖｒｅｆをトリミングする場合、レフ
ァレンス電位Ｖｒｅｆの値をモニタ用パッド１０４から
モニタし、レファレンス電位Ｖｒｅｆが１．５Ｖとなる
よう可変抵抗Ｒｂの値を調整すればよい。抵抗Ｒｂのト
リミングはトリミング信号発生回路１０２内の図示せぬ
ヒューズを切ることによりなされる。すなわち、ヒュー
ズを切ることによりヒューズの状態が決まると、それに
応じてトリミング信号発生回路１０２から出力される信
号Ｔ１〜Ｔｎがデコーダ１０３によりデコードされる。
この結果、デコーダ１０３の出力信号Ｓ１〜Ｓｎのうち
の一つがハイレベルとなる。このハイレベルとされた出
力信号に応じて、可変抵抗Ｒｂを構成する複数のＮチャ
ネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ
と称す）のうちの一つがオンとされ、可変抵抗Ｒｂの値
が決定される。例えば信号Ｓｊがハイレベルとなってい
る場合、抵抗Ｒｂの値は（２）式に示すようになる。
【０００７】
【数１】
【０００８】
【発明が解決しようとする課題】上記従来のレファレン
ス電位トリミング回路は、次のような使い方をする場合
に問題が生じる。第１の問題は、電圧Ｖｂｇｒ＝１．２
Ｖの近傍でトリミングする場合である。この場合、抵抗
Ｒａ及び可変抵抗Ｒｂの経路を流れる電流値がトリミン
グの状態により大きく変わってしまう。これはノードＮ
１から離れた可変抵抗Ｒｂを変化されているためであ
る。電流の変化量を定量的に見るため、１．１Ｖから
１．３Ｖの範囲で変動するＢＧＲ回路１０１の出力電圧
Ｖｂｇｒから、１．５Ｖのレファレンス電位Ｖｒｅｆを
作る場合を考える。（１）式より、Ｖｂｇｒ＝１．１Ｖ
の場合、Ｖｒｅｆ＝１．５Ｖとするため、可変抵抗Ｒｂ
の値は、 Ｒｂ＝２．７５Ｒａ とする必要がある。また、ＢＧＲ回路１０１の出力電圧
Ｖｂｇｒが１．３Ｖの場合、Ｖｒｅｆ＝１．５Ｖとする
ため、可変抵抗Ｒｂの値は、 Ｒｂ＝６．５Ｒａ とする必要がある。よって、合成抵抗Ｒ＝Ｒａ＋Ｒｂは
Ｖｂｇｒ＝１．１Ｖの場合、Ｒ＝３．７５Ｒａ、Ｖｂｇ
ｒ＝１．３Ｖの場合、Ｒ＝７．５Ｒａとなる。
ス電位トリミング回路は、次のような使い方をする場合
に問題が生じる。第１の問題は、電圧Ｖｂｇｒ＝１．２
Ｖの近傍でトリミングする場合である。この場合、抵抗
Ｒａ及び可変抵抗Ｒｂの経路を流れる電流値がトリミン
グの状態により大きく変わってしまう。これはノードＮ
１から離れた可変抵抗Ｒｂを変化されているためであ
る。電流の変化量を定量的に見るため、１．１Ｖから
１．３Ｖの範囲で変動するＢＧＲ回路１０１の出力電圧
Ｖｂｇｒから、１．５Ｖのレファレンス電位Ｖｒｅｆを
作る場合を考える。（１）式より、Ｖｂｇｒ＝１．１Ｖ
の場合、Ｖｒｅｆ＝１．５Ｖとするため、可変抵抗Ｒｂ
の値は、 Ｒｂ＝２．７５Ｒａ とする必要がある。また、ＢＧＲ回路１０１の出力電圧
Ｖｂｇｒが１．３Ｖの場合、Ｖｒｅｆ＝１．５Ｖとする
ため、可変抵抗Ｒｂの値は、 Ｒｂ＝６．５Ｒａ とする必要がある。よって、合成抵抗Ｒ＝Ｒａ＋Ｒｂは
Ｖｂｇｒ＝１．１Ｖの場合、Ｒ＝３．７５Ｒａ、Ｖｂｇ
ｒ＝１．３Ｖの場合、Ｒ＝７．５Ｒａとなる。
【０００９】抵抗Ｒａ、Ｒｂの経路を流れる電流はＩ＝
Ｖｒｅｆ／Ｒである。このため、Ｖｂｇｒ＝１．１Ｖの
場合、Ｖｂｇｒ＝１．３Ｖの場合の２倍の電流が流れる
ことになる。両者の差は、ＶｂｇｒとＶｒｅｆの値が接
近している場合さらに大きくなる。この電流値が変わる
と、差動増幅器ＯＰ、ＰＭＯＳトランジスタＰ１および
抵抗から構成されるフィードバック系の応答特性が変化
する。このため、トリミング値によっては応答が速すぎ
てレファレンス電位Ｖｒｅｆの値が急激に増加したり、
あるいは逆に応答が遅すぎてレファレンス電位Ｖｒｅｆ
の上昇が鈍ることが起こり得る。また、スタンドバイ状
態からトリミング回路を動作させる場合、トリミング値
によりスタンドバイ電流が変化することとなり、これも
好ましくない。
Ｖｒｅｆ／Ｒである。このため、Ｖｂｇｒ＝１．１Ｖの
場合、Ｖｂｇｒ＝１．３Ｖの場合の２倍の電流が流れる
ことになる。両者の差は、ＶｂｇｒとＶｒｅｆの値が接
近している場合さらに大きくなる。この電流値が変わる
と、差動増幅器ＯＰ、ＰＭＯＳトランジスタＰ１および
抵抗から構成されるフィードバック系の応答特性が変化
する。このため、トリミング値によっては応答が速すぎ
てレファレンス電位Ｖｒｅｆの値が急激に増加したり、
あるいは逆に応答が遅すぎてレファレンス電位Ｖｒｅｆ
の上昇が鈍ることが起こり得る。また、スタンドバイ状
態からトリミング回路を動作させる場合、トリミング値
によりスタンドバイ電流が変化することとなり、これも
好ましくない。
【００１０】第２の問題は、電源電圧を降圧して所要の
電圧を発生する半導体記憶装置にこのトリミング回路を
適用する場合に起こる。外部電源電圧を降圧回路により
降圧して内部電源電位を発生する方式において、トリミ
ング信号発生回路１０２、デコーダ１０３を含む論理回
路の電源には全て内部電源電位が用いられる。論理回路
の電源を外部電源とすると、論理回路を構成するトラン
ジスタのホットエレクトロン耐性が悪化する。したがっ
て、図１０に示すような回路を適用する場合、図１１に
示すように、トリミング信号発生回路１０２、及びデコ
ーダ１０３に内部電源電圧Ｖｉｎｔを供給する必要があ
る。ところが、図示せぬ降圧回路はトリミング回路によ
って作られたレファレンス電位Ｖｒｅｆに基づいて内部
電源電圧を発生している。このため、電源投入時におい
ては、次のような問題が起こる。先ず、外部電源電圧が
上昇すると、これを電源とするＢＧＲ回路１０１、差動
増幅器ＯＰが動作する。しかし、この段階ではまだ内部
電源電圧が発生していない。このため、トリミング信号
発生回路１０２、及びデコーダ１０３の出力レベルは確
定していず、０Ｖに近い状態となっている。したがっ
て、レファレンス電位Ｖｒｅｆも確定しない。しかし、
降圧回路はこの不確定なレファレンス電位をもとに内部
電源電圧を発生しようとする。このため、内部電源電圧
が確定するまでに時間がかかったり、最悪の場合いつま
でたっても内部電源電圧が上昇しないという状況に陥
る。以上のような理由から、電源電圧を降圧する半導体
記憶装置に、図１１に示す回路構成を適用することがで
きない。
電圧を発生する半導体記憶装置にこのトリミング回路を
適用する場合に起こる。外部電源電圧を降圧回路により
降圧して内部電源電位を発生する方式において、トリミ
ング信号発生回路１０２、デコーダ１０３を含む論理回
路の電源には全て内部電源電位が用いられる。論理回路
の電源を外部電源とすると、論理回路を構成するトラン
ジスタのホットエレクトロン耐性が悪化する。したがっ
て、図１０に示すような回路を適用する場合、図１１に
示すように、トリミング信号発生回路１０２、及びデコ
ーダ１０３に内部電源電圧Ｖｉｎｔを供給する必要があ
る。ところが、図示せぬ降圧回路はトリミング回路によ
って作られたレファレンス電位Ｖｒｅｆに基づいて内部
電源電圧を発生している。このため、電源投入時におい
ては、次のような問題が起こる。先ず、外部電源電圧が
上昇すると、これを電源とするＢＧＲ回路１０１、差動
増幅器ＯＰが動作する。しかし、この段階ではまだ内部
電源電圧が発生していない。このため、トリミング信号
発生回路１０２、及びデコーダ１０３の出力レベルは確
定していず、０Ｖに近い状態となっている。したがっ
て、レファレンス電位Ｖｒｅｆも確定しない。しかし、
降圧回路はこの不確定なレファレンス電位をもとに内部
電源電圧を発生しようとする。このため、内部電源電圧
が確定するまでに時間がかかったり、最悪の場合いつま
でたっても内部電源電圧が上昇しないという状況に陥
る。以上のような理由から、電源電圧を降圧する半導体
記憶装置に、図１１に示す回路構成を適用することがで
きない。
【００１１】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、レファレン
ス電位のトリミングの相違による消費電流の差を少なく
することが可能であり、しかも、電源電圧を降圧する半
導体装置において、電源投入時の動作を安定化でき確実
に所要のレファレンス電位を生成することが可能な半導
体装置を提供しようとするものである。
れたものであり、その目的とするところは、レファレン
ス電位のトリミングの相違による消費電流の差を少なく
することが可能であり、しかも、電源電圧を降圧する半
導体装置において、電源投入時の動作を安定化でき確実
に所要のレファレンス電位を生成することが可能な半導
体装置を提供しようとするものである。
【００１２】
【課題を解決するための手段】本発明は、上記課題を解
決するため、外部から供給される外部電源電圧を降圧し
て内部回路に供給する内部電源電圧を生成する半導体装
置であって、レファレンス電位を発生するレファレンス
電位発生手段と、前記レファレンス電位発生手段により
発生されたレファレンス電位をトリミングするためのト
リミング信号を発生するトリミング信号発生手段と、第
１の入力端に前記レファレンス電位発生手段により発生
されたレファレンス電位が入力される差動増幅器と、電
流通路の一端に前記外部電源電圧が供給され、ゲートが
前記差動増幅器の出力端に接続され、電流通路の他端が
第１のノードに接続されたＭＯＳトランジスタと、前記
第１のノードと第２のノードの間に接続された第１の抵
抗と、前記第２のノードと接地間に接続された第２の抵
抗と、前記第１の抵抗と並列に接続され、前記トリミン
グ信号発生手投の出力信号に応じて抵抗値が変えられる
第３の抵抗とを具備し、前記第２のノードは前記差動増
幅器の第２の入力端に接続され、前記第１のノードから
トリミングされたレファレンス電位を出力する。
決するため、外部から供給される外部電源電圧を降圧し
て内部回路に供給する内部電源電圧を生成する半導体装
置であって、レファレンス電位を発生するレファレンス
電位発生手段と、前記レファレンス電位発生手段により
発生されたレファレンス電位をトリミングするためのト
リミング信号を発生するトリミング信号発生手段と、第
１の入力端に前記レファレンス電位発生手段により発生
されたレファレンス電位が入力される差動増幅器と、電
流通路の一端に前記外部電源電圧が供給され、ゲートが
前記差動増幅器の出力端に接続され、電流通路の他端が
第１のノードに接続されたＭＯＳトランジスタと、前記
第１のノードと第２のノードの間に接続された第１の抵
抗と、前記第２のノードと接地間に接続された第２の抵
抗と、前記第１の抵抗と並列に接続され、前記トリミン
グ信号発生手投の出力信号に応じて抵抗値が変えられる
第３の抵抗とを具備し、前記第２のノードは前記差動増
幅器の第２の入力端に接続され、前記第１のノードから
トリミングされたレファレンス電位を出力する。
【００１３】また、本発明は、外部から供給される外部
電源電圧を降圧して内部回路に供給する内部電源電圧を
生成する半導体装置であって、レファレンス電位を発生
するレファレンス電位発生手段と、前記レファレンス電
位発生手段により発生されたレファレンス電位をトリミ
ングするためのトリミング信号を発生するトリミング信
号発生手段と、第１の入力端に前記レファレンス電位発
生手段により発生されたレファレンス電位が入力される
差動増幅器と、電流通路の一端に前記外部電源電圧が供
給され、ゲートが前記差動増幅器の出力端に接続され、
電流通路の他端が第１のノードに接続されたＭＯＳトラ
ンジスタと、前記第１のノードと第２のノードの間に接
続された第１の抵抗と、前記第２のノードと接地間に接
続された第２の抵抗と、前記第１の抵抗と並列に接続さ
れ、前記トリミング信号発生手投の出力信号に応じて抵
抗値が変えられる第３の抵抗とを具備し、前記第１のノ
ードは前記差動増幅器の第２の入力端に接続され、前記
第２のノードからトリミングされたレファレンス電位を
出力する。
電源電圧を降圧して内部回路に供給する内部電源電圧を
生成する半導体装置であって、レファレンス電位を発生
するレファレンス電位発生手段と、前記レファレンス電
位発生手段により発生されたレファレンス電位をトリミ
ングするためのトリミング信号を発生するトリミング信
号発生手段と、第１の入力端に前記レファレンス電位発
生手段により発生されたレファレンス電位が入力される
差動増幅器と、電流通路の一端に前記外部電源電圧が供
給され、ゲートが前記差動増幅器の出力端に接続され、
電流通路の他端が第１のノードに接続されたＭＯＳトラ
ンジスタと、前記第１のノードと第２のノードの間に接
続された第１の抵抗と、前記第２のノードと接地間に接
続された第２の抵抗と、前記第１の抵抗と並列に接続さ
れ、前記トリミング信号発生手投の出力信号に応じて抵
抗値が変えられる第３の抵抗とを具備し、前記第１のノ
ードは前記差動増幅器の第２の入力端に接続され、前記
第２のノードからトリミングされたレファレンス電位を
出力する。
【００１４】さらに、本発明は、外部から供給される外
部電源電圧を降圧して内部回路に供給する内部電源電圧
を生成する半導体装置であって、レファレンス電位を発
生するレファレンス電位発生手段と、前記レファレンス
電位発生手段により発生されたレファレンス電位をトリ
ミングするためのトリミング信号を発生するトリミング
信号発生手段と、第１の入力端に前記レファレンス電位
発生手段により発生されたレファレンス電位が入力され
る差動増幅器と、電流通路の一端に前記外部電源電圧が
供給され、ゲートが前記差動増幅器の出力端に接続さ
れ、電流通路の他端が第１のノードに接続されたＭＯＳ
トランジスタと、前記第１のノードと第２のノードの間
に接続され、前記トリミング信号発生手投の出力信号に
応じて抵抗値が変えられる第１の抵抗と、前記第２のノ
ードと接地間に接続され、前記トリミング信号発生手投
の出力信号に応じて抵抗値が変えられる第２の抵抗とを
具備し、前記第１のノードは前記差動増幅器の第２の入
力端に接続され、前記第２のノードからトリミングされ
たレファレンス電位を出力し、前記第１の抵抗と前記第
２の抵抗の抵抗値の和が、前記トリミング信号発生手段
の出力信号によらずに一定である。
部電源電圧を降圧して内部回路に供給する内部電源電圧
を生成する半導体装置であって、レファレンス電位を発
生するレファレンス電位発生手段と、前記レファレンス
電位発生手段により発生されたレファレンス電位をトリ
ミングするためのトリミング信号を発生するトリミング
信号発生手段と、第１の入力端に前記レファレンス電位
発生手段により発生されたレファレンス電位が入力され
る差動増幅器と、電流通路の一端に前記外部電源電圧が
供給され、ゲートが前記差動増幅器の出力端に接続さ
れ、電流通路の他端が第１のノードに接続されたＭＯＳ
トランジスタと、前記第１のノードと第２のノードの間
に接続され、前記トリミング信号発生手投の出力信号に
応じて抵抗値が変えられる第１の抵抗と、前記第２のノ
ードと接地間に接続され、前記トリミング信号発生手投
の出力信号に応じて抵抗値が変えられる第２の抵抗とを
具備し、前記第１のノードは前記差動増幅器の第２の入
力端に接続され、前記第２のノードからトリミングされ
たレファレンス電位を出力し、前記第１の抵抗と前記第
２の抵抗の抵抗値の和が、前記トリミング信号発生手段
の出力信号によらずに一定である。
【００１５】また、本発明は、外部から供給される外部
電源電圧を降圧して内部回路に供給する内部電源電圧を
生成する半導体装置であって、レファレンス電位を発生
するレファレンス電位発生手段と、前記レファレンス電
位発生手段により発生されたレファレンス電位をトリミ
ングするためのトリミング信号を発生するトリミング信
号発生手段と、第１の入力端に前記レファレンス電位発
生手段により発生されたレファレンス電位が入力される
差動増幅器と、電流通路の一端に前記外部電源電圧が供
給され、ゲートが前記差動増幅器の出力端に接続され、
電流通路の他端が第１のノードに接続されたＭＯＳトラ
ンジスタと、前記第１のノードと第２のノードの間に接
続され、前記トリミング信号発生手投の出力信号に応じ
て抵抗値が変えられる第１の抵抗と、前記第２のノード
と接地間に接続され、前記トリミング信号発生手投の出
力信号に応じて抵抗値が変えられる第２の抵抗とを具備
し、前記第２のノードは前記差動増幅器の第２の入力端
に接続され、前記第１のノードからトリミングされたレ
ファレンス電位を出力し、前記第１の抵抗と前記第２の
抵抗の抵抗値の和が、前記トリミング信号発生手段の出
力信号によらずに一定である。
電源電圧を降圧して内部回路に供給する内部電源電圧を
生成する半導体装置であって、レファレンス電位を発生
するレファレンス電位発生手段と、前記レファレンス電
位発生手段により発生されたレファレンス電位をトリミ
ングするためのトリミング信号を発生するトリミング信
号発生手段と、第１の入力端に前記レファレンス電位発
生手段により発生されたレファレンス電位が入力される
差動増幅器と、電流通路の一端に前記外部電源電圧が供
給され、ゲートが前記差動増幅器の出力端に接続され、
電流通路の他端が第１のノードに接続されたＭＯＳトラ
ンジスタと、前記第１のノードと第２のノードの間に接
続され、前記トリミング信号発生手投の出力信号に応じ
て抵抗値が変えられる第１の抵抗と、前記第２のノード
と接地間に接続され、前記トリミング信号発生手投の出
力信号に応じて抵抗値が変えられる第２の抵抗とを具備
し、前記第２のノードは前記差動増幅器の第２の入力端
に接続され、前記第１のノードからトリミングされたレ
ファレンス電位を出力し、前記第１の抵抗と前記第２の
抵抗の抵抗値の和が、前記トリミング信号発生手段の出
力信号によらずに一定である。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図２、図３は、本発明が適
用される半導体装置の電源回路を示している。図２にお
いて、外部電源パワーオン検知回路２１には、外部電源
電圧Ｖｅｘｔが供給されている。この外部電源パワーオ
ン検知回路２１は、外部電源電圧を検出し、信号ＬＶｃ
ｃｎを出力する。この信号ＬＶｃｃｎは外部電源電圧Ｖ
ｅｘｔが所定のレベル以下の場合ローレベルとされ、電
源が投入され外部電源電圧Ｖｅｘｔが所定のレベル以上
となるとハイレベルとなる。
て図面を参照して説明する。図２、図３は、本発明が適
用される半導体装置の電源回路を示している。図２にお
いて、外部電源パワーオン検知回路２１には、外部電源
電圧Ｖｅｘｔが供給されている。この外部電源パワーオ
ン検知回路２１は、外部電源電圧を検出し、信号ＬＶｃ
ｃｎを出力する。この信号ＬＶｃｃｎは外部電源電圧Ｖ
ｅｘｔが所定のレベル以下の場合ローレベルとされ、電
源が投入され外部電源電圧Ｖｅｘｔが所定のレベル以上
となるとハイレベルとなる。
【００１７】また、内部電源パワーオン検知回路２２に
は、後述する降圧回路により生成された内部電源電圧Ｖ
ｉｎｔが供給されている。この内部電源パワーオン検知
回路２２は内部電源電圧Ｖｉｎｔのレベルに応じて信号
ＬＶｄｄを出力する。内部電源電圧Ｖｉｎｔが所定のレ
ベル以下の場合、前記信号ＬＶｄｄはローレベルであ
り、内部電源電圧Ｖｉｎｔが所定のレベル以上となると
信号ＬＶｄｄはハイレベルとなる。この信号ＬＶｄｄ及
び外部電源パワーオン検知回路２１から出力される信号
ＬＶｃｃｎはナンド回路２３に供給される。このナンド
回路２３の出力端にはインバータ回路２４が接続されて
いる。これらナンド回路２３、インバータ回路２４には
前記内部電源電圧Ｖｉｎｔが供給されている。このイン
バータ回路２４の出力端より信号ＬＶｄｄｎが出力され
る。この信号ＬＶｄｄｎは外部電源電圧Ｖｅｘｔ及び内
部電源電圧Ｖｉｎｔが所定のレベル以下の場合、及び外
部電源電圧Ｖｅｘｔが所定のレベル以上となり、内部電
源電圧Ｖｉｎｔが所定にレベル以下の場合、信号ＬＶｃ
ｃｎ、ＬＶｄｄに応じてローレベルとなっている。さら
に、内部電源電圧Ｖｉｎｔが所定のレベル以上となる
と、信号ＬＶｄｄｎはハイレベルとなる。
は、後述する降圧回路により生成された内部電源電圧Ｖ
ｉｎｔが供給されている。この内部電源パワーオン検知
回路２２は内部電源電圧Ｖｉｎｔのレベルに応じて信号
ＬＶｄｄを出力する。内部電源電圧Ｖｉｎｔが所定のレ
ベル以下の場合、前記信号ＬＶｄｄはローレベルであ
り、内部電源電圧Ｖｉｎｔが所定のレベル以上となると
信号ＬＶｄｄはハイレベルとなる。この信号ＬＶｄｄ及
び外部電源パワーオン検知回路２１から出力される信号
ＬＶｃｃｎはナンド回路２３に供給される。このナンド
回路２３の出力端にはインバータ回路２４が接続されて
いる。これらナンド回路２３、インバータ回路２４には
前記内部電源電圧Ｖｉｎｔが供給されている。このイン
バータ回路２４の出力端より信号ＬＶｄｄｎが出力され
る。この信号ＬＶｄｄｎは外部電源電圧Ｖｅｘｔ及び内
部電源電圧Ｖｉｎｔが所定のレベル以下の場合、及び外
部電源電圧Ｖｅｘｔが所定のレベル以上となり、内部電
源電圧Ｖｉｎｔが所定にレベル以下の場合、信号ＬＶｃ
ｃｎ、ＬＶｄｄに応じてローレベルとなっている。さら
に、内部電源電圧Ｖｉｎｔが所定のレベル以上となる
と、信号ＬＶｄｄｎはハイレベルとなる。
【００１８】図３において、ＢＧＲ回路１１を含むレフ
ァレンス電位トリミング回路３１には外部電源電圧Ｖｅ
ｘｔが供給されている。このレファレンス電位トリミン
グ回路３１には、前記外部電源パワーオン検知回路２１
より前記信号ＬＶｃｃｎが供給されている。このレファ
レンス電位トリミング回路３１から出力されるレファレ
ンス電圧Ｖｒｅｆは降圧回路３２、及び昇圧回路３３に
供給される。降圧回路３２はレファレンス電圧Ｖｒｅｆ
に基づいて外部電源電圧Ｖｅｘｔを降圧し、前記内部電
源電圧Ｖｉｎｔを生成する。前記昇圧回路３３はレファ
レンス電圧Ｖｒｅｆに基づいて外部電源電圧Ｖｅｘｔを
昇圧し、所定の電圧を生成する。
ァレンス電位トリミング回路３１には外部電源電圧Ｖｅ
ｘｔが供給されている。このレファレンス電位トリミン
グ回路３１には、前記外部電源パワーオン検知回路２１
より前記信号ＬＶｃｃｎが供給されている。このレファ
レンス電位トリミング回路３１から出力されるレファレ
ンス電圧Ｖｒｅｆは降圧回路３２、及び昇圧回路３３に
供給される。降圧回路３２はレファレンス電圧Ｖｒｅｆ
に基づいて外部電源電圧Ｖｅｘｔを降圧し、前記内部電
源電圧Ｖｉｎｔを生成する。前記昇圧回路３３はレファ
レンス電圧Ｖｒｅｆに基づいて外部電源電圧Ｖｅｘｔを
昇圧し、所定の電圧を生成する。
【００１９】トリミング信号を発生するトリミング信号
発生回路３４には前記降圧回路３２により生成された内
部電源電圧Ｖｉｎｔが供給されている。このトリミング
信号発生回路３４には、前記信号ＬＶｄｄｎが供給され
ている。このトリミング信号発生回路３４は信号ＬＶｄ
ｄｎに応じて内部電源電圧Ｖｉｎｔレベルのトリミング
信号を発生する。このトリミング信号はデコーダ３５に
よりデコードされる。このデコードされたトリミング信
号Ｓ１、Ｓ２…Ｓｎは、レベルシフタ３６に供給され
る。このレベルシフタ３６は各トリミング信号のレベル
を内部電源電圧Ｖｉｎｔから外部電源電圧Ｖｅｘｔにシ
フトする。このレベルシフタ３６によりレベルが変換さ
れたトリミング信号Ｓ１〜Ｓｎは前記レファレンス電位
トリミング回路３１に供給される。なお、前記トリミン
グ信号発生回路３４は、例えば図示せぬヒューズ又はコ
マンドに応じてトリミング信号を発生するように構成さ
れている。
発生回路３４には前記降圧回路３２により生成された内
部電源電圧Ｖｉｎｔが供給されている。このトリミング
信号発生回路３４には、前記信号ＬＶｄｄｎが供給され
ている。このトリミング信号発生回路３４は信号ＬＶｄ
ｄｎに応じて内部電源電圧Ｖｉｎｔレベルのトリミング
信号を発生する。このトリミング信号はデコーダ３５に
よりデコードされる。このデコードされたトリミング信
号Ｓ１、Ｓ２…Ｓｎは、レベルシフタ３６に供給され
る。このレベルシフタ３６は各トリミング信号のレベル
を内部電源電圧Ｖｉｎｔから外部電源電圧Ｖｅｘｔにシ
フトする。このレベルシフタ３６によりレベルが変換さ
れたトリミング信号Ｓ１〜Ｓｎは前記レファレンス電位
トリミング回路３１に供給される。なお、前記トリミン
グ信号発生回路３４は、例えば図示せぬヒューズ又はコ
マンドに応じてトリミング信号を発生するように構成さ
れている。
【００２０】図４は、前記レベルシフタ３６の回路構成
の一例を示している。このレベルシフタ３６は外部電源
電圧Ｖｅｘｔにより駆動されるＰＭＯＳトランジスタ３
６ａ、３６ｂ、内部電源電圧Ｖｉｎｔにより駆動される
ＮＭＯＳトランジスタ３６ｃ、３６ｄ、及びインバータ
回路３６ｅにより構成されている。この回路は例えばト
リミング信号の数と同数個設けられ、各トリミング信号
をレベルシフト可能とされている。
の一例を示している。このレベルシフタ３６は外部電源
電圧Ｖｅｘｔにより駆動されるＰＭＯＳトランジスタ３
６ａ、３６ｂ、内部電源電圧Ｖｉｎｔにより駆動される
ＮＭＯＳトランジスタ３６ｃ、３６ｄ、及びインバータ
回路３６ｅにより構成されている。この回路は例えばト
リミング信号の数と同数個設けられ、各トリミング信号
をレベルシフト可能とされている。
【００２１】図１は、本発明の第１の実施の形態に係わ
り、前記レファレンス電位トリミング回路の構成を示し
ている。ＢＧＲ回路１１には、外部電源電圧Ｖｅｘｔが
供給される電源端子１２からローパスフィルタＬＰＦを
介して外部電源電圧Ｖｅｘｔが供給される。前記ローパ
スフィルタＬＰＦは抵抗Ｒ３１、キャパシタＣ１により
構成されている。前記ＢＧＲ回路１１の出力端はキャパ
シタＣ２を介して接地されるとともに、差動増幅器ＯＰ
の反転入力端に接続されている。この差動増幅器ＯＰの
非反転入力端はキャパシタＣ３を介して接地され、出力
端はＰＭＯＳトランジスタＰ１のゲートに接続されてい
る。このＰＭＯＳトランジスタＰ１のソースは前記ロー
パスフィルタＬＰＦの出力ノードＮ３に接続され、ゲー
トとドレインはキャパシタＣ５を介して接続されてい
る。このＰＭＯＳトランジスタＰ１には、ＰＭＯＳトラ
ンジスタＰ２が並列接続されている。このＰＭＯＳトラ
ンジスタＰ２のゲートには前記外部電源パワーオン検知
回路２１から出力される信号ＬＶｃｃｎが供給されてい
る。
り、前記レファレンス電位トリミング回路の構成を示し
ている。ＢＧＲ回路１１には、外部電源電圧Ｖｅｘｔが
供給される電源端子１２からローパスフィルタＬＰＦを
介して外部電源電圧Ｖｅｘｔが供給される。前記ローパ
スフィルタＬＰＦは抵抗Ｒ３１、キャパシタＣ１により
構成されている。前記ＢＧＲ回路１１の出力端はキャパ
シタＣ２を介して接地されるとともに、差動増幅器ＯＰ
の反転入力端に接続されている。この差動増幅器ＯＰの
非反転入力端はキャパシタＣ３を介して接地され、出力
端はＰＭＯＳトランジスタＰ１のゲートに接続されてい
る。このＰＭＯＳトランジスタＰ１のソースは前記ロー
パスフィルタＬＰＦの出力ノードＮ３に接続され、ゲー
トとドレインはキャパシタＣ５を介して接続されてい
る。このＰＭＯＳトランジスタＰ１には、ＰＭＯＳトラ
ンジスタＰ２が並列接続されている。このＰＭＯＳトラ
ンジスタＰ２のゲートには前記外部電源パワーオン検知
回路２１から出力される信号ＬＶｃｃｎが供給されてい
る。
【００２２】前記ＰＭＯＳトランジスタＰ１のドレイン
（ノードＮ１）は、可変抵抗Ｒａ、抵抗Ｒｂを介して接
地され、これら可変抵抗Ｒａと抵抗Ｒｂの接続ノードＮ
２は前記差動増幅器ＯＰの非反転入力端に接続されてい
る。前記可変抵抗Ｒａには前記レベルシフタ３６から出
力されるトリミング信号Ｓ１、Ｓ２〜Ｓｎが供給され
る。さらに、前記可変抵抗Ｒａには抵抗Ｒａｆが並列接
続されている。前記接続ノードＮ１よりレファレンス電
圧Ｖｒｅｆが出力される。この接続ノードＮ１と接地間
にはキャパシタＣ４が接続され、さらに、接続ノードＮ
１には電圧をモニタするためのモニタ用パッド１３が接
続されている。
（ノードＮ１）は、可変抵抗Ｒａ、抵抗Ｒｂを介して接
地され、これら可変抵抗Ｒａと抵抗Ｒｂの接続ノードＮ
２は前記差動増幅器ＯＰの非反転入力端に接続されてい
る。前記可変抵抗Ｒａには前記レベルシフタ３６から出
力されるトリミング信号Ｓ１、Ｓ２〜Ｓｎが供給され
る。さらに、前記可変抵抗Ｒａには抵抗Ｒａｆが並列接
続されている。前記接続ノードＮ１よりレファレンス電
圧Ｖｒｅｆが出力される。この接続ノードＮ１と接地間
にはキャパシタＣ４が接続され、さらに、接続ノードＮ
１には電圧をモニタするためのモニタ用パッド１３が接
続されている。
【００２３】前記キャパシタＣ１…Ｃ４は電圧安定化用
の容量であり、キャパシタＣ５は位相補償用の容量であ
る。第１の実施の形態に示すトリミング回路は、ＢＧＲ
回路１１から出力される電圧Ｖｂｇｒ、例えば約１．２
Ｖからそれより高いレファレンス電圧Ｖｒｅｆ、例えば
１．５Ｖを生成する。図１０、図１１に示す従来例との
主な違いは、ノードＮ１とＮ２との間に可変抵抗Ｒａが
接続されていること、この可変抵抗Ｒａと並列に抵抗Ｒ
ａｆが接続されていることである。
の容量であり、キャパシタＣ５は位相補償用の容量であ
る。第１の実施の形態に示すトリミング回路は、ＢＧＲ
回路１１から出力される電圧Ｖｂｇｒ、例えば約１．２
Ｖからそれより高いレファレンス電圧Ｖｒｅｆ、例えば
１．５Ｖを生成する。図１０、図１１に示す従来例との
主な違いは、ノードＮ１とＮ２との間に可変抵抗Ｒａが
接続されていること、この可変抵抗Ｒａと並列に抵抗Ｒ
ａｆが接続されていることである。
【００２４】図５（ａ）は、上記可変抵抗Ｒｂの一例を
示している。この可変抵抗Ｒａは、抵抗Ｒ１とＮＭＯＳ
トランジスタＮ１の直列回路、抵抗Ｒ２とＮＭＯＳトラ
ンジスタＮ２の直列回路…抵抗ＲｎとＮＭＯＳトランジ
スタＮｎの直列回路が互いに並列接続されている。各Ｎ
ＭＯＳトランジスタＮ１、Ｎ２…Ｎｎのゲートには、前
記レベルシフタ３６から出力されるトリミング信号Ｓ
１、Ｓ２…Ｓｎが供給される。
示している。この可変抵抗Ｒａは、抵抗Ｒ１とＮＭＯＳ
トランジスタＮ１の直列回路、抵抗Ｒ２とＮＭＯＳトラ
ンジスタＮ２の直列回路…抵抗ＲｎとＮＭＯＳトランジ
スタＮｎの直列回路が互いに並列接続されている。各Ｎ
ＭＯＳトランジスタＮ１、Ｎ２…Ｎｎのゲートには、前
記レベルシフタ３６から出力されるトリミング信号Ｓ
１、Ｓ２…Ｓｎが供給される。
【００２５】図５（ｂ）は、上記可変抵抗Ｒａの他の例
を示している。この可変抵抗Ｒａは、図１０、図１１に
示す回路と同様であり、直列接続された抵抗Ｒ１、Ｒ２
…Ｒｎの各接続ノードと接地間にＮＭＯＳトランジスタ
Ｎ１、Ｎ２…Ｎｎが並列接続され、各ＮＭＯＳトランジ
スタＮ１、Ｎ２…Ｎｎのゲートには、前記レベルシフタ
３６から出力されるトリミング信号Ｓ１、Ｓ２…Ｓｎが
供給される。
を示している。この可変抵抗Ｒａは、図１０、図１１に
示す回路と同様であり、直列接続された抵抗Ｒ１、Ｒ２
…Ｒｎの各接続ノードと接地間にＮＭＯＳトランジスタ
Ｎ１、Ｎ２…Ｎｎが並列接続され、各ＮＭＯＳトランジ
スタＮ１、Ｎ２…Ｎｎのゲートには、前記レベルシフタ
３６から出力されるトリミング信号Ｓ１、Ｓ２…Ｓｎが
供給される。
【００２６】第１の実施の形態によれば、（１）式中の
抵抗Ｒａをトリミングしている。このため、トリミング
信号の違いによる電流値の変動が小さくて済む。例えば
前述したように、電圧１．１Ｖから１．３Ｖの範囲で変
動する電圧Ｖｂｇｒから、１．５Ｖのレファレンス電圧
Ｖｒｅｆを生成する場合を考えると、電圧Ｖｂｇｒ＝
１．１ＶのときＲ＝１．３６Ｒｂ、電圧Ｖｂｇｒ＝１．
３ＶのときＲ＝１．１５Ｒｂであるため、両者の電流値
の違いは１８％となり、従来例に比べ小さい。但し、こ
のようにノードＮ１、Ｎ２間の抵抗を可変とする場合、
図５（ａ）もしくは図５（ｂ）中のＮＭＯＳトランジス
タにより転送電位が閾値電圧分低下しないように注意す
る必要がある。第１の実施の形態では、この閾値電圧の
低下を回避するため、トリミング信号発生回路３４から
出力される信号のレベルをレベルシフタ３６によりシフ
トし、ハイレベルを外部電源電位Ｖｅｘｔとしている。
このため、ＮＭＯＳトランジスタにおける閾値電圧の低
下を防止できる。
抵抗Ｒａをトリミングしている。このため、トリミング
信号の違いによる電流値の変動が小さくて済む。例えば
前述したように、電圧１．１Ｖから１．３Ｖの範囲で変
動する電圧Ｖｂｇｒから、１．５Ｖのレファレンス電圧
Ｖｒｅｆを生成する場合を考えると、電圧Ｖｂｇｒ＝
１．１ＶのときＲ＝１．３６Ｒｂ、電圧Ｖｂｇｒ＝１．
３ＶのときＲ＝１．１５Ｒｂであるため、両者の電流値
の違いは１８％となり、従来例に比べ小さい。但し、こ
のようにノードＮ１、Ｎ２間の抵抗を可変とする場合、
図５（ａ）もしくは図５（ｂ）中のＮＭＯＳトランジス
タにより転送電位が閾値電圧分低下しないように注意す
る必要がある。第１の実施の形態では、この閾値電圧の
低下を回避するため、トリミング信号発生回路３４から
出力される信号のレベルをレベルシフタ３６によりシフ
トし、ハイレベルを外部電源電位Ｖｅｘｔとしている。
このため、ＮＭＯＳトランジスタにおける閾値電圧の低
下を防止できる。
【００２７】次に、第１の実施の形態における電源投入
時の動作について、図１、図２、図３を用いて説明す
る。先ず、外部電源電圧Ｖｅｘｔが上昇し、このレベル
が外部電源パワーオン検知回路２１の検知レベル以上に
なると、その出力信号ＬＶｃｃｎがローレベルからハイ
レベルへと変化する。図１に示すＰＭＯＳトランジスタ
Ｐ２は信号ＬＶｃｃｎがローレベルからハイレベルへと
変化するに伴い、オンからオフとなる。信号ＬＶｃｃｎ
の上記変化に伴い、ＢＧＲ回路１１がスタートアップ
し、電圧Ｖｂｇｒが確定する。この時点では、まだ内部
電源電位Ｖｉｎｔは発生していず、図１に示すトリミン
グ信号Ｓ１、Ｓ２…Ｓｎも確定していない。しかし、可
変抵抗Ｒｂと並列に接続された抵抗Ｒａｆとにより、レ
ファレンス電圧Ｖｒｅｆは式（３）に示すようになる。
時の動作について、図１、図２、図３を用いて説明す
る。先ず、外部電源電圧Ｖｅｘｔが上昇し、このレベル
が外部電源パワーオン検知回路２１の検知レベル以上に
なると、その出力信号ＬＶｃｃｎがローレベルからハイ
レベルへと変化する。図１に示すＰＭＯＳトランジスタ
Ｐ２は信号ＬＶｃｃｎがローレベルからハイレベルへと
変化するに伴い、オンからオフとなる。信号ＬＶｃｃｎ
の上記変化に伴い、ＢＧＲ回路１１がスタートアップ
し、電圧Ｖｂｇｒが確定する。この時点では、まだ内部
電源電位Ｖｉｎｔは発生していず、図１に示すトリミン
グ信号Ｓ１、Ｓ２…Ｓｎも確定していない。しかし、可
変抵抗Ｒｂと並列に接続された抵抗Ｒａｆとにより、レ
ファレンス電圧Ｖｒｅｆは式（３）に示すようになる。
【００２８】
Ｖｒｅｆ＝（Ｒａｆ＋Ｒｂ）Ｖｂｇｒ／Ｒｂ （３）
この暫定的なレファレンス電圧（Ｖｒｅｆｐと呼ぶこと
にする）と最終的なレファレンス電圧Ｖｒｅｆとの差
は、Ｒａｆと可変抵抗Ｒｂとの配分を調節することによ
り小さくできる。降圧回路３２は暫定的なレファレンス
電圧Ｖｒｅｆｐに基づいて内部電源電圧を生成する。内
部電源電圧が内部電源パワーオン検知回路２２の検知レ
ベル以上になると、その出力信号ＬＶｄｄｎがローレベ
ルからハイレベルへと変化する。この信号ＬＶｄｄｎに
よりトリミング信号発生回路３４の出力が確定し、トリ
ミング信号がデコーダ３５、レベルシフタ３６を経てレ
ファレンス電位トリミング回路３１に入力される。この
結果、レファレンス電位トリミング回路３１は暫定的な
レファレンス電圧Ｖｒｅｆｐの値を補正し、最終的なレ
ファレンス電圧Ｖｒｅｆを出力する。
にする）と最終的なレファレンス電圧Ｖｒｅｆとの差
は、Ｒａｆと可変抵抗Ｒｂとの配分を調節することによ
り小さくできる。降圧回路３２は暫定的なレファレンス
電圧Ｖｒｅｆｐに基づいて内部電源電圧を生成する。内
部電源電圧が内部電源パワーオン検知回路２２の検知レ
ベル以上になると、その出力信号ＬＶｄｄｎがローレベ
ルからハイレベルへと変化する。この信号ＬＶｄｄｎに
よりトリミング信号発生回路３４の出力が確定し、トリ
ミング信号がデコーダ３５、レベルシフタ３６を経てレ
ファレンス電位トリミング回路３１に入力される。この
結果、レファレンス電位トリミング回路３１は暫定的な
レファレンス電圧Ｖｒｅｆｐの値を補正し、最終的なレ
ファレンス電圧Ｖｒｅｆを出力する。
【００２９】上記第１の実施の形態によれば、ノードＮ
１とＮ２の相互間に可変抵抗Ｒａを配置している。この
ため、基準となるレファレンス電位の相違に応じて可変
抵抗の値を変えた場合においても、消費電流の差を少な
くすることができる。
１とＮ２の相互間に可変抵抗Ｒａを配置している。この
ため、基準となるレファレンス電位の相違に応じて可変
抵抗の値を変えた場合においても、消費電流の差を少な
くすることができる。
【００３０】しかも、内部電源電圧が出ていない間も暫
定的なレファレンス電圧Ｖｒｅｆｐを出力している。こ
のため、電源が投入されてから内部電源電圧及びレファ
レンス電圧の最終値が確定するまでの動作を安定化でき
る。
定的なレファレンス電圧Ｖｒｅｆｐを出力している。こ
のため、電源が投入されてから内部電源電圧及びレファ
レンス電圧の最終値が確定するまでの動作を安定化でき
る。
【００３１】次に、本発明の第２の実施の形態について
説明する。第１の実施の形態では、図１に示す回路を用
いてレファレンス電位Ｖｒｅｆの値をＶｂｇｒよりも大
きくする場合について説明した。これに対して、第２の
実施の形態は、レファレンス電位Ｖｒｅｆの値をＶｂｇ
ｒよりも小さい、例えばＶｒｅｆ＝１．０Ｖを発生する
場合について示している。
説明する。第１の実施の形態では、図１に示す回路を用
いてレファレンス電位Ｖｒｅｆの値をＶｂｇｒよりも大
きくする場合について説明した。これに対して、第２の
実施の形態は、レファレンス電位Ｖｒｅｆの値をＶｂｇ
ｒよりも小さい、例えばＶｒｅｆ＝１．０Ｖを発生する
場合について示している。
【００３２】図６は、第２の実施の形態を示すものであ
り、図１と同一部分には同一符号を付し、異なる部分に
ついてのみ説明する。図６において、図１と相違するの
は、ノードＮ１とＮ２の接続関係が変わっている点であ
る。すなわち、ノードＮ１にキャパシタＣ３が接続さ
れ、ノードＮ２にキャパシタＣ４とモニタ用パッド１３
が接続されている。レファレンス電圧Ｖｒｅｆはノード
Ｎ２から出力される。図６に示す回路の動作は図1 の場
合と同様である。
り、図１と同一部分には同一符号を付し、異なる部分に
ついてのみ説明する。図６において、図１と相違するの
は、ノードＮ１とＮ２の接続関係が変わっている点であ
る。すなわち、ノードＮ１にキャパシタＣ３が接続さ
れ、ノードＮ２にキャパシタＣ４とモニタ用パッド１３
が接続されている。レファレンス電圧Ｖｒｅｆはノード
Ｎ２から出力される。図６に示す回路の動作は図1 の場
合と同様である。
【００３３】このような構成とすれば、ＢＧＲ回路１１
の出力電圧Ｖｂｇｒよりも低いレファレンス電圧Ｖｒｅ
ｆを生成できる。図７は、本発明の第３の実施の形態を
示しており、図６と同一部分には同一符号を付し異なる
部分についてのみ説明する。この実施の形態において、
ノードＮ１とＮ２の相互間には、第１の可変抵抗ＶＲ１
を構成するｎ個の抵抗Ｒ１１…Ｒ１ｎとｎ個のＮＭＯＳ
トランジスタＮ１１…Ｎ１ｎの直列回路が並列接続され
ている。ＮＭＯＳトランジスタＮ１１…Ｎ１ｎの各ゲー
トにはトリミング信号Ｓ１…Ｓｎが供給されている。ま
た、ノードＮ２と接地間には、第２の可変抵抗ＶＲ２を
構成するｎ個の抵抗Ｒ２１…Ｒ２ｎとｎ個のＮＭＯＳト
ランジスタＮ２１…Ｎ２１ｎの直列回路が並列接続され
ている。ＮＭＯＳトランジスタＮ２１…Ｎ２ｎの各ゲー
トにはトリミング信号Ｓ１…Ｓｎが供給されている。
の出力電圧Ｖｂｇｒよりも低いレファレンス電圧Ｖｒｅ
ｆを生成できる。図７は、本発明の第３の実施の形態を
示しており、図６と同一部分には同一符号を付し異なる
部分についてのみ説明する。この実施の形態において、
ノードＮ１とＮ２の相互間には、第１の可変抵抗ＶＲ１
を構成するｎ個の抵抗Ｒ１１…Ｒ１ｎとｎ個のＮＭＯＳ
トランジスタＮ１１…Ｎ１ｎの直列回路が並列接続され
ている。ＮＭＯＳトランジスタＮ１１…Ｎ１ｎの各ゲー
トにはトリミング信号Ｓ１…Ｓｎが供給されている。ま
た、ノードＮ２と接地間には、第２の可変抵抗ＶＲ２を
構成するｎ個の抵抗Ｒ２１…Ｒ２ｎとｎ個のＮＭＯＳト
ランジスタＮ２１…Ｎ２１ｎの直列回路が並列接続され
ている。ＮＭＯＳトランジスタＮ２１…Ｎ２ｎの各ゲー
トにはトリミング信号Ｓ１…Ｓｎが供給されている。
【００３４】第３の実施の形態によれば、第１の可変抵
抗ＶＲ１と抵抗Ｒａｆとの合成抵抗、第２の可変抵抗Ｖ
Ｒ２と抵抗Ｒｂとの合成抵抗の和が一定となるように可
変抵抗の値を決定することにより、トリミングの違いに
よる消費電流の違いを除去することができる。すなわ
ち、次式が成立するように合成抵抗を定めることによ
り、異なるトリミング時における消費電流を等しくする
ことができる。
抗ＶＲ１と抵抗Ｒａｆとの合成抵抗、第２の可変抵抗Ｖ
Ｒ２と抵抗Ｒｂとの合成抵抗の和が一定となるように可
変抵抗の値を決定することにより、トリミングの違いに
よる消費電流の違いを除去することができる。すなわ
ち、次式が成立するように合成抵抗を定めることによ
り、異なるトリミング時における消費電流を等しくする
ことができる。
【００３５】Ｒ１ｊ・Ｒａｆ／（Ｒ１ｊ＋Ｒａｆ）＋Ｒ
２ｊ・Ｒｂ／（Ｒ２ｊ＋Ｒｂ）＝一定 （ｊ＝１…ｎ） 図８は、本発明の第４の実施の形態を示している。第４
の実施の形態は、図１に示す回路に図７に示す第１の可
変抵抗ＶＲ１と、第２の可変抵抗ＶＲ２を組合わせたも
のであり、図１、図７と同一部分には同一符号を付し、
説明は省略する。このような構成としても第３の実施の
形態と同様の効果を得ることができる。
２ｊ・Ｒｂ／（Ｒ２ｊ＋Ｒｂ）＝一定 （ｊ＝１…ｎ） 図８は、本発明の第４の実施の形態を示している。第４
の実施の形態は、図１に示す回路に図７に示す第１の可
変抵抗ＶＲ１と、第２の可変抵抗ＶＲ２を組合わせたも
のであり、図１、図７と同一部分には同一符号を付し、
説明は省略する。このような構成としても第３の実施の
形態と同様の効果を得ることができる。
【００３６】図９は、本発明の第５の実施の形態を示し
ており、図７に示す構成を電源電圧を降圧しない方式の
半導体装置に適用した場合を示している。この場合、第
１の可変抵抗ＶＲ１と第２の可変抵抗ＶＲ２の抵抗値を
構成する抵抗を Ｒ１ｊ＋Ｒ２ｊ＝一定 （ｊ＝１…ｎ） となるようにすればよい。この発明は上記実施例に限定
されるものではなく、発明の要旨を変えない範囲で種々
変形実施可能なことは勿論である。
ており、図７に示す構成を電源電圧を降圧しない方式の
半導体装置に適用した場合を示している。この場合、第
１の可変抵抗ＶＲ１と第２の可変抵抗ＶＲ２の抵抗値を
構成する抵抗を Ｒ１ｊ＋Ｒ２ｊ＝一定 （ｊ＝１…ｎ） となるようにすればよい。この発明は上記実施例に限定
されるものではなく、発明の要旨を変えない範囲で種々
変形実施可能なことは勿論である。
【００３７】
【発明の効果】以上、詳述したようにこの発明によれ
ば、レファレンス電位のトリミングの相違による消費電
流の差を少なくすることが可能であり、しかも、電源電
圧を降圧する半導体装置において、電源投入時の動作を
安定化でき確実に所要のレファレンス電位を生成するこ
とが可能な半導体装置を提供できる。
ば、レファレンス電位のトリミングの相違による消費電
流の差を少なくすることが可能であり、しかも、電源電
圧を降圧する半導体装置において、電源投入時の動作を
安定化でき確実に所要のレファレンス電位を生成するこ
とが可能な半導体装置を提供できる。
【図１】本発明の第１の実施の形態を示す回路図。
【図２】本発明が適用される半導体装置の電源回路を示
す構成図。
す構成図。
【図３】本発明が適用される半導体装置の電源回路を示
す構成図。
す構成図。
【図４】図３に示すレベルシフタの一例を示す回路図。
【図５】図５（ａ）、図５（ｂ）はそれぞれ図１に示す
可変抵抗の例を示す回路図。
可変抵抗の例を示す回路図。
【図６】本発明の第２の実施の形態を示す回路図。
【図７】本発明の第３の実施の形態を示す回路図。
【図８】本発明の第４の実施の形態を示す回路図。
【図９】本発明の第５の実施の形態を示す回路図。
【図１０】従来のレファレンス電位トリミング回路を示
す回路図。
す回路図。
【図１１】従来のレファレンス電位トリミング回路の他
の例を示す回路図。
の例を示す回路図。
１１…ＢＧＲ回路、
ＯＰ…差動増幅器、
Ｐ１…ＰＭＯＳトランジスタ、
Ｒａｆ、Ｒｂ…抵抗、
Ｒａ、ＶＲ１、ＶＲ２…可変抵抗、
２１…外部電源パワーオン検知回路、
２２…内部電源パワーオン検知回路、
３１…レファレンス電位トリミング回路、
３２…降圧回路、
３３…昇圧回路、
３４…トリミング信号発生回路、
３６…レベルシフタ、
Ｖｅｘｔ…外部電源電圧、
Ｖｉｎｔ…内部電源電圧。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/04
H01L 21/822
Claims (6)
- 【請求項１】 外部から供給される外部電源電圧を降圧
して内部回路に供給する内部電源電圧を生成する半導体
装置であって、 レファレンス電位を発生するレファレンス電位発生手段
と、 前記レファレンス電位発生手段により発生されたレファ
レンス電位をトリミングするためのトリミング信号を発
生するトリミング信号発生手段と、 第１の入力端に前記レファレンス電位発生手段により発
生されたレファレンス電位が入力される差動増幅器と、 電流通路の一端に前記外部電源電圧が供給され、ゲート
が前記差動増幅器の出力端に接続され、電流通路の他端
が第１のノードに接続されたＭＯＳトランジスタと、 前記第１のノードと第２のノードの間に接続された第１
の抵抗と、 前記第２のノードと接地間に接続された第２の抵抗と、 前記第１の抵抗と並列に接続され、前記トリミング信号
発生手投の出力信号に応じて抵抗値が変えられる第３の
抵抗とを具備し、 前記第２のノードは前記差動増幅器の第２の入力端に接
続され、前記第１のノードからトリミングされたレファ
レンス電位を出力することを特徴とする半導体装置。 - 【請求項２】 外部から供給される外部電源電圧を降圧
して内部回路に供給する内部電源電圧を生成する半導体
装置であって、 レファレンス電位を発生するレファレンス電位発生手段
と、 前記レファレンス電位発生手段により発生されたレファ
レンス電位をトリミングするためのトリミング信号を発
生するトリミング信号発生手段と、 第１の入力端に前記レファレンス電位発生手段により発
生されたレファレンス電位が入力される差動増幅器と、 電流通路の一端に前記外部電源電圧が供給され、ゲート
が前記差動増幅器の出力端に接続され、電流通路の他端
が第１のノードに接続されたＭＯＳトランジスタと、 前記第１のノードと第２のノードの間に接続された第１
の抵抗と、 前記第２のノードと接地間に接続された第２の抵抗と、 前記第１の抵抗と並列に接続され、前記トリミング信号
発生手投の出力信号に応じて抵抗値が変えられる第３の
抵抗とを具備し、 前記第１のノードは前記差動増幅器の第２の入力端に接
続され、前記第２のノードからトリミングされたレファ
レンス電位を出力することを特徴とする半導体装置。 - 【請求項３】 前記第２の抵抗と並列に接続され、前記
トリミング信号発生手投の出力信号に応じて抵抗値が変
えられる第４の抵抗とを具備することを特徴とする請求
項１又は２記載の半導体装置。 - 【請求項４】 外部から供給される外部電源電圧を降圧
して内部回路に供給する内部電源電圧を生成する半導体
装置であって、 レファレンス電位を発生するレファレンス電位発生手段
と、 前記レファレンス電位発生手段により発生されたレファ
レンス電位をトリミングするためのトリミング信号を発
生するトリミング信号発生手段と、 第１の入力端に前記レファレンス電位発生手段により発
生されたレファレンス電位が入力される差動増幅器と、 電流通路の一端に前記外部電源電圧が供給され、ゲート
が前記差動増幅器の出力端に接続され、電流通路の他端
が第１のノードに接続されたＭＯＳトランジスタと、 前記第１のノードと第２のノードの間に接続され、前記
トリミング信号発生手投の出力信号に応じて抵抗値が変
えられる第１の抵抗と、 前記第２のノードと接地間に接続され、前記トリミング
信号発生手投の出力信号に応じて抵抗値が変えられる第
２の抵抗とを具備し、 前記第１のノードは前記差動増幅器の第２の入力端に接
続され、前記第２のノードからトリミングされたレファ
レンス電位を出力し、前記第１の抵抗と前記第２の抵抗
の抵抗値の和が、前記トリミング信号発生手段の出力信
号によらずに一定であることを特徴とする半導体装置。 - 【請求項５】 外部から供給される外部電源電圧を降圧
して内部回路に供給する内部電源電圧を生成する半導体
装置であって、 レファレンス電位を発生するレファレンス電位発生手段
と、 前記レファレンス電位発生手段により発生されたレファ
レンス電位をトリミングするためのトリミング信号を発
生するトリミング信号発生手段と、 第１の入力端に前記レファレンス電位発生手段により発
生されたレファレンス電位が入力される差動増幅器と、 電流通路の一端に前記外部電源電圧が供給され、ゲート
が前記差動増幅器の出力端に接続され、電流通路の他端
が第１のノードに接続されたＭＯＳトランジスタと、 前記第１のノードと第２のノードの間に接続され、前記
トリミング信号発生手投の出力信号に応じて抵抗値が変
えられる第１の抵抗と、 前記第２のノードと接地間に接続され、前記トリミング
信号発生手投の出力信号に応じて抵抗値が変えられる第
２の抵抗とを具備し、 前記第２のノードは前記差動増幅器の第２の入力端に接
続され、前記第１のノードからトリミングされたレファ
レンス電位を出力し、前記第１の抵抗と前記第２の抵抗
の抵抗値の和が、前記トリミング信号発生手段の出力信
号によらずに一定であることを特徴とする半導体装置。 - 【請求項６】 前記トリミング信号発生手段の出力端に
接続され、トリミング信号発生手段から出力されるトリ
ミング信号を外部電源電圧にシフトするレベルシフタを
さらに具備することを特徴とする請求項１乃至５のいず
れかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21296998A JP3507706B2 (ja) | 1998-07-28 | 1998-07-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21296998A JP3507706B2 (ja) | 1998-07-28 | 1998-07-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000049283A JP2000049283A (ja) | 2000-02-18 |
| JP3507706B2 true JP3507706B2 (ja) | 2004-03-15 |
Family
ID=16631307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21296998A Expired - Fee Related JP3507706B2 (ja) | 1998-07-28 | 1998-07-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3507706B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4869483B2 (ja) * | 2001-01-19 | 2012-02-08 | オーツー マイクロ， インコーポレーテッド | 集積回路をトリミングするための回路および方法 |
| JP3851791B2 (ja) | 2001-09-04 | 2006-11-29 | 株式会社東芝 | 半導体集積回路 |
| US6791885B2 (en) * | 2002-02-19 | 2004-09-14 | Micron Technology, Inc. | Programmable conductor random access memory and method for sensing same |
| US7019585B1 (en) * | 2003-03-25 | 2006-03-28 | Cypress Semiconductor Corporation | Method and circuit for adjusting a reference voltage signal |
-
1998
- 1998-07-28 JP JP21296998A patent/JP3507706B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000049283A (ja) | 2000-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN112930506B (zh) | 用于低压差调节器的自适应栅极偏置场效应晶体管 | |
| US10481625B2 (en) | Voltage regulator | |
| US10503189B1 (en) | Voltage regulator and dynamic bleeder current circuit | |
| US7391274B2 (en) | Low voltage operating ring oscillator with almost constant delay time | |
| US8766613B2 (en) | Method of operating voltage regulator | |
| JP3575453B2 (ja) | 基準電圧発生回路 | |
| US7741823B2 (en) | Linear voltage regulator with improved large transient response | |
| GB2256731A (en) | Positive temperature coefficient internal supply voltage generator | |
| US5990671A (en) | Constant power voltage generator with current mirror amplifier optimized by level shifters | |
| US7068024B1 (en) | Voltage regulator having positive temperature coefficient for self-compensation and related method of regulating voltage | |
| US8314649B1 (en) | Semiconductor apparatus | |
| TWI774467B (zh) | 放大器電路及在放大器電路中降低輸出電壓過衝的方法 | |
| KR100818105B1 (ko) | 내부 전압 발생 회로 | |
| KR100761369B1 (ko) | 온도변화 적응형 내부 전원 발생 장치 | |
| JP4445780B2 (ja) | 電圧レギュレータ | |
| US8248880B2 (en) | Voltage regulators, amplifiers, memory devices and methods | |
| TWI672572B (zh) | 電壓調節器 | |
| US7135898B2 (en) | Power-on reset circuit with supply voltage and temperature immunity, ultra-low DC leakage current, and fast power crash reaction | |
| JP3507706B2 (ja) | 半導体装置 | |
| KR100812299B1 (ko) | 전압 강하 회로 | |
| CN113467561A (zh) | 参考电压生成电路 | |
| US7746164B2 (en) | Voltage generating circuit | |
| CN111488026B (zh) | 一种电源稳压电路 | |
| Gasparri et al. | High-Voltage Double-Domain Low-Dropout regulator for rapidly changing output loads | |
| JP7451314B2 (ja) | バイアス電流発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031216 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031219 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071226 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081226 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091226 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091226 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101226 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |