JP2008021148A - 基準電圧発生回路 - Google Patents
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Abstract
【解決手段】スタートアップ回路30aの定電流源として機能するPMOSトランジスタ31aの出力側に、PMOSトランジスタ34のソースが接続される。PMOSトランジスタ34のゲートには、差動増幅器20aの入力端として機能するPMOSトランジスタ22および23のソース電位が印加されている。この結果、スタートアップ回路30aのPMOSトランジスタ34のドレイン電位は1.5V程度となるため、NMOSトランジスタ33のVtが比較的低いトランジスタを適用でき、さらに出力ノードN1が基準電位に達するまでには確実にオン状態となり、スタートアップ回路30aは安定して動作する。
【選択図】図1
Description
この結果、PN接合ダイオード13と15とのアノード・カソード間に電位差が生じるが、その差分ΔVはダイオードのバンドギャップに対応した安定した定電圧となる。
Claims (4)
- 出力ノードと接地間に順次介挿される第1の抵抗および第1の整流素子と、前記出力ノードと接地間に順次介挿される第2、第3の直列抵抗および前記第1の整流素子より電流密度の小さい第2の整流素子とを有し、前記第1の抵抗と前記第1の整流素子の接続点の電位を第1の電位として出力し、前記第2、第3の直列抵抗の接続点の電位を第2の電位として出力するバンド・ギャップ・リファレンス回路と、
ソースが共通接続され、差動入力端を構成する各ゲートに前記第1、第2の電位が各々印加される第1、第2のPMOSトランジスタ、および前記第1、第2のPMOSトランジスタのソースと電源ラインとの間にソース−ドレインが介挿され、定電流源として機能するハイボルテージタイプのPMOSトランジスタを有する差動増幅器と、
前記差動増幅器の出力電圧を増幅して前記出力ノードに出力する出力段トランジスタと、
前記出力段トランジスタの定電流源となり、電源ラインと前記出力段トランジスタとの間に介挿されるハイボルテージタイプのPMOSトランジスタと、
耐電圧以下であるとともに充分にオン状態とすることができる電位がゲートに印加されるバイアス設定用トランジスタと、
前記バイアス設定用トランジスタと接地間に介挿され、前記出力ノードの電位が制御端子に供給されるスイッチング素子と、
前記バイアス設定用トランジスタおよび前記スイッチング素子の定電流源となり、電源ラインと前記バイアス設定用トランジスタの間に介挿されるハイボルテージタイプのPMOSトランジスタと、
前記スイッチング素子のオン/オフに基づいて前記出力段トランジスタのオン/オフを制御するオン/オフ制御回路と
を具備することを特徴とする基準電圧発生回路。 - 前記バイアス設定用トランジスタのゲートに前記第1、第2のPMOSトランジスタのソースまたは前記出力ノードが接続されることを特徴とする請求項1記載の基準電圧発生回路。
- 前記スイッチング素子はNMOSトランジスタであり、前記NMOSトランジスタのゲートが前記制御端子となり、前記オン/オフ制御回路は、前記NMOSトランジスタがオフのときに前記出力段トランジスタをオフ状態にし、前記NMOSトランジスタがオンのときに前記出力段トランジスタを動作状態にすることを特徴とする請求項1または2記載の基準電圧発生回路。
- 前記第1、第2のPMOSトランジスタ、前記出力段トランジスタ、前記バイアス設定用トランジスタ、前記スイッチング素子および前記オン/オフ制御回路として、ローボルテージタイプのトランジスタが使用されることを特徴とする請求項1乃至3いずれかに記載の基準電圧発生回路。
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JPH10143265A (ja) * | 1996-11-14 | 1998-05-29 | Nec Corp | 始動回路を有するバンドギャップリファレンス回路 |
JP2001042960A (ja) * | 1999-06-22 | 2001-02-16 | Alcatel | モニタ手段およびスタートアップ手段を有する基準電圧発生器 |
JP2002151653A (ja) * | 2000-11-10 | 2002-05-24 | Hitachi Ltd | 半導体集積回路装置 |
JP2005222301A (ja) * | 2004-02-05 | 2005-08-18 | Nec Electronics Corp | 定電流回路 |
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