JP5735219B2

JP5735219B2 - 半導体装置

Info

Publication number: JP5735219B2
Application number: JP2010104505A
Authority: JP
Inventors: 俊郎佐々木
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2010-04-28
Filing date: 2010-04-28
Publication date: 2015-06-17
Anticipated expiration: 2030-04-28
Also published as: JP2011233048A; US8773938B2; US20110267902A1

Description

本発明は、半導体装置、特に外部装置を駆動する駆動回路が形成された半導体装置に関するものである。

一般に、外部装置を駆動する駆動回路が形成（搭載）された半導体装置が知られており、例えば、ＬＣＤ（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ：液晶ディスプレイ）を駆動するための駆動回路であるＬＣＤパネルドライバが形成されたマイコンがある。従来のＬＣＤパネルドライバを形成したマイコンの一例の概略構成を図６に示す。

図６に示した半導体装置１００は、ＬＣＤパネルパネルドライバ１１２、ＶＰＰ発生回路１２１、フラッシュメモリ１２２、基準電圧回路１２４、ＶＬＣＤ昇圧回路１２８、及びロジック回路１３０を備えて構成されている。

基準電圧回路１２４は、入力された電源電圧ＶＤＤにより基準電圧ＶＲＥＦを発生させる。ＶＬＣＤ昇圧回路１２８は、入力された基準電圧ＶＲＥＦを駆動電圧ＶＬＣＤに昇圧して、ＬＣＤパネルドライバ１１２に出力する。フラッシュメモリ１２２は、各種プログラム等を格納する機能を有するものである。

フラッシュメモリ１２２には、ロジック回路１３０の動作命令により制御される動作モードとして、イレース動作、プログラム動作、及びリード動作の３種類の動作があり、イレース動作及びプログラム動作は、リード動作を行う場合に対し、高い電圧が供給されないとその動作を実行できない。そのため、昇圧回路によりメモリの動作に応じた電圧を発生させ、動作に応じてメモリに供給することが行われている。例えば、特許文献１には、メモリの各動作に応じた電圧を発生させるメモリ用の昇圧回路である電圧発生回路が記載されている。

特開２０００−６７５９１号公報

図６に示した従来の半導体装置１００の場合、フラッシュメモリ１２２がリード動作を行う場合には、電源電圧ＶＤＤの供給のみで動作が実行可能であるが、イレース動作またはプログラム動作を行う場合には、電源電圧ＶＤＤの供給とは別に、高電圧である電圧ＶＰＰを供給しないと動作が実行できない。そのため、フラッシュメモリ１２２がイレース動作またはプログラム動作を行う場合には、ＶＰＰ発生回路１２１が電源電圧ＶＤＤを電圧ＶＰＰに昇圧し、フラッシュメモリ１２２に供給する。

このようにフラッシュメモリ１２２の動作に応じた電圧を供給するための昇圧回路としてＶＰＰ発生回路１２１が必要であるため、回路規模によるチップサイズの増加が発生し、これにより例えば、コストアップ等の問題が生じる場合があった。

本発明は、上述した問題を解決するために提案されたものであり、外部装置を駆動する駆動回路が形成されたチップの面積の増加を抑制することができる半導体装置を提供することを目的とする。

上記目的を達成するために、請求項１に記載の半導体装置は、外部装置を駆動するための駆動信号を出力する駆動回路と、外部から供給された第５電圧が供給されるとともに前記駆動信号を生成するデータを記憶するメモリと、前記第５電圧により前記外部装置を駆動するのに用いられる第１電圧及び該第１電圧よりも大きく前記メモリに用いられる第２電圧を発生して出力する電圧出力回路と、前記電圧出力回路から出力された前記第１電圧、または、前記第２電圧を選択する選択手段と、前記選択手段で選択された前記第１電圧が入力された場合には、前記第１電圧を所定の倍率で昇圧した第３電圧を出力し、かつ前記選択手段で選択された前記第２電圧が入力された場合には、前記第２電圧を前記所定の倍率で昇圧した第４電圧を出力する昇圧回路と、を備え、前記メモリから前記データの読み出しを行う場合には、前記メモリは前記第５電圧により前記データの読み出しを行い、かつ前記昇圧回路は前記第５電圧により生成され前記選択手段で選択された前記第１電圧を前記第３電圧に昇圧し、前記駆動回路は前記昇圧回路により出力された前記第３電圧の電源電圧が供給されて前記外部装置を駆動し、前記メモリにデータの書込みまたは消去を行う場合には、前記昇圧回路は前記第５電圧により生成され前記選択手段で選択された前記第２電圧を前記第４電圧に昇圧し、前記メモリは前記昇圧回路により出力された前記第４電圧の電源電圧を供給されてデータの書込みまたは消去を行う。

請求項２に記載の半導体装置は、請求項１に記載の半導体装置において、前記駆動回路と前記昇圧回路とを接続する第１配線と、前記メモリと前記昇圧回路とを接続する第２配線と、前記駆動回路、前記電圧出力回路、前記選択手段、前記昇圧回路、前記メモリ、前記第１配線、及び前記第２配線が形成された基板と、を備え、前記第２配線は、前記第１配線よりも前記基板の内側に形成されている。

請求項３に記載の半導体装置は、請求項２に記載の半導体装置において、前記駆動回路と前記外部装置とを接続する接続端子を複数備え、前記接続端子の少なくとも一部が前記基板の外周に沿った形成領域に形成されており、前記第１配線は、前記形成領域に沿って形成されている。

請求項４に記載の半導体装置は、請求項２または請求項３に記載の半導体装置において、前記第２配線の少なくとも一部は、前記第１配線に沿って形成されている。

請求項５に記載の半導体装置は、請求項１から請求項４のいずれか１項に記載の半導体装置において、前記昇圧回路に隣接して形成され、かつ、外部に備えられた昇圧用コンデンサ及び安定化容量の少なくとも一方と前記昇圧回路とを接続する外部接続端子を備えた。

請求項６に記載の半導体装置は、請求項１から請求項５のいずれか１項に記載の半導体装置において、前記メモリの動作に応じて前記メモリに前記第４電圧の電源電圧を供給する場合には、前記第２電圧を選択するように前記選択手段を制御する制御回路を備え、前記制御回路と前記昇圧回路との間に前記電圧出力回路及び前記選択手段の少なくとも一方が形成されている。

本発明によれば、外部装置を駆動する駆動回路が形成されたチップの面積の増加を抑制することができる、という効果を奏する。

本実施の形態に係る半導体装置の概略構成の一例を示す概略構成図である。本実施の形態に係る半導体装置に形成されているフラッシュメモリがリード動作を行う場合の一例を説明するためのタイムチャートである。本実施の形態に係る半導体装置に形成されているフラッシュメモリがプログラム動作を行う場合の一例を説明するためのタイムチャートである。本実施の形態に係る半導体装置に形成されているフラッシュメモリがイレース動作を行う場合の一例を説明するためのタイムチャートである。本実施の形態に係る半導体装置の構成の具体的一例を示す構成図である。従来の半導体装置の概略構成の一例を示す概略構成図である。

以下、図面を参照して本実施の形態の半導体装置について詳細に説明する。

まず、本実施の形態の半導体装置の構成について説明する。図１に、本実施の形態の半導体装置の概略構成の一例の概略構成図を示す。なお、本実施の形態の半導体装置１０は、具体的一例として、外部装置であるＬＣＤパネル（図示省略）を駆動するための駆動回路であるＬＣＤドライバ１０と、内部装置であるフラッシュメモリ２２と、が形成されており、ＬＣＤパネルドライバ１２がロジック回路３０の制御により、フラッシュメモリ２２から読み出されたデータに基づいた表示が行われるようにＬＣＤパネルを駆動するマイコンである半導体装置（ＬＳＩ）である。

本実施の形態の半導体装置１０は、ＬＣＤパネルドライバ１２、フラッシュメモリ２２、基準電圧回路２４、セレクタ２６、ＶＬＣＤ昇圧回路２８、及びロジック回路３０を備えて構成されている。ＬＣＤパネルドライバ１２、フラッシュメモリ２２、基準電圧回路２４、ＶＬＣＤ昇圧回路２８、及びロジック回路３０は半導体装置１０の外部から供給された電源電圧ＶＤＤにより各々駆動する。

本実施の形態では、フラッシュメモリ２２は、各種プログラムやデータ等を記憶する機能を有する記憶装置である。フラッシュメモリ２２には、書込みデータのイニシャライズ（消去）を行うイレース動作、データの書込みを行うプログラム動作、及び書き込まれたデータの読み出しを行うリード動作の３種類の動作があり、リード動作は、イレース動作及びプログラム動作に比べて低い電源電圧の供給により実行可能である。本実施の形態では、リード動作は、電源電圧ＶＤＤの供給のみで実行され、イレース動作及びプログラム動作は、電源電圧ＶＤＤとは別に高電圧である電圧ＶＰＰの供給により実行される。なお、本実施の形態では電圧値の大きさは、電源電圧ＶＤＤ＜駆動電圧ＶＬＣＤ＜電圧ＶＰＰの関係にある。本実施の形態の半導体装置１０では、電源電圧ＶＤＤの具体的一例として２．８５Ｖ〜３．６Ｖ（最低ＶＤＤ電圧＝２．８５Ｖ以上）、駆動電圧ＶＬＣＤの具体的一例として４．０Ｖ〜６．０Ｖ、電圧ＶＰＰの具体的一例として８Ｖが挙げられる。

ロジック回路３０は、ＬＣＤパネルドライバ１２にＬＣＤパネルを駆動するための動作命令（信号）を出力したり、フラッシュメモリ２２に上述のいずれの動作を行うか（または、いずれの動作も行わないか）を指示する動作命令を出力したり、セレクタ２６にＬＣＤパネルドライバ１２及びフラッシュメモリ２２の動作に応じて基準電圧ＶＲＥＦ１及び基準電圧ＶＲＥＦ２のいずれかを選択させるための選択信号ＳＥＬを出力したりする機能を有するものである。

基準電圧回路２４は、駆動電圧ＶＬＣＤを発生させるための基準電圧ＶＲＥＦ１及び電圧ＶＰＰを発生させるための基準電圧ＶＲＥＦ２を発生する機能を有するものである。セレクタ２６は、ロジック回路３０から入力された選択信号ＳＥＬに応じて、基準電圧ＶＲＥＦ１及び基準電圧ＶＲＥＦ２のいずれかを選択する機能を有するものであり、例えばスイッチ回路である。本実施の形態では、通常時のＬＣＤパネルドライバ１２がＬＣＤパネルを駆動している状態及びフラッシュメモリ２２がリード動作状態では、セレクタ２６は基準電圧ＶＲＥＦ１を選択し、フラッシュメモリ２２がイレース動作状態またはプログラム動作状態では、セレクタ２６は基準電圧ＶＲＥＦ２を選択する。

ＶＬＣＤ昇圧回路２８は、基準電圧ＶＲＥＦ１が入力された場合には、駆動電圧ＶＬＣＤに昇圧してＶＬＣＤ昇圧回路２８に出力し、かつ、基準電圧ＶＲＥＦ２が入力された場合には、電圧ＶＰＰに昇圧してフラッシュメモリ２２に出力する機能を有するものである。なお、本実施の形態のＶＬＣＤ昇圧回路２８は、基準電圧ＶＲＥＦ１及び基準電圧ＶＲＥＦ２のいずれも同一の倍率で昇圧する。具体的一例として、倍率が４倍に設定された昇圧回路２８では、基準電圧ＶＲＥＦ１＝１．５Ｖの場合、駆動電圧ＶＬＣＤ＝６Ｖを出力し、基準電圧ＶＲＥＦ２＝２．０Ｖの場合、電圧ＶＰＰ＝８Ｖを出力する。

ＬＣＤパネルドライバ１２は、ロジック回路３０からの命令により、半導体装置１０の外部に備えられたＬＣＤパネルを駆動するための駆動回路である。

次に、本実施の形態の半導体装置１０のフラッシュメモリ２２の各動作に応じた動作について説明する。

フラッシュメモリ２２がリード動作を実行する場合のタイムチャートを図２に示す。ロジック回路３０は、ローレベル（０）の選択信号ＳＥＬをセレクタ２６に出力する。セレクタ２６は、ローレベルの選択信号ＳＥＬに基づいて基準電圧回路２４からの出力である基準電圧ＶＲＥＦ１を選択して、ＶＬＣＤ昇圧回路２８に出力する。ＶＬＣＤ昇圧回路２８は、基準電圧ＶＲＥＦ１を駆動電圧ＶＬＣＤに昇圧して、ＬＣＤパネルドライバ１２に出力する。この場合、ＶＬＣＤ昇圧回路２８は電圧ＶＰＰを発生しないため、電圧ＶＰＰ＝０Ｖである。

一方、ロジック回路３０は、フラッシュメモリ２２にリード命令（リード動作を行わせるための動作命令）を出力する。フラッシュメモリ２２は、電源電圧ＶＤＤの供給のみで、当該リード命令に応じて、リード動作を実行する。

また、フラッシュメモリ２２がプログラム動作を実行する場合のタイムチャートを図３に示す。

ロジック回路３０は、ハイレベル（１）の選択信号ＳＥＬをセレクタ２６に出力する。セレクタ２６は、信号のレベルの変化（ハイレベルへの変化、より厳密には、プラス命令）に応じて、基準電圧回路２４からの出力である基準電圧ＶＲＥＦ２を選択して、ＶＬＣＤ昇圧回路２８に出力する。ＶＬＣＤ昇圧回路２８は、基準電圧ＶＲＥＦ２を電圧ＶＰＰに昇圧して、フラッシュメモリ２２に出力する。なおこの場合、駆動電圧ＶＬＣＤは高電圧となっているため、ＬＣＤパネルドライバ１２は停止状態（ＬＣＤパネルを駆動していない状態）になっている。

一方、ロジック回路３０は、セレクタ２６にハイレベルの選択信号ＳＥＬを出力した後、ＶＬＣＤ昇圧回路２８が選択信号ＳＥＬの変化に応じて昇圧を開始してから昇圧が完了するまでの予め定められた時間（本実施の形態では電圧ＶＰＰ＝８Ｖに達するまでの時間）経過した後、フラッシュメモリ２２にプログラム命令（プログラム動作を行わせるための動作命令）を出力する。電圧ＶＰＰが供給されているフラッシュメモリ２２は、当該プログラム命令に応じて、プログラム動作を実行する。

また、フラッシュメモリ２２がイレース動作を実行する場合のタイムチャートを図４に示す。図４に示したように、イレース動作を実行する場合のタイムチャートは、図３に示したプログラム動作を実行する場合のタイムチャートと略同様である。従って、半導体装置１０は、イレース動作を実行する場合は、上述のプログラム動作と略同様の動作を行うため詳細な説明を省略する。

以上説明したように、本実施の形態の半導体装置１０では、基準電圧回路２４が基準電圧ＶＲＥＦ１及び基準電圧ＶＲＥＦ２を発生する。フラッシュメモリ２２にリード動作を実行させる場合には、ロジック回路３０が基準電圧ＶＲＥＦ１を選択させるための選択信号ＳＥＬをセレクタ２６に出力し、セレクタ２６は、入力されたＳＥＬ信号に応じて、基準電圧ＶＲＥＦ１を選択して、ＶＬＣＤ昇圧回路２８に出力する。ＶＬＣＤ昇圧回路２８は、入力された基準電圧ＶＲＥＦ１を昇圧して駆動電圧ＶＬＣＤを発生させ、ＬＣＤパネルドライバ１２に出力する。また、フラッシュメモリ２２は、ロジック回路３０の動作命令に応じて、電源電圧ＶＤＤの供給のみで、リード動作を実行する。一方、フラッシュメモリ２２にプログラム動作またはイレース動作を実行させる場合には、ロジック回路３０が基準電圧ＶＲＥＦ２を選択させるための選択信号ＳＥＬをセレクタ２６に出力し、セレクタ２６は、入力されたＳＥＬ信号に応じて、基準電圧ＶＲＥＦ２を選択して、ＶＬＣＤ昇圧回路２８に出力する。ＶＬＣＤ昇圧回路２８は、入力された基準電圧ＶＲＥＦ２を昇圧して高電圧である電圧ＶＰＰを発生させ、フラッシュメモリ２２に出力する、フラッシュメモリ２２は、電圧ＶＰＰの供給を受け、ロジック回路３０の動作命令に応じて、プログラム動作またはイレース動作を実行する。

このように、本実施の形態の半導体装置１０では、基準電圧ＶＲＥＦ１を昇圧してＬＣＤパネルドライバ１２に供給する駆動電圧ＶＬＣＤを発生させるためのＶＬＣＤ昇圧回路２８を、フラッシュメモリ２２の動作に応じた電圧（プログラム動作及びイレース動作を実行させるための電源電圧ＶＤＤよりも高電圧の電圧ＶＰＰ）を発生させるための昇圧回路として流用するため、別途、フラッシュメモリ２２用の昇圧回路を設ける必要がない。

従って、フラッシュメモリ２２用の昇圧回路を別途に設ける場合に比べて、半導体装置１０の面積、より具体的には、ＬＣＤパネルドライバ１２、フラッシュメモリ２２、基準電圧回路２４、セレクタ２６、ＶＬＣＤ昇圧回路２８、及びロジック回路３０が形成される基板（チップ）の面積の増加を抑制することができる。

次に、本実施の形態の半導体装置の具体例について詳細に説明する。図５は、本実施の形態の半導体装置１０の具体的な一例を示した構成図である。半導体装置１０は、基板２０の上に、複数個のＬＣＤパネルドライバ１２、フラッシュメモリ２２、基準電圧回路２４、セレクタ２６、ＶＬＣＤ昇圧回路２８、ロジック回路３０、入力パッド４０、出力パッド４２、出力パッド４４、及び出力パッド４６が形成されている。

入力パッド４０は、外部電源から電源電圧ＶＤＤが入力される入力端子である。なお、図５では、煩雑になるため、電源電圧ＶＤＤを供給するための配線の図示を省略している。また、出力パッド４６は、ロジック回路３０に接続されているが同様に煩雑になるため、その接続配線の図示を省略している。

図５に示すように本実施の形態の半導体装置１０は、複数のＬＣＤパネルドライバ１２を備えている。なお、図５中では一部のＬＣＤパネルドライバ１２の符号を省略している。また、各ＬＣＤパネルドライバ１２はロジック回路３０から動作命令が入力されるようにロジック回路３０と接続されているがその接続配線の図示を省略している。

本実施の形態では、各ＬＣＤパネルドライバ１２から外部のＬＣＤパネル（図示省略）に駆動信号を出力するために、各ＬＣＤパネルドライバ１２とＬＣＤパネルとを接続するための出力パッド４２が形成されている。図５では、基板２０の上側、右側、及び下側の外周に沿った領域に各ＬＣＤパネルドライバ１２及び各ＬＣＤパネルドライバ１２に対応する出力パッド４２が形成されている。また、本実施の形態では、各ＬＣＤパネルドライバ１２と、ＶＬＣＤ昇圧回路２８とを接続し、ＶＬＣＤ昇圧回路２８により昇圧された駆動電圧ＶＬＣＤの供給に使用される電源線５０が、図５に示すように基板２０の外周に沿った領域に形成（配線）されている。

また、フラッシュメモリ２２と、ＶＬＣＤ昇圧回路２８とを接続し、ＶＬＣＤ昇圧回路２８により昇圧された電圧ＶＰＰの供給に使用される電源線５２（具体的一例として約１０μｍの配線）が、図５に示すように電源線５０よりも基板２０の内側の領域に、電源線５０に沿って配線されている。本実施の形態では、具体的一例として、電源線５０に沿って電源線５２が配線されている部分（図５中、基板２０の左側外周に沿った領域）では、電源線５０と電源線５２との配線間距離は、約２０ｕｍとなっている。

すなわち本実施形態の半導体装置１０では、電源線５２が電源線５０よりも基板２０の内側の領域に形成されており、かつ、電源線５２の少なくとも一部が電源線５０に沿った領域に形成されている。電源線５０と、電源線５２とが交差する場合、交差部分に配線間容量が発生し、電源線５０に電位（ノイズ）が発生することによりＬＣＤパネルドライバ１２に電位が誤って供給されてしまい、ＬＣＤパネルドライバ１２が誤動作する場合がある。ＬＣＤパネルドライバ１２が誤動作すると、例えば、ＬＣＤパネルが誤って点灯してしまう。しかしながら本実施の形態では、このように電源線５０と電源線５２とが交差することがないため、配線間容量の発生を抑えることができ、ＬＣＤパネルドライバ１２の誤動作を抑制することができる。

また、本実施の形態のＶＬＣＤ昇圧回路２８は、半導体装置１０の外部に備えられた昇圧用コンデンサ及び安定化容量の少なくとも一方（ＶＬＣＤ昇圧回路２８の仕様等に準じる）を利用して、基準電圧ＶＲＥＦ１及び基準電圧ＶＲＥＦ２の昇圧を行うものであり、出力パッド４４を介して外部に備えられた昇圧用コンデンサ及び安定化容量の少なくとも一方に接続されるようになっている。本実施の形態では、図５に示すように、出力パッド４４は基板２０の左側下部の外周に沿った領域に形成されており、ＶＬＣＤ昇圧回路２８は、出力パッド４４よりも基板の内側に、出力パッド４４に隣接して形成されている。ＶＬＣＤ昇圧回路２８は昇圧回路であるため、昇圧回路の特性として、昇圧効率（入力電圧に対する出力電圧の割合、例えば、入力電圧が１Ｖ、倍率が４倍、出力電圧が２Ｖの場合は、昇圧効率＝５０％）が重要となる。当該昇圧効率は、出力に対する負荷電流、回路内部の容量成分、及び抵抗成分等により決定される。本実施の形態では、出力パッド４４に隣接する位置にＶＬＣＤ昇圧回路２８が形成されているため、当該昇圧効率を決定する容量成分及び抵抗成分が減少するため、昇圧効率の低下を抑制することができる。

また、本実施の形態のフラッシュメモリ２２とロジック回路３０とは、動作命令の入力に使用される信号線５６により接続されている。また、ＶＬＣＤ昇圧回路２８とロジック回路３０との間に、基準電圧回路２４及びセレクタ２６が形成されており、ロジック回路３０とセレクタ２６とは、選択信号ＳＥＬが出力される信号線５４により接続されている。このようにＶＬＣＤ昇圧回路２８とロジック回路３０との間に基準電圧回路２４及びセレクタ２６の少なくとも一方を形成することにより、各回路間の接続配線（信号線５４等）を短くすることができるため、配線領域の削減に寄与することができる。従って、基板２０の面積を縮小する効果が得られる。

なお、図５に示した半導体装置１０の構成は具体的一例であり、これに限定されるものではない。例えば、ＬＣＤパネルドライバ１２や出力パッド４２の個数はその他の個数でもよいし、ＬＣＤパネルドライバ１２毎に出力パッド４２が設けられていなくてもよい。また、電源線５０及び電源線５２の配線位置も電源線５０及び電源線５２が交差しないように配線されていればこれに限定されるものではなく、例えば、電源線５２が基板２０の中央付近で右側に引き回され、フラッシュメモリ２２とロジック回路３０との間付近でフラッシュメモリ２２に接続される等その他の位置に配線してもよいが、基板２０の面積縮小の観点や、配線容量等のノイズの発生等を考慮すると、本実施の形態のように、基板２０に沿って電源線５０を形成し、その内側に少なくとも一部が電源線５０に沿うように電源線５２を形成することが好ましい。

また、本実施の形態では、外部のＬＣＤパネルを駆動するＬＣＤパネルドライバ１２、内部装置としてのフラッシュメモリ２２、及び基準電圧ＶＲＥＦ１及び基準電圧ＶＲＥＦ２を昇圧してＬＣＤパネルドライバ１２及びフラッシュメモリ２２に供給するＶＬＣＤ昇圧回路２８が同一基板２０上に形成されている半導体装置１０について説明したが半導体装置はこれに限らず、外部装置を駆動するための駆動回路に基準電圧を昇圧して駆動電圧を供給するとともに、内部装置に基準電圧を昇圧した前記駆動電圧と電圧値の異なる電圧を供給する昇圧回路を備えたものであればよい。例えば、外部に備えられたその他の装置を駆動する駆動回路が形成されたものでもよいし、形成されている内部装置もフラッシュメモリ２２に限定されない。

１０半導体装置
１２ＬＣＤパネルドライバ
２０基板
２２フラッシュメモリ
２４基準電圧回路
２６セレクタ
２８ＶＬＣＤ昇圧回路
４２、４４、４６出力パッド
５０電源線
５２電源線

Claims

外部装置を駆動するための駆動信号を出力する駆動回路と、
外部から供給された第５電圧が供給されるとともに前記駆動信号を生成するデータを記憶するメモリと、
前記第５電圧により前記外部装置を駆動するのに用いられる第１電圧及び該第１電圧よりも大きく前記メモリに用いられる第２電圧を発生して出力する電圧出力回路と、
前記電圧出力回路から出力された前記第１電圧、または、前記第２電圧を選択する選択手段と、
前記選択手段で選択された前記第１電圧が入力された場合には、前記第１電圧を所定の倍率で昇圧した第３電圧を出力し、かつ前記選択手段で選択された前記第２電圧が入力された場合には、前記第２電圧を前記所定の倍率で昇圧した第４電圧を出力する昇圧回路と、を備え、
前記メモリから前記データの読み出しを行う場合には、前記メモリは前記第５電圧により前記データの読み出しを行い、かつ前記昇圧回路は前記第５電圧により生成され前記選択手段で選択された前記第１電圧を前記第３電圧に昇圧し、前記駆動回路は前記昇圧回路により出力された前記第３電圧の電源電圧が供給されて前記外部装置を駆動し、
前記メモリにデータの書込みまたは消去を行う場合には、前記昇圧回路は前記第５電圧により生成され前記選択手段で選択された前記第２電圧を前記第４電圧に昇圧し、前記メモリは前記昇圧回路により出力された前記第４電圧の電源電圧を供給されてデータの書込みまたは消去を行う
半導体装置。
前記駆動回路と前記昇圧回路とを接続する第１配線と、
前記メモリと前記昇圧回路とを接続する第２配線と、
前記駆動回路、前記電圧出力回路、前記選択手段、前記昇圧回路、前記メモリ、前記第１配線、及び前記第２配線が形成された基板と、
を備え、
前記第２配線は、前記第１配線よりも前記基板の内側に形成されている請求項１に記載の半導体装置。
前記駆動回路と前記外部装置とを接続する接続端子を複数備え、
前記接続端子の少なくとも一部が前記基板の外周に沿った形成領域に形成されており、前記第１配線は、前記形成領域に沿って形成されている請求項２に記載の半導体装置。
前記第２配線の少なくとも一部は、前記第１配線に沿って形成されている請求項２または請求項３に記載の半導体装置。
前記昇圧回路に隣接して形成され、かつ、外部に備えられた昇圧用コンデンサ及び安定化容量の少なくとも一方と前記昇圧回路とを接続する外部接続端子を備えた請求項１から請求項４のいずれか１項に記載の半導体装置。
前記メモリの動作に応じて前記メモリに前記第４電圧の電源電圧を供給する場合には、前記第２電圧を選択するように前記選択手段を制御する制御回路を備え、
前記制御回路と前記昇圧回路との間に前記電圧出力回路及び前記選択手段の少なくとも一方が形成されている請求項１から請求項５のいずれか１項に記載の半導体装置。