CN111383671A - 半导体器件及其电源控制方法 - Google Patents

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橘浩司
大津秀纪
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Abstract

本公开的实施例涉及半导体器件及其电源控制方法。一种半导体器件，包括半导体芯片，该半导体芯片包括：第一非易失性存储器，包括第一存储器块和第二存储器块；CPU，控制第一非易失性存储器；第一开关，电连接到第一存储器块，并且控制第一电源电压向第一存储器块的供应；第二开关，电连接到第二存储器块，并且控制第一电源电压向第二存储器块的供应；以及第二非易失性存储器，电连接到第一开关和第二开关中的每一项，并且存储用于控制第一开关和第二开关的标志信息，其中第一开关和第二开关中的每一者的控制是基于标志信息来执行的，该标志信息指示由CPU执行的程序数据是否被写入在第一存储器块和第二存储器块中。

Description

半导体器件及其电源控制方法
相关申请的交叉引用
于2018年12月26日提交的日本专利申请号2018-242324的公开，包括其说明书、附图和摘要，通过引用以其整体并入本文。
技术领域
本发明涉及一种半导体器件及其电源控制方法。
背景技术
存在具有半导体芯片的半导体器件，该半导体芯片包括内置的微计算机(微控制器、微处理器)，并且该半导体器件被合并到汽车、工业设备、家用电器、电子设备等中。
近期的微计算机通常包括闪存模块，该闪存模块包括闪存存储器，，以及用于控制写入和擦除该闪存存储器的控制电路，该闪存存储器时非易失性存储器。微计算机根据被写入在闪存存储器中的程序的内容来操作和控制。
日本未经审查的专利申请公开号2009-258925(在下文被称为专利文献1)公开了一种计算机系统的存储器管理技术。另外，日本未经审查的专利申请公开号2008-47155(在下文被称为专利文献2)公开了一种批量擦除型非易失性存储器技术，该技术也可以用于存储频繁地被重写的数据。
发明内容
半导体器件具有半导体芯片和多个外部端子，该多个外部端子被电连接到半导体芯片。该多个外部端子包括如下端子：用于操作半导体器件的电源电压的被供应到此端子。
从外部电源经由外部端子供应的电源电压被供应给被合并在半导体芯片中的微计算机，并且由此被供应给微计算机中的CPU、ROM和闪存模块。结果，电源电压也被供应给被合并在闪存模块中的闪存存储器，使得闪存存储器能够操作。
如上所描述的，电源电压向被包含在微计算机中的闪存模块的供应通常与用于向整个半导体芯片供应电源电压的电源相同。因此，即使存在内置在闪存模块中的控制电路、或存在未使用区域，在未使用区域中闪存存储器的程序数据未被存储，也难以停止电源电压向控制电路或未使用区域的供应。
结果，由于电源电压被连续地供应给内置在闪存模块中的控制电路、以及闪存存储器的未使用区域，因此产生了不必要的消耗电流变大的问题。另外，由于半导体芯片中的布线被型化，因此不能忽略漏电流增加的问题。
近年来，安装有半导体器件的最终系统变得更加复杂，并且半导体器件的制造商非常倾向于采用闪存存储器容量被增加的产品配置，以应对复杂的最终系统。因此，当用户要写入到闪存存储器中的程序数据的容量较小时，闪存存储器中的未使用区域变大，使得上述问题变得更加明显。
本发明的一个目的是减少半导体器件的功率消耗。
根据本说明书的描述和附图，其他目的和新颖特征将变得清楚。
专利文献1和2描述了存储器管理技术和批量擦除型非易失性存储器技术，但是既没有描述也没有提出如下问题：当被安装在微计算机上的闪存存储器的未使用区域存在时，消耗电流或漏电流出现。
根据一个实施例，一种半导体器件，包括半导体芯片，该半导体芯片包括：第一非易失性存储器，具有第一存储器块和第二存储器块；CPU，控制第一非易失性存储器；第一开关，被电连接到第一存储器块，并且控制第一电源电压向第一存储器块的供应；第二开关，被电连接到第二存储器块，并且控制第一电源电压向第二存储器块的供应；以及第二非易失性存储器，被电连接到第一开关和第二开关中的每一项，并且存储用于控制第一开关和第二开关的标志信息，其中第一开关和第二开关中的每-一项的控制是基于标志信息来执行，该标志信息指示要被CPU执行的程序数据是否被写入在第一存储器块和第二存储器块中。
另外，根据一个实施例，一种半导体器件，包括半导体芯片，该半导体芯片包括：第一非易失性存储器，具有在A侧上的第一存储器块和第二存储器块，以及在B侧上的第三存储器块和第四存储器块；CPU，被电连接到第一存储器块；第一开关，被电连接到第一存储器块，并且控制第一电源电压向第一存储器块的供应；第二开关，被电连接到第二存储器块，并且控制第一电源电压向第二存储器块的供应；第三开关，被电连接到第三存储器块，并且控制第一电源电压向第三存储器块的供应；第四开关，被电连接到第四存储器块，并且控制第一电源电压向第四存储器块的供应；第二非易失性存储器，被电连接到第一开关、第二开关、第三开关和第四开关中的每一项，并且用于控制第一开关、第二开关、第三开关和第四开关的标志信息被存储在该第二非易失性存储器中；以及多个辨别电路，该多个辨别电路辨别A侧或B侧，并且被电连接到第一开关、第二开关、第三开关和第四开关中的每一项，其中辨别电路基于标志信息，辨别要被CPU执行的程序数据是否是被写入到A侧和B侧，并且第一开关、第二开关、第三开关和第四开关的控制是基于辨别电路的辨别结果来执行。
根据一个实施例，一种半导体器件的电源控制方法，包括以下步骤：(a)由CPU读取被存储在ROM中的引导程序；(b)在步骤(a)之后，由CPU从第二非易失性存储器读取标志信息，该标志信息用于控制第一开关和第二开关，第一开关电被连接到第一非易失性存储器的第一存储器块，第二开关被电连接到第一非易失性存储器的第二存储器块；以及(c)在步骤(b)之后，基于标志信息控制第一开关和第二开关，由此CPU控制第一电源电压向第一存储器块的供应和第一电源电压向第二存储器块的供应，其中标志信息是指示要被CPU执行的程序数据是否已经被写入到第一存储器块和第二存储器块的信息。
附图说明
图1是示出根据一个实施例的半导体器件的配置的平面图。
图2是示出根据一个实施例的半导体器件的配置的侧视图。
图3是根据一个实施例的被形成在半导体芯片中的多个电路的电路框图。
图4是发明人研究的电路框图。
图5是根据一个实施例的闪存存储器的存储器块的第一硬宏配置图。
图6是根据一个实施例的闪存存储器的存储器块的第二硬宏配置图。
图7是根据一个实施例的正常操作模式的操作定时图。
图8是根据一个实施例的闪存存储器重写操作模式的操作定时图。
图9是根据一个实施例的正常操作模式中的控制电路和CPU的操作定时图。
图10是根据一个实施例的当标志信息在闪存存储器重写操作模式中被擦除时，控制电路和CPU的操作定时图表。
图11是根据一个实施例的当标志信息在闪存存储器重写操作模式中被写入时，控制电路和CPU的操作定时图表。
图12是根据一个实施例的用于防止存储器块的读取错误的电路图，在该存储器块中，第一电源电压的供应被停止。
图13是根据一个实施例的当第一闪存存储器处于双库模式时，形成在半导体芯片中的多个电路的电路框图。
具体实施例
在下文中，参考附图详细描述本发明的实施例。注意，贯穿用于描述实施例的附图，具有相同功能的组件由相同的附图标记表示，并且其重复描述被省略。
<半导体器件配置的概述>
图1是示出根据本实施例的半导体器件PKG的配置的平面图。图2是示出与本实施例有关的半导体器件PKG的配置的侧视图。图1和图2中所示的半导体器件PKG在这里以QFP(四方扁平封装)例示。
在图1中，CHP表示半导体芯片。半导体芯片CHP是通过使用晶片处理制造技术在半导体晶片(半导体衬底)上形成各种电路块并将半导体晶片切割成芯片来制造的。
半导体芯片CHP被安装在金属的芯片安装部分CHPM的上表面上，半导体芯片CHP的下表面和芯片安装部分CHPM的上表面经由粘合剂(未示出)而被彼此固定。四个悬置引线SUSLD一体地形成并且被安置在芯片安装部分CHPM的拐角处。
如图1中所示，多个引线端子LD是外部端子，该多个引线端子LD被布置在芯片安装部分CHPM的周围，以便围绕半导体芯片CHP。多个引线端子LD中的每个引线端子由与芯片安装部分CHPM的金属相同的金属形成。
多个接合焊盘BP被布置在半导体芯片CHP的上表面上，该上表面是与半导体芯片CHP的下表面相对的表面。接合焊盘BP被电连接到形成在半导体芯片CHP中的电路块。另外，多个接合焊盘BP经由金属导线WR被电连接到多个引线端子LD。
半导体芯片CHP、芯片安装部分CHPM以及与导线WR连接的多个引线LD的每个部分是用主要由环氧树脂构成的密封体ML来密封的。密封体ML的平面形状是如图1中所示的正方形。
如图1和图2中所示，多个引线LD的部分从密封体ML的侧表面突出，导线WR未被连接到该多个引线LD的部分。另外，从密封体ML的侧表面突出的多个引线LD的部分形成为鸥翼形状。当半导体器件PKG被安装在布线衬底上时，形成为鸥翼形状的多个引线LD的端部分被焊接且电连接到布线衬底的端子。安装有半导体器件PKG的布线衬底最终被合并到汽车、工业设备、家用电器、电子设备等中。
<半导体芯片内的电路配置的概述>
图3是形成在与本实施例有关的半导体芯片CHP中的多个电路的电路图。微计算机MCU(微控制器、微处理器)被内置在半导体芯片CHP中。微计算机MCU包括CPU(中央处理单元)、闪存模块FMJ和ROM(只读存储器)。CPU、闪存模块FMJ和ROM经由形成在半导体芯片CHP中的布线而被彼此电连接。
闪存模块FMJ包括：第一闪存存储器FM1，其是第一非易失性存储器；第二闪存存储器FM2，其是第二非易失性存储器；控制电路WECL，其控制去往和来自第一闪存存储器FM1的程序数据的写入和擦除；以及多个电源控制开关SW0、SW1、SW2和SW3。
第一闪存存储器FM1包括多个存储器块BL0、BL1、BL2和BL3。另外，多个存储器块BL0、BL1、BL2和BL3中的每个存储器块包括多个解码器电路DEC0、DEC1、DEC2和DEC3、以及存储器单元阵列MSAL0、MSAL1、MSAL2和MSAL3，存储器单元阵列MSAL0、MSAL1、MSAL2和MSAL3被电连接到解码器电路DEC0、DEC1、DEC2和DEC3的输出。
CPU、ROM、闪存模块FMJ中的控制电路WECL以及第一闪存存储器FM1的多个存储器块BL0、BL1、BL2和BL3分别通过CPU地址总线和数据总线ADB电连接。CPU地址总线和数据总线ADB是形成在半导体芯片CHP中的布线。
CPU、ROM、控制电路WECL以及第一闪存存储器FM1的存储器块BL0、BL1、BL2和BL3的相应的解码器DEC0、DEC1、DEC2和DEC3通过半导体芯片CHP中的布线被电连接到接合焊盘BP1。接合焊盘BP1经由导线WR1电连接到引线端子LD1。结果，第一电源电压从被提供在半导体器件PKG外部的电源PW经由引线端子LD1，向CPU、ROM、控制电路WECL以及第一闪存存储器FM1的存储器块BL0、BL1、BL2和BL3的相应的解码器电路来供应。
另外，多个电源控制开关SW0、SW1、SW2和SW3中的每个电源控制开关被电连接到第一闪存存储器FM1的存储器块BL0、BL1、BL2和BL3的相应的解码器电路DEC0、DEC1、DEC2和DEC3的输入部分。因此，向解码器电路DEC0、DEC1、DEC2和DEC3的第一电源电压的供应是通过多个电源控制开关SW0、SW1、SW2和SW3中的每个电源控制开关的闭合/断开来控制。
闪存模块FMJ中的第二闪存存储器FM2经由形成在半导体芯片CHP中的布线，而被电连接到多个电源控制开关SW0、SW1、SW2、SW3，并且电连接到第一闪存存储器FM1的存储器块BL0、BL1、BL2和BL3中的每个存储器块的存储器单元阵列MSAL。结果，多个电源控制开关SW0、SW1、SW2和SW3中的每个电源控制开关的闭合/断开是根据被写入在第二闪存存储器FM2中的标志信息来控制的。
第一闪存存储器FM1的存储器块BL0、BL1、BL2和BL3的存储器单元阵列MSAL中的每个存储器单元阵列，通过半导体芯片CHP中的布线电连接到接合焊盘BP2。接合焊盘BP2经由导线WR2电连接到引线端子LD2。结果，来自被提供在半导体器件PKG外部的写入/擦除电源PWWE的、用于将程序数据写入到闪存存储器、以及用于从闪存存储器擦除程序数据的第二电源电压，经由引线LD2而被供应给存储器块BL0、BL1、BL2和BL3的存储器单元阵列MSAL。
在上文中，到目前为止，已经基于图3描述了几个特征。在这些特征中，典型的特征是，多个电源控制开关SW0、SW1、SW2和SW3是根据存储在第二存储单元FM2中的标志信息来控制的，以及第二存储单元FM2被提供以使得能够对第一电源电压向第一闪存存储器FM1的存储器块BL0、BL1、BL2和BL3中的每个存储器块的供应进行闭合/断开控制。
图4是发明人在发现图3的电路框图之前研究的电路框图。下面参考图4描述发明人发现的技术问题。
图4的电路图不包括上述第二闪存存储器FM2和多个电源控制开关SW0、SW1、SW2和SW3，该多个电源控制开关SW0、SW1、SW2和SW3是根据被存储在第二闪存存储器FM2中的标志信息来控制的。
图4中所示的闪存模块FMJ中的第一闪存存储器FM1的程序数据使用区域PG指示其中被存储有用于操作微计算机MCU的程序数据的区域，并且程序数据未使用区域NPG指示其中未被存储有程序数据的区域，换言之，所谓的空白区域。对被合并在微计算机MCU中的闪存模块FMJ的第一电源电压的供应与电源PW是共同的，电源PW向整个半导体芯片CHP供应第一电源电压。因此，即使未正在操作的控制电路WECL、或程序数据未使用区域NPG存在于第一闪存存储器FM1中，第一电源电压的供应也可以不被停止。即，即使在半导体器件PKG的用户将程序数据写入在第一闪存存储器FM1中之后，程序数据未使用区域NPG存在于第一闪存存储器FM1中，该区域也被恒定地供给能量。
结果，由于第一电源电压被连续地供应给被合并在闪存模块FMJ中的控制电路WECL、以及第一闪存存储器FM1中的程序数据未使用区域NPG，因此不必要的消耗电流增加。另外，由于半导体芯片CHP中的布线被小型化，因此漏电流增加的问题不能忽略。
特别是近年来，半导体器件PKG被安装最终系统上，该最终系统变得复杂，并且半导体器件PKG的制造商非常倾向于采用这样产品配置，该产品配置中的闪存存储器FM1具有大容量，以应对复杂的最终系统。因此，当用户写入的程序数据的容量较小时，第一闪存存储器FM1的程序数据未使用区域NPG进一步增加，并且上述消耗电流和漏电流的问题变得更加明显。为了解决上述问题，发明人发现了图3中所示的电路框图。
下面参考图3来描述代表性特征的细节。这里，在第一闪存存储器FM1的存储器块BL0、BL1、BL2和BL3中，假设存储器块BL0和BL1是程序数据使用区域PG，并且存储器块BL2和BL3是程序数据未使用区域NPG。
此时，定义第一闪存存储器FM1的存储器块BL0和BL1是程序数据使用区域PG的标志信息“1”、以及定义第一闪存存储器FM1的存储器块BL2和BL3是程序数据未使用区域NPG的标志信息“0”被写入在第二闪存存储器FM2中。
基于被写入在第二闪存存储器FM2中的标志信息，CPU导通电源控制开关SW0和SW1，电源控制开关SW0和SW1被电连接到第一闪存存储器FM1的存储器块BL0和BL1的相应的输入部分，存储器块BL0和BL1是程序数据使用区域PG。另一方面，基于被写入在第二闪存存储器FM2中的标志信息，CPU断开电源控制开关SW2和SW3，电源控制开关SW2和SW3电连接到第一闪存存储器FM1的存储器块BL2和BL3的相应的输入部分，存储器块BL2和BL3是程序数据未使用区域NPG。
结果，第一电源电压未被供应给存储器块BL2和BL3，存储器块BL2和BL3是第一闪存存储器FM1的程序数据未使用区域NPG，使得与图4中所示的电路框图的情况相比，不必要的消耗电流可以减少。另外，如果半导体芯片CHP中的布线被小型化，则来自第一闪存存储器FM1的程序数据未使用区域NPG的漏电流可以减少。并且，结果，半导体器件PKG的总功率消耗可以减少。
图5是根据本实施例的第一闪存存储器FM1的存储器块BL0和BL1的第一硬宏配置图。如图5中所示，存储器块BL0和BL1中的每个存储器块包括：解码器电路DEC0和DEC1、存储器单元阵列MSAL0和MSAL1、多个感测放大器SA、控制电路SACL和输出驱动器OUTDR，输出驱动器OUTDR是输出电路。
解码器电路DEC0和DEC1的多个输出中的每个输出通过半导体芯片CHP中的布线被电连接到存储器单元阵列MSAL0和MSAL1的多个字线WL。另外，存储器单元阵列MSAL0和MSAL1的多个数据线DL的输出部分通过半导体芯片CHP中的布线，经由晶体管pMOS，而被电连接到多个感测放大器SA的输入部分。
控制电路SACL通过半导体芯片CHP中的布线被电连接到多个晶体管pMOS的栅极。多个感测放大器SA的输出部分通过半导体芯片CHP中的布线被电连接到输出驱动器OUTDR的锁存电路Latch。
CPU数据总线CPU_DA_BUS分别电连接到存储器块BL0和BL1的输出驱动器OUTDR的输出部分，并且将输出程序数据传送给CPU。CPU地址总线CPU_AD_BUS电连接到存储器块BL0和BL1中的每个存储器块的解码器电路DEC的输入部分，并且来自CPU的信号被输入到解码器电路DEC的输入部分。解码器电路DEC从CPU接收信号，并将经处理的信号传送到存储器单元阵列MSAL。CPU数据总线CPU_DA_BUS和CPU地址总线CPU_AD_BUS均是半导体芯片CHP中的布线。
如上所描述，通过将第一闪存存储器FM1的每个存储器块配置成由图5中所示的每个存储器单元阵列MSAL的感测放大器SA来读取，被存储在如下存储器块中的程序数据可以被读取：该存储器块是程序数据使用区域PG。另外，第一电源电压向如下存储器块的供应可以通过关断电源控制开关来停止：该存储器块是程序数据未使用区域NPG的。结果，流过如下存储器块的不必要的消耗电流可以减少：该存储器块是程序数据未使用区域NPG。结果，半导体器件PKG的总功率消耗可以减少。
图6是根据本实施例的第一闪存存储器FM1的存储器块BL0和BL1的第二硬宏配置图。图6的硬宏配置与图5的硬宏配置之间的不同之处在于，相应的存储器块的存储器单元阵列MSAL被组合，并且所存储的程序数据通过一个感测放大器SA被读出。具体地，存储器块BL0的存储器单元阵列MSAL0的字线WL电连接到解码器电路DEC0的输出部分，存储器块BL1的存储器单元阵列MSAL1的字线WL电连接到解码器电路DEC1的输出部分，并且存储器单元阵列MSAL0的数据线DL和存储器单元阵列MSAL1的数据线DL中的每个数据线，经由晶体管pMOS，电连接到多个感测放大器SA的输入部分。
在该配置中，与图5的配置相比，由于电源控制开关SW未电连接到多个存储器单元阵列MSAL，所以来自多个存储器单元阵列MSAL的相应的存储器块BL0至BLX的第一电源电压的供应不能被停止。然而，在该配置中，由于电源控制开关电连接到任意解码器电路DEC，该任意解码器电路DEC连接到多个存储器单元阵列MSAL中的每个存储器单元阵列，并且电连接到未示出的任意外围控制电路，因此第一电源电压向这些电路的供应可以被停止。这样，流过未被使用的解码器电路DEC和外围控制电路的不必要的消耗电流可以减少。结果，半导体器件PKG的总功率消耗可以减少。
<半导体器件的电源控制操作模式>
接下来，将描述电源控制的操作模式。如图3中所示，CPU被提供有用于选择功率控制操作模式的模式单元端子MODE_SEL和用于复位CPU的复位端子Reset。
存在两种类型的操作模式，用于以存储器块为单位来执行电源控制：“正常操作模式”和“闪存存储器重写操作模式”。具体地，这两种操作模式通过模式单元端子MODE_SEL来切换。
图7是根据本实施例的正常操作模式的操作定时图。图8是根据本实施例的闪存存储器重写操作模式的操作定时图。正常操作模式是如下模式，在此模式中，CPU执行被存储在闪存存储器FM1中的程序数据。闪存存储器重写操作模式是如下模式，在此模式中，经由CPU对被存储在闪存存储器FM1中的程序数据的擦除和写入是在要被电源控制的存储器块单元中来执行的。下面描述每种操作模式的细节。
(正常操作模式的说明)
图3中所示的模式单元端子MODE_SEL被设置为低，并且复位信号被输入到复位端子Reset或微计算机MCU，以释放微计算机MCU的复位并且启动微计算机MCU(图7中的S1)。
CPU读取被预先存储在图3的ROM中的引导程序(图7的Ope1)，并且通过图3的控制电路WECL读取针对第二闪存存储器FM2的每个存储器块设置的标志信息(图7中的Ope2)。标志信息为“1”的存储器块是存储器块BL0、BL1和BL2，并且连接到该存储器块的电源控制开关SW0、SW1和SW2被导通。这里，具有标志“0”的存储器块是存储器块BL3，并且连接到存储器块BL3的电源控制开关SW3被关断(图7中的Ope3和Ope4)。
此后，CPU跳转到被存储在第一闪存存储器FM1中的程序，并且CPU开始操作(图7中的Ope5)。
(闪存存储器重写操作模式的说明)
将以存储器块BL3的擦除、以及存储器块BL2的写入为例示。
首先，第二电源电压是从闪存存储器写入/擦除电源PWWE分别被供应给第一闪存存储器FM1的多个存储器块BL0、BL1、BL2和BL3的存储器单元阵列MSAL。
接下来，模式单元端子MODE_SEL变为高，并且复位信号被输入到复位端子Reset或微计算机MCU，以取消微计算机MCU的复位，从而启动微计算机MCU(图8中的S2)。
CPU读取被存储在图3的ROM中的闪存重写程序(图8中的Ope6)。
CPU将第一闪存存储器FM1中的要被擦除的存储器块BL3的程序数据擦除(图8中的Ope7)。此后，CPU将第二闪存存储器FM2的存储器块BL3的标志信息设置为“OFF(0)”(图8中的Ope8)。
然后，CPU将第二闪存存储器FM2的存储器块BL2的标志信息设置为“ON(1)”(图8中的Ope9)。此后，CPU将预先确定的程序数据写入到第一闪存存储器FM1的存储器块BL2中(图8中的Ope10)。
如上所描述的，“正常操作模式”和“闪存存储器重写操作模式”已经被描述为用于以存储器块为单位来执行电源控制的操作模式。如上所描述的用于控制第二闪存存储器FM2的操作、以及第一闪存存储器FM1的相应的存储器块的电源控制开关的程序被预先存储作为ROM的引导程序。因此，用户可以在用户没有意识到控制的情况下，容易地使用半导体器件PKG。
(正常操作模式的修改示例的说明)
另外，在正常操作模式时，CPU基于由被存储在ROM中的引导程序针对第二闪存存储器FM2的每个存储器块而设置的标志信息，来控制被连接到第一闪存存储器FM1的每个存储器块的电源控制开关，但是基于针对第二闪存存储器FM2的每个存储器块而设置的标志信息，控制电路WECL可以控制电源控制开关。
图9是根据本实施例的正常操作模式中的控制电路WECL和CPU的操作定时图。图3中所示的模式单元端子MODE_SEL被设置为低，并且复位信号被输入到复位端子Reset或微计算机MCU，以取消微计算机MCU的复位并且启动微计算机MCU(图9中的S3)。
CPU读取预先被存储在图3中所示的ROM中的引导程序(图9中的Ope15)，并且向控制电路WECL发出功率控制命令(图9中的Ope16)。在从CPU接收到功率控制命令之后，控制电路WECL读取针对第二闪存存储器FM2的存储器块中的每个存储器块而设置的标志信息(图9中的Ope11)。此处，标志信息为“1”的存储器块是存储器块BL0、BL1、BL2和BL3，并且连接到该存储器块的功率控制开关SW0、SW1、SW2和SW3被导通。标志信息为“0”的存储器块是存储器块BL4、BL5和BL6，并且连接到该存储器块的电源控制开关SW4、SW5和SW6被关断(图9中的Ope12和Ope13)。在控制电路WECL执行这些设置的同时，CPU等待来自控制电路WECL的响应(图9中的Ope17)。
当控制电路WECL的设置完成时，控制电路WECL将完成响应返回给CPU(图9中的Ope14)。
在从控制电路WECL接收完成响应之后(图9中的Ope18)，CPU跳转到被存储在第一闪存存储器FM1中的程序，并且开始该程序的操作(图9中的Ope19)。
(闪存存储器重写操作模式的修改示例的说明)
另外，在闪存存储器重写操作模式时，控制电路WECL可以通过CPU的指令来更新针对第二闪存存储器FM2的每个存储器块而设置的标志信息。
图10是根据本实施例的当标志信息在闪存存储器重写操作模式中被擦除时，控制电路和CPU的操作定时图。
首先，第二电源电压是从闪存存储器写入/擦除电源PWWE被供应给第一闪存存储器FM1的多个存储器块BL0至BL6的存储器单元阵列MSAL。
接下来，模式单元端子MODE_SEL变为高，并且复位信号被输入到复位端子Reset或微计算机MCU，以取消微计算机MCU的复位，并且启动微计算机MCU(图10中的S4)。
CPU读取被存储在图3中所示的ROM中的闪存重写程序(图10中的Ope23)。并且，CPU向控制电路WECL发出用以擦除存储器块BL3的标志信息的指令(图10中的Ope24)。
在从CPU接收到用以擦除标志信息的命令之后，控制电路WECL从第一闪存存储器FM1擦除要被擦除的存储器块BL3的程序数据(图10中的Ope20)。然后，控制电路WECL将第二闪存存储器FM2的存储器块BL3的标志信息设置为“OFF(0)”(图10中的Ope21)。在控制电路WECL执行这些设置的同时，CPU等待来自控制电路WECL的响应(图10中的Ope25)。
当控制电路WECL的设置完成时，控制电路WECL将完成响应返回给CPU(图10中的Ope22)。
当CPU从控制电路WECL接收到完成响应时(图10中的Ope26)，CPU结束一系列的擦除操作。
图11是根据本实施例的当标志信息在闪存存储器重写操作模式中被写入时，控制电路WECL和CPU的操作定时图。
首先，第二电源电压是从闪存存储器写入/擦除电源PWWE被供应给第一闪存存储器FM1的多个存储器块BL0至BL6的存储器单元阵列MSAL。
接下来，模式单元端子MODE_SEL变为高，并且复位信号被输入到复位端子Reset或微计算机MCU，以取消微计算机MCU的复位，从而启动微计算机MCU(图11的步骤S5)。
CPU读取被存储在图3中所示的ROM中的闪存重写程序(图11中的Ope30)。然后，CPU向控制电路WECL发出用以写入存储器块BL3的标志信息的命令(图11中的Ope31)。
在从CPU接收到用以写入标志信息的命令之后，控制电路WECL将预先确定的程序数据写入到第一闪存存储器FM1的存储器块BL3中(图11中的Ope27)，其中该标志信息是将要被写入到该第一闪存存储器FM1的存储器块BL3。然后，控制电路WECL将第二闪存存储器FM2的存储器块BL3的标志信息设置为“ON(1)”(图11中的Ope28)。在控制电路WECL执行这些设置的同时，CPU等待来自控制电路WECL的响应(图11中的Ope32)。
当控制电路WECL的设置完成时，控制电路WECL将完成响应返回给CPU(图11中的Ope29)。
当CPU从控制电路WECL接收到结束响应时(图11中的Ope33)，CPU结束一系列的写入操作。
上面描述了正常操作模式和闪存存储器重写操作模式中的每一者的修改示例。结果，(1)由于CPU没必要参考或设置针对第二闪存存储器FM2的存储器块中的每个存储器块而设置的标志信息，故相应的操作模式的程序可以被简化。另外，(2)由于CPU没必要参考或设置针对第二闪存存储器FM2的每个存储器块而设置的标志信息，故CPU没必要向用户公开第二闪存存储器FM2的存在。此外，(3)由于控制电路WECL基于针对第二闪存存储器FM2的每个存储器块而设置的标志信息来控制电源控制开关，故与CPU基于针对第二闪存存储器FM2的每个存储器块设置的标志信息来执行电源控制开关的控制的情况相比，可以缩短当系统在正常操作模式时被启动时的启动时间。另外，(4)由于控制电路WECL设置第二闪存存储器FM2，故与CPU执行该设置的情况相比，擦除/写入第一闪存存储器FM1所需的时间可以被缩短。
<半导体芯片内部的电路配置的第一修改示例>
图12是根据本实施例的用于防止存储器块的读取错误的电路图，在该存储器块中，第一电源电压的供应被停止。至此，已经描述了第二闪存存储器FM2被设立，并且描述了基于被存储在第二闪存存储器FM2中的针对每个存储器块设置的标志信息，要被供应给第一闪存存储器FM1的第一电源电压是针对每个存储器块来闭合/断开控制的。
在这种情况下，CPU可能会错误地读出未向其供应第一电源电压的存储器块。因此，如图12中所示，选择器Selector可以被提供在闪存模块FMJ的输出处，并且固定值可以基于被存储在第二闪存存储器FM2中的针对每个存储器块的标志信息而被读出。该固定值优选是低水平或未定义的指令代码，在该低水平处没有电流流过。结果，即使当未向其供应第一电源电压的存储器块BL0被错误地读出时，该固定值被读出，从而可以防止读出固定值的故障。
<半导体芯片内部的电路配置的第二修改示例>
另外，第一闪存存储器FM1可以是例如具有A侧和B侧的双库(dual-bank)模式。图13是当第一闪存存储器FM1处于双库模式时，形成在本实施例的半导体芯片CHP中的多个电路的电路框图。
在这种情况下，如图13中所示，通过在第二闪存存储器FM2中新提供用于辨别A侧和B侧的1比特的辨别电路，辨别电路在此处是存储器块BL7的标志信息和AND电路ANDC，第一电源电压可以针对每个存储器块来被闭合/断开控制。
更具体地，通过提供这种辨别电路，在其中未存储有第一闪存存储器FM1的程序数据的一侧，功率控制开关被关断，并且在存储有程序数据的一侧，电源控制开关被导通。结果，由于第一电源电压未被供应给未存储有程序数据的第一闪存存储器FM1的一侧，因此与未提供辨别电路的情况相比，不必要的消耗电流可以减少。结果，半导体器件PKG的总功率消耗可以减少。
当微计算机MCU可以确定微计算机MCU是使用双库模式的A侧还是B侧时，该设置内容可以在第二闪存存储器FM2中新提供的确定位中被反映，在该情况下，确定位是存储器块BL7。
尽管这里主要以微计算机为例示，但是到目前为止已经描述的数个特征不限于微计算机，并且可以应用于被称为系统LSI或SOC(片上系统)的半导体芯片。
尽管这里以QFP作为封装类型的示例进行了描述，但是封装类型不限于此。例如，BGA(球状栅格阵列)封装或LGA(平面栅格阵列)封装可以被采用，在BGA封装或LGA封装中，半导体芯片被安装在中介(interposer)衬底上并且经由金属导线或凸块而被电连接到该中介。在这种情况下，在如下表面上提供的多个球状电极和平面(land)电极用作外部端子：该表面与中介衬底的半导体芯片被安装在其上的表面相对。
尽管半导体封装已经被描述作为半导体器件，在该半导体封装中，半导体芯片利用密封件来密封，但是半导体芯片本身可以被定义为半导体器件。

Claims (15)

1.一种半导体器件，包括：
半导体芯片，包括：
第一非易失性存储器，具有第一存储器块和第二存储器块；
CPU，控制所述第一非易失性存储器；
第一开关，被电连接到所述第一存储器块，并且控制第一电源电压向所述第一存储器块的供应；
第二开关，被电连接到所述第二存储器块，并且控制所述第一电源电压向所述第二存储器块的供应；以及
第二非易失性存储器，被电连接到所述第一开关和所述第二开关中的每一开关，并且存储用于控制所述第一开关和所述第二开关的标志信息，
其中所述第一开关和所述第二开关中的每一开关的控制是基于所述标志信息来执行，所述标志信息指示要被CPU执行的程序数据是否被写入在所述第一存储器块和所述第二存储器块中。
2.根据权利要求1所述的半导体器件，
其中当所述程序数据被写入在所述第一存储器块中、并且所述第二存储器块是空白时，所述第一开关和所述第二开关通过所述标志信息被控制，所述标志信息被定义成使得所述第一电源电压被供应给所述第一存储器块，并且所述第一电源电压不被供应给所述第二存储器块。
3.根据权利要求2所述的半导体器件，
其中所述标志信息包括第一标志信息，所述第一标志信息定义：所述第一开关通过所述程序数据被写入在所述第一存储器块中而被导通；以及第二标志信息，所述第二标志信息定义：所述第二开关通过所述第二存储器块是空白而被关断。
4.根据权利要求3所述的半导体器件，
其中所述第一存储器块包括：
第一解码器电路，来自CPU的信号被输入到所述第一解码器电路；
第一存储器单元阵列，被电连接到所述第一解码器电路的输出部分以写入所述程序数据；
第一感测放大器，经由所述第一存储器单元阵列和第一晶体管被电连接到输入部分；
第一控制电路，被电连接到所述第一感测放大器的输出部分以控制所述第一晶体管的栅极；以及
第一输出电路，被电连接到所述第一感测放大器的输出部分，以将从所述第一存储器单元阵列输出的所述程序数据发送到CPU，以及
其中所述第二存储器块包括：
第二解码器电路，来自CPU的信号被输入到所述第二解码器电路；
第二存储器单元阵列，被电连接到所述第二解码器电路的输出部分以写入所述程序数据；
第二感测放大器，经由所述第二存储器单元阵列和第二晶体管被电连接到所述第二解码器电路的输入部分；
第二控制电路，用于控制所述第二晶体管的栅极；以及
第二输出电路，被电连接到所述第二感测放大器的输出，以将从所述第二存储器单元阵列输出的所述程序数据发送到CPU。
5.根据权利要求4的半导体器件，
其中所述第一存储器单元阵列的数据线经由所述第一晶体管被电连接到所述第一感测放大器的所述输入部分，
其中所述第一存储器单元阵列的字线经由所述第一晶体管被电连接到所述第一解码器电路的所述输出部分，
其中所述第二存储器单元阵列的数据线经由所述第二晶体管被电连接到所述第二感测放大器的所述输入部分，以及
其中所述第二存储器单元阵列的字线经由所述第二晶体管被电连接到所述第二解码器电路的所述输出部分。
6.根据权利要求5所述的半导体器件，
其中所述第一开关和所述第二开关被电连接到外部端子，所述第一电源电压是从外部提供的电源被供应给所述外部端子，以及
其中所述半导体芯片由密封件来密封。
7.根据权利要求3所述的半导体器件，
其中所述第一存储器块包括：
第一解码器电路，来自CPU的信号被输入到所述第一解码器电路；以及
第一存储器单元阵列，被电连接到所述第一解码器电路的输出部分以写入所述程序数据，
其中所述第二存储器块包括：
第二解码器电路，来自CPU的信号被输入到所述第二解码器电路；以及
第二存储器单元阵列，被电连接到所述第二解码器电路的输出部分以写入所述程序数据，其中还包括：
感测放大器，具有经由晶体管被电连接到所述第二存储器单元阵列的输入部分；
控制电路，用于控制所述晶体管的栅极；以及
输出电路，被电连接到所述感测放大器的输出部分，以将从所述第一存储器单元阵列或所述第二存储器单元阵列输出的所述程序数据发送到CPU，
其中所述第一开关被电连接到所述第一解码器电路，并且没有被电连接到所述第一存储器单元阵列，以及
其中所述第二开关被电连接到所述第二解码器电路，并且没有被电连接到所述第二存储器单元阵列。
8.根据权利要求7所述的半导体器件，
其中所述第一存储器单元阵列的字线被电连接到所述第一解码器电路的所述输出部分，
其中所述第二存储器单元阵列的字线被电连接到所述第二解码器电路的所述输出部分，以及
其中所述第一存储器单元阵列的所述数据线和所述第二存储器单元阵列的所述数据线中的每一数据线经由所述晶体管被电连接到所述感测放大器的所述输入。
9.根据权利要求8所述的半导体器件，
其中所述第一开关和所述第二开关被电连接到外部端子，所述第一电源电压是从外部电源被供应给所述外部端子，并且所述半导体芯片由密封件来密封。
10.一种半导体器件，包括：
半导体芯片，包括：
第一非易失性存储器，具有在A侧上的第一存储器块和第二存储器块，以及在B侧上的第三存储器块和第四存储器块；
CPU，被电连接到所述第一存储器块；
第一开关，被电连接到所述第一存储器块，并且控制第一电源电压向所述第一存储器块的供应；
第二开关，被电连接到所述第二存储器块，并且控制所述第一电源电压向所述第二存储器块的供应；
第三开关，被电连接到所述第三存储器块，并且控制所述第一电源电压向所述第三存储器块的供应；
第四开关，被电连接到所述第四存储器块，并且控制所述第一电源电压向所述第四存储器块的供应；
第二非易失性存储器，被电连接到所述第一开关、所述第二开关、所述第三开关和所述第四开关中的每一开关，并且用于控制所述第一开关、所述第二开关、所述第三开关和所述第四开关的标志信息被存储在所述第二非易失性存储器中；以及
多个辨别电路，辨别所述A侧或所述B侧，并且被电连接到所述第一开关、所述第二开关、所述第三开关和所述第四开关中的每一开关，
其中所述辨别电路基于所述标志信息，辨别要被CPU执行的程序数据是否是被写入到所述A侧和所述B侧，并且所述第一开关、所述第二开关、所述第三开关和所述第四开关的所述控制是基于所述辨别电路的辨别结果来执行。
11.根据权利要求10的半导体器件，
其中所述第一开关、所述第二开关、所述第三开关和所述第四开关被控制，使得当所述程序数据被写入在所述A侧上、并且所述B侧为空白时，所述第一电源电压被供应给所述第一存储器块和所述第二存储器块，并且所述第一电源电压不被供应给所述第三存储器块和所述第四存储器块。
12.一种半导体器件的电源控制方法，包括以下步骤：
(a)由CPU读取被存储在ROM中的引导程序；
(b)在所述步骤(a)之后，由CPU从第二非易失性存储器读取标志信息，所述标志信息用于控制第一开关和第二开关，所述第一开关被电连接到第一非易失性存储器的第一存储器块，所述第二开关被电连接到所述第一非易失性存储器的第二存储器块；以及
(c)在所述步骤(b)之后，基于所述标志信息控制所述第一开关和所述第二开关，由此CPU控制第一电源电压向所述第一存储器块的供应、以及所述第一电源电压向所述第二存储器块的供应，
其中所述标志信息是指示要被CPU执行的程序数据是否已经被写入到所述第一存储器块和所述第二存储器块的信息。
13.根据权利要求12所述的半导体器件的电源控制方法，
其中所述标志信息包括第一标志信息，所述第一标志信息定义：所述第一开关通过所述程序数据被写入在所述第一存储器块中而被导通；以及第二标志信息，所述第二标志信息定义：所述第二开关通过所述第二存储器块是空白而被关断。
14.根据权利要求13所述的半导体器件的电源控制方法，
其中所述半导体器件包括半导体芯片，所述半导体芯片包括CPU、ROM、所述第一非易失性存储器和所述第二非易失性存储器。
15.根据权利要求12所述的半导体器件的电源控制方法，
其中在所述步骤(c)之后，CPU跳转到被存储在所述第一非易失性存储器中的所述程序数据，并且启动所述程序数据的操作，并且所述半导体器件的所述电源控制方法启动。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03266091A (ja) * 1990-03-16 1991-11-27 Canon Inc Ｉｃカードシステム
JP4046877B2 (ja) 1998-12-14 2008-02-13 株式会社ルネサステクノロジ 一括消去型不揮発性メモリおよび携帯電話
KR100632952B1 (ko) * 2004-09-30 2006-10-11 삼성전자주식회사 정전으로 인한 프로그램 페일의 유무를 판별할 수 있는방법 및 장치
JP4794530B2 (ja) 2007-10-26 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置および携帯電話
JP2009258925A (ja) 2008-04-15 2009-11-05 Toshiba Corp 計算機システムおよび計算機システムのメモリ管理方法
KR101543763B1 (ko) * 2009-03-17 2015-08-12 삼성전자주식회사 집적 회로 카드
JP2012208564A (ja) * 2011-03-29 2012-10-25 Sanyo Electric Co Ltd プログラム処理装置
JP2013196740A (ja) * 2012-03-22 2013-09-30 Toshiba Corp 半導体記憶装置およびその駆動方法
JP6613908B2 (ja) * 2016-01-14 2019-12-04 株式会社オートネットワーク技術研究所 給電制御装置
KR102475446B1 (ko) * 2016-09-20 2022-12-08 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
US10930323B2 (en) * 2017-01-10 2021-02-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with reduced power consumption and operation method thereof, electronic component, and electronic device

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