JP2005190312A - マルチチップパッケージ型メモリシステムおよびコンピュータシステム - Google Patents

Abstract

【課題】システム起動時にシステム起動プログラムをパッケージ内でフラッシュメモリからRAM にコピーし、フラッシュメモリのファイル記録容量を確保し、全体としてのビットコストを下げる。
【解決手段】NAND型フラッシュメモリとSRAMとをマルチチップパッケージに実装し、NAND型フラッシュメモリの中にシステム設定プログラムを格納しておき、システムの起動時に、NAND型フラッシュメモリ中のシステム設定プログラムを読み出してSRAMに書き込むように制御する。
【選択図】 図１

Description

本発明は、メモリシステムおよびそれを用いたコンピュータシステムに係り、特にマルチチップパッケージ型メモリシステムにおけるシステム起動制御に関するに関するもので、例えば携帯機器等のメモリ実装体積の小型化が要求される分野で使用される。

一般に、コンピュータシステムに接続されるメモリ集積回路(LSI)や入出力(I/O)装置は、中央処理装置(Central Processor Unit; CPU)の制御によってアクセスされる。最近のコンピュータシステムにおいては、外部メモリとして、複数種類のメモリLSIからなるメモリシステムが接続される場合がある。

図７は、従来のコンピュータシステムの一構成例を示す。90はCPU、91はアドレスバス、データバス、制御信号バスからなるシステムバス、92は例えばダイナミックメモリ（Dynamic Random Access Memory; DRAM）などのメモリ集積回路(LSI)、100はメモリシステムである。

メモリシステム100は、例えば、ノア(NOR)型フラッシュ(Flash)メモリ93、スタティック型メモリ(Static Random Access Memory; SRAM)94およびナンド(NAND)型フラッシュメモリ95を有する。システム起動時に必要なBIOSなどの制御プログラムを含むシステム起動プログラムは、通常、NOR型フラッシュメモリ93に格納されており、システム起動時にCPU90がシステム起動プログラムを読み出して実行する。

システム起動プログラムがNOR型フラッシュメモリ93に格納されている理由は、NOR型フラッシュメモリ93はランダムアクセスの読出し速度が60ns〜70ns前後と比較的速いので、直接にNOR型フラッシュメモリ93からプログラムコードを読出しながら実行してもコンピュータシステム全体として速度性能上の性能が損なわれないからである。

一方、NAND型フラッシュメモリ95は、NOR型フラッシュメモリ93と比べて、ランダムアクセス読出しは遅いが、書き込み／消去動作およびシリアル読出し動作は速いという特徴があり、メモリセル面積が小さいのでより安いビットコストを実現できるという長所を有する。このNAND型フラッシュメモリ95の用途としては、書き換え頻度がある程度多く、読み出しはシリアルで行う画像や音楽データなどのようなファイルの記録に向いている。

このようなフラッシュメモリの特性を考慮して、近年、携帯電話などのシステムでは、プログラム記録用にはNOR型フラッシュ、画像や音楽データなどのファイル記録用にはNAND型フラッシュメモリの両方を搭載して使い分けている。将来、システム全体として画像や音楽データなどファイルの記録の用途でのビット容量が増加すると、不揮発性メモリの中で容量規模の点でファイル記録用のフラッシュメモリが支配的になるという傾向が予想される。

このような背景を基に、コンピュータシステムで使用するフラッシュメモリとしては、ファイルの記録の用途に向いているNAND型フラッシュメモリのみとすることによって、メモリの実装面積を小さくし、さらに全体としてのビットコストを下げたいというシステム側からの要求が強まっている。

一方、機器の小型化が強く要求される携帯端末などのコンピュータシステムに使用されるメモリシステムは、小型化が求められており、近年では、単一パッケージ内に複数のメモリLSIチップを収納するマルチチップパッケージ(Multi Chip Package; MCP)型メモリシステムが用いられるようになっている。このようなMCP型メモリシステムにおいて、システム起動プログラムの処理を適切に行い、ファイル記録容量の確保、ビットコストの低減を図ることが望まれている。

なお、フラッシュメモリとRAMを１つのパッケージに実装する技術が特許文献１に開示されている。また、EEPROMと、EEPROMと同一の容量のRAMを有し、RAMにはEEPROMのデータが転送され、通常のデータの読み書きはRAMに対して行い、RAMのデータが変更された時のみEEPROMへデータを書き込む技術が特許文献２に開示されている。また、システムの起動時にフラッシュメモリの中に格納されたプログラムを読み出してRAMに書き込む技術が特許文献３に開示されている。
特開平５−２９９６１６号公報 特開平６−４４１０号公報 特開平１１−３５３２２９号公報

上記したように従来のコンピュータシステムに使われるメモリシステムは、システム起動プログラムを格納するNOR型フラッシュメモリとファイル記録用の他のフラッシュメモリをそれぞれ使用すると、不揮発性メモリの実装面積が大きくなり、全体としてビットコストが高くなるという問題があった。

本発明は上記の問題点を解決すべくなされたもので、システム起動時にシステム起動プログラムの処理を適切に行い、ファイル記録容量の確保、ビットコストの低減を図り、全体としてのビットコストを下げたいというシステム側からの強い要求に対応し得るマルチチップパッケージ型メモリシステムを提供することを目的とする。

また、本発明の他の目的は、システム起動時に本発明のマルチチップパッケージ型メモリシステムを用いてシステム起動プログラムを揮発性メモリに高速にコピーし、システム起動プログラムを高速に実行し得るコンピュータシステムを提供することにある。

本発明のマルチチップパッケージ型メモリシステムは、１つのパッケージに実装され、システム起動プログラムを格納した電気的消去・再書き込み可能なノア型フラッシュメモリ以外のフラッシュメモリのいずれかである不揮発性メモリ集積回路およびそれよりもランダムアクセス動作の速い揮発性メモリ集積回路と、前記パッケージに形成され、前記不揮発性メモリ集積回路および揮発性メモリ集積回路に共通に接続されたアドレスバスおよびデータバスを含む内部バスと、前記不揮発性メモリ集積回路あるいは前記揮発性メモリ集積回路に内蔵され、または前記パッケージに実装されて前記内部バスに接続された他の集積回路に内蔵され、システム起動時に前記不揮発性メモリ集積回路から前記システム起動プログラムを読み出し、この読み出しデータを前記データバスを介して前記揮発性メモリ集積回路に転送して書き込むように制御する機能を有する制御回路部とを具備することを特徴とする。

また、本発明のコンピュータシステムは、アドレスバスおよびデータバスを含む内部バスを備えた１つのパッケージに実装されるとともに前記内部バスに接続され、コンピュータシステムの起動プログラムを格納した電気的消去・再書き込み可能な不揮発性メモリ集積回路およびそれよりもランダムアクセス動作の速い揮発性メモリ集積回路と、前記不揮発性メモリ集積回路あるいは前記揮発性メモリ集積回路に内蔵され、または前記パッケージに実装されて前記内部バスに接続された他の集積回路に内蔵され、システム起動時に前記不揮発性メモリ集積回路から前記起動プログラムを読み出し、この読み出しデータを前記データバスを介して前記揮発性メモリ集積回路に転送して書き込むように制御する機能を有する制御回路部とを具備するマルチチップパッケージ型メモリシステムと、前記マルチチップパッケージ型メモリシステムが接続されたシステムバスと、前記システムバスを介して前記マルチチップパッケージ型メモリシステムが外部メモリとして接続され、システム起動時に前記制御回路部によって前記揮発性メモリ集積回路に書き込まれた起動プログラムを実行するように制御する中央処理装置とを具備することを特徴とする。

本発明のマルチチップパッケージ型メモリシステムによれば、システム起動時にシステム起動プログラムをパッケージ内でフラッシュメモリからRAMにコピーし、フラッシュメモリのファイル記録容量を確保し、全体としてのビットコストを下げることができる。

また、本発明のコンピュータシステムによれば、システム起動時にシステム起動プログラムを高速にコピーし、システム起動プログラムを高速に実行することができる。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るMCP型メモリシステムがコンピュータシステムの外部メモリの一部として接続された状態を概略的に示すブロック図である。図１において、メモリシステム30は、１つのパッケージ内に複数種類のメモリLSI11,12,13と１個の制御用LSI15が共通に実装されている。上記複数種類のメモリLSI11,12,13のうち、メモリLSI11は不揮発性メモリLSIであり、メモリLSI12は揮発性である。すなわち、上記複数種類のメモリLSI11,12,13として、少なくとも不揮発性メモリLSI（11）と、それよりもランダムアクセス動作の速い揮発性メモリLSI（12）とを含む。

不揮発性メモリLSIである上記メモリLSI11は、電気的消去・再書き込み可能な読み出し専用メモリ(EEPROM)であって、一括消去可能なフラッシュメモリのうちでNOR型フラッシュメモリ以外のNAND型フラッシュメモリ、あるいはアンド(AND)型フラッシュメモリ、あるいは多値ノア型フラッシュメモリのいずれかであり、コンピュータシステムの起動に必要なシステム起動プログラム（初期設定プログラムを含む）を格納している。

また、揮発性メモリLSIであるメモリLSI12は、大容量、高性能のSRAM、DRAMなどのRAMのうちのいずれか１つである。ここで、SRAMは擬似SRAM(Pseudo SRAM; PSRAM) も含む広い意味を有し、DRAMは同期型ダイナミックメモリ(Synchronous DRAM; SDRAM)も含む広い意味を有する。

本例では、同一パッケージ内に、メモリLSI11としてNAND型フラッシュメモリ、メモリLSI12としてSRAM、メモリLSI13として例えばROMと共に、１個の制御用LSI15が実装されている例を示している。

前記パッケージには、ローカルアドレスバスであるアドレスバス311、ローカルデータバスであるデータバス312、ローカル制御バスである制御バス313を含む内部バス31が形成されており、この内部バス31に前記各LSI11,12,13,15 が共通に接続されている。そして、内部バス31がコンピュータシステムのシステムバス22に接続され、メモリシステム30はコンピュータシステムの外部メモリとして使用される。システムバス22には、CPU21、通常のメモリなどが接続されている。

各メモリLSI11,12,13は、そのうちの任意の特定のメモリに対して、パッケージ外部あるいは制御用LSI15からアクセス動作が可能になっている。この場合、メモリLSI11,12,13が本来持っているインターフェース仕様を介して読み出し(Read)、書き込み(Write) 、消去(Erase) などの所定のアクセス動作が可能である。

制御用LSI15は、コンピュータシステムの電源投入時あるいはシステムリセット時、ブート時などのシステム起動時にメモリLSI（NAND型フラッシュメモリ）11からシステム起動プログラムを読み出し、これをデータバス312を介してメモリLSI（SRAM）12に転送して書き込むように制御する機能を有する制御回路部を内蔵している。ここで、制御回路部として、例えば制御回路151およびデータバッファ152を持たせておくことにより、制御回路151によって、メモリLSI（NAND型フラッシュメモリ）11からシステム起動プログラムを読み出してデータバス312 を介してデータバッファ152に書き込み、さらに、データバッファ152からデータを読み出して再びデータバス312を介してメモリLSI（SRAM）12に転送する機能を持たせている。

CPU21は、システム起動時に制御用LSI15の制御回路151を起動させ、この制御回路151がメモリLSI（NAND型フラッシュメモリ）11からシステム起動プログラムを読み出してデータバス312を介してメモリLSI（SRAM）12に転送して書き込んだ後、メモリLSI（SRAM）12にアクセスしてシステム起動プログラムを実行する機能を有する。

なお、上記制御回路151のシステム起動プログラムの転送動作は、CPU21からの指示をトリガーとする以外に、システム起動時に発生されるパワーオンリセット信号が直接、制御回路151に供給されることをトリガーとしてもよい。

図２は、図１のMCP型メモリシステム30の一実装例を概略的に示す断面図である。図２において、実装基板41は、上面と裏面にそれぞれ配線パターン42が形成され、それらの一部がスルーホール配線43を介して接続され、裏面に外部接続端子（例えばボールグリッドアレイ）44が形成されている。本例では、配線パターン42の一部として前記内部バス31が形成されている。この実装基板上に複数のLSI チップが適宜に接着剤45やスペーサ46を介して積み重ねられている。そして、各LSIチップのパッドと実装基板上面の配線パターン42の一部（パッド）との間がボンディングワイヤ47により接続された状態で、例えば樹脂48により封止され、全体として小型、薄型のスタック構造のマルチチップパッケージ(Stacked MCP)型メモリシステムが構成されている。

上記したようなMCP型メモリシステムを用いた図１のコンピュータシステムは、システム起動時に、制御用LSI15の制御によって、メモリLSI（NAND型フラッシュメモリ）11に予め格納してあるシステム起動プログラムを読み出してメモリLSI（SRAM）12に転送して書き込む動作を行う。この際、メモリLSI（NAND型フラッシュメモリ）11からシステム起動プログラムを読み出しながら、そのタイミング仕様に合ったサイクルタイムでメモリLSI（SRAM）12に対して書き込みアドレスを与えながら、書き込み動作を実行させる。

この場合、転送データをMCP型メモリシステム30の外部の別のメモリ領域に置いてから改めてRAMに書き込むという制御と異なり、データ転送をMCP型メモリシステム30内で直接に行っているので、極めて高速にデータ転送を実現することができる。また、本来はランダムアクセスが遅いメモリLSI（NAND型フラッシュメモリ）11にシステム起動プログラムを格納しているにも拘らず、システム起動プログラムをシリアルに読み出してメモリLSI（SRAM）12へ転送する動作に関して速度低下は問題ない。

システム起動時に上記したようにプログラムファイルをメモリLSI（SRAM）12に一度格納した後は、ランダムアクセスが高速なメモリLSI（SRAM）12からプログラムコードを読み出してプログラムを実行する。したがって、システム電源が切断されない限り、メモリLSI（SRAM）12をキャッシュメモリとして使えるので便利であり、システム性能として高速性能を実現できる。

結果として、従来から用いられてきたビットコストの高いNOR型フラッシュメモリにシステム起動プログラムを格納する必要がなくなり、ビットコスト的に有利なメモリLSI（NAND型フラッシュメモリ）11を使用してシステム起動プログラムを格納しておくことにより、NOR型フラッシュメモリを使用せずに済むので、ビットコストの削減にも大いに有効である。さらに、複数のメモリLSI11,12,13および制御用LSI15のチップをMCP型メモリシステム30に実装することにより、その実装体積を小さくし、コンピュータシステム全体の小型化にも大きく貢献することができるので、携帯電話など小型機器内の構成部品として有効である。なお、メモリLSI（NAND型フラッシュメモリ）11に代えて、AND 型フラッシュメモリあるいは多値NOR 型フラッシュメモリを用いた場合も、NAND型フラッシュメモリを用いた場合と同様の効果が得られる。

さらに、上記したMCP型メモリシステム30を用いたコンピュータシステムにおいては、システム起動時にフラッシュメモリ（本例ではNAND型フラッシュメモリ）からRAM（本例ではSRAM）へデータをコピーする機能を利用して、システム起動時以外の任意の通常動作時にも、MCP型メモリシステム30の内部で任意のアドレス範囲に対してNAND型フラッシュメモリからSRAMへデータのコピーを実行するような使い方をすることも可能である。さらに、MCP型メモリシステム30の制御回路部に、MCP型メモリシステム30内のメモリLSI間でデータ転送動作を実行させる機能を持たせることも可能である。

このように構成することにより、MCP型メモリシステム30内だけで、従来のダイレクトメモリアクセス（Direct Memory Access; DMA）に比べて格段にシステム効率を向上させた動作が可能になる。即ち、従来のDMA動作においては、制御の負荷としてのCPUの負荷は無いが、メモリ間でのデータの読出し／書き込みはシステムバス22を介して行われるので、DMA 実行中はシステムバス22が独占される。これに対して、本実施形態に係るMCP型メモリシステム30を用いたコンピュータシステムにおけるDMA動作は、データコピー動作が内部バス31を介して実行することが可能になるので、システムバス22を使用しないで済むという効果が得られる。

＜第１の実施形態のメモリシステムの信号ピン仕様に関する一具体例＞
図３は、第１の実施形態に係るMCP型メモリシステムの信号ピン仕様に関する一具体例を示すブロック図である。このMCP型メモリシステムは、メモリLSI（NAND型フラッシュメモリ）11、メモリLSI（SRAM）12、メモリLSI（ROM）13を含み、制御用LSI15としてControl & Data Bufferを含む。

各LSI11,12,13,15は、ローカルアドレスバス311、ローカルデータバス312、ローカル制御信号バス313によって互いに接続されている。そして、ローカルアドレスバス311から各LSI11,12,13,15に対応して分岐されたアドレスバス分岐路に第１のアドレスバスゲート(Address Control)51が挿入されており、ローカルアドレスバス311と外部アドレスバスとの間に第２のアドレスバスゲート(Address Control)53が挿入されている。また、ローカルデータバス312から各LSI11,12,13,15に対応して分岐されたデータバス分岐路に第１のデータバスゲート（入出力制御回路、I/O Control）52が挿入されており、ローカルデータバス312と外部データバスとの間に第２のデータバスゲート（I/O Control）54が挿入されている。

上記構成において、各アドレスバスゲート51,53および各データバスゲート52,54は、制御用LSI15内の制御回路で生成される制御信号によって選択的に接続／分離状態が制御されることによって、制御用LSI15による前述したような制御が可能になっている。

＜第２の実施形態＞
図４は、第２の実施形態に係るMCP型メモリシステム30aを概略的に示す。

このMCP型メモリシステム30aにおいては、前述したような制御回路部がメモリLSI（NAND型フラッシュメモリ）11aに内蔵されている。この場合、電源投入時をNAND型フラッシュメモリ自身が検出して制御回路部を起動させるように構成してもよい。なお、メモリLSI（NAND型フラッシュメモリ）11aに代えて、メモリLSI（SRAM）12に制御回路部を内蔵してもよい。

図５は、図４のMCP型メモリシステム30aの一実装例であるスタック構造のMCP型メモリシステムを概略的に示す断面図である。

このMCP型メモリシステムは、図２を参照して前述した第１の実施形態に係るMCP型メモリシステム30と比べて、制御用LSI15が省略されている点が異なり、その他は同じであるので図２中と同一符号を付している。

＜第３の実施形態＞
図１を参照して前述した第１の実施形態では、MCP型メモリシステム30内の各メモリLSI11,12,13がそれぞれ本来持っている固有のインターフェース仕様（I/Oデータ信号ピン、アドレス信号ピンおよび制御信号信号ピンおよび制御方法）を介してアクセス動作を行う場合を想定して説明した。

しかし、メモリLSI（NAND型フラッシュメモリ）11のI/Oインターフェース仕様とメモリLSI（SRAM）12のI/Oインターフェース仕様とが異なる場合には、メモリLSI（NAND型フラッシュメモリ）11とメモリLSI（SRAM）12を内部バス31により接続し、それぞれの制御信号ピンを制御しながら、メモリLSI（NAND型フラッシュメモリ）11からデータを読み出しながらそれをそのままメモリLSI（SRAM）12に書き込むという動作が困難な場合が考えられる。

また、コンピュータシステムにおいて、CPU21側からMCP型メモリシステム30側を見た場合、MCP型メモリシステム30内の個々のメモリLSI11,12,13がそれぞれ本来持っているインターフェース仕様でアクセスするよりも、MCP型メモリシステム30が備える共通のI/Oデータ信号ピン、アドレス信号ピンおよび制御信号ピンを介してアクセスできれば使い易く、システムの構築が容易になることは明らかである。この場合、当然ながら、MCP型メモリシステム30内の制御用LSI15は、外部から受信する指示をMCP型メモリシステム30内の個々のメモリLSI11,12,13が持つインターフェース仕様に変換して問題なくアクセスするための制御機能が、メモリLSI11,12,13の種類に応じて必要になる。

そこで、第３の実施形態のMCP型メモリシステムにおいては、基本的には図１に示したMCP 型メモリシステム30と同様の構成を有するが、複数種類のメモリLSI11,12,13のうちの任意の特定のメモリLSIに対して、MCP型メモリシステムで共通の標準インターフェース仕様を介して所定のアクセス動作を行う機能を制御用LSI15に持たせる。つまり、制御用LSI15の制御回路部は、前述したようにシステム起動時にメモリLSI（NAND型フラッシュメモリ）11からメモリLSI（SRAM）12にプログラムファイルを転送させる機能のほか、各メモリLSI11,12,13のI/Oインターフェースの違いを吸収させるための機能（任意のメモリLSIに対して、MCP型メモリシステムで共通の標準インターフェース仕様を介して所定のアクセス動作を行う機能）を有している。なお、上記制御回路部は、メモリLSI（SRAM）12あるいはメモリLSI（NAND型フラッシュメモリ）11に内蔵されてもよい。

上記したような制御用LSI15の制御回路部により、制御用LSI15がパッケージ外部から例えばメモリシステム内データ転送命令および所要の指示を受けることによって、複数種類のメモリLSI11,12,13のうちの読み出し可能な任意の第１のメモリLSIの任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのデータを読出し、書き込み可能な任意の第２のメモリLSIの任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのメモリセルへ書き込むメモリLSI間データ転送動作を、タイミング仕様等も含めてメモリシステムで共通のインターフェース仕様を介してメモリシステム内部で自己完結的に実行させることが可能になる。換言すれば、メモリシステム内データ転送命令と共に、転送元メモリ、転送元メモリの読出し開始アドレス、転送元メモリの読出し終了アドレス、転送先メモリ、転送先メモリの書き込み開始アドレス、転送先メモリの書き込み終了アドレスが指示されることによって、読み出し可能な転送元メモリ、書き込み可能な転送先メモリがどんな種類のメモリLSIであるかに拘らず、メモリシステム内でのメモリLSI間データ転送動作を実行させることが可能になる。

＜第４の実施形態における信号ピン仕様に関する一具体例＞
現状では、各種のメモリLSIのインターフェース仕様は統一がとられておらず、各種のメモリLSIはそれぞれ固有の仕様が定められているので、MCP型メモリシステム内の全てのメモリLSI11,12,13に対して共通の標準のI/Oデータ信号ピン、アドレス信号ピンを介して信号入出力を行うことが不可能、あるいは、難しい場合もあり得る。

そのような場合、例えば図６に示すように、ある特定のメモリLSI、例えばメモリLSI（NAND型フラッシュメモリ）11を外部から直接にアクセスするための専用のI/Oデータ信号ピンを信号インターフェースとして持たせることが望ましい。このような柔軟性を持たせた構成をとることによって、共通のインターフェース仕様の下では制御できないメモリLSIまでも含めて、本発明のMCP型メモリシステムを構成することが可能になる。

図６は、第４の実施形態に係るMCP型メモリシステム30bの信号ピン仕様に関する一具体例を示すブロック図である。

図６に示すMCP型メモリシステム30bは、図３に示した第１の実施形態に係るMCP型メモリシステム30の信号ピン仕様に関する一具体例と比べて、次の点が異なり、その他は同じであるので図３中と同一符号を付している。

（１）パッケージの内部バス31として、メモリLSI（NAND型フラッシュメモリ）11とメモリシステム外部との間でデータを授受するためのサブローカルデータバス314がローカルデータバス312に付加接続されている。

（２）メモリLSI（NAND型フラッシュメモリ）11は、それが本来持っているインターフェース仕様を介してパッケージ外部から直接にアクセス動作（本例では読み出し）が可能であって、前記サブローカルデータバス314を介してメモリシステム外部との間でデータを授受することが可能である。

（３）メモリLSI（NAND型フラッシュメモリ）11に対する外部からのアクセスを可能とするため、ローカルデータバス312とサブローカルデータバス314との間に第３のデータバスゲート（I/O Control）55が挿入されている。この第３のデータバスゲート55は、制御用LSI15b内の制御回路部で生成される制御信号によって選択的に接続／分離状態が制御される。

（４）制御用LSI15bは、メモリLSI（NAND型フラッシュメモリ）11以外のメモリLSI12,13に対してメモリシステムで共通の標準的なインターフェース仕様を介して所定のアクセス動作を行う機能を有する。

＜第５の実施形態＞
現在の標準的なNAND型フラッシュメモリは、外部インターフェースとして、8 個のI/Oピンを使って、アドレス情報、書き込みデータ情報、読出しデータ情報を時分割で入出力している。さらに、NAND型フラッシュメモリの読出しデータには通常パリティビット情報も含まれるので、外部に出力された出力データをそのままでは使えず、この出力データに対してエラー訂正（Error Checking and Correcting; ECC）処理を施さないと正しいデータを得られない。そこで、通常のNAND型フラッシュメモリのシステムでは、ECC処理手続きを備えたプロセッサにNAND型フラッシュメモリを接続するか、あるいは、NAND型フラッシュメモリからの出力に対してECC処理を行う機能を持った入出力制御LSIを介してNAND型フラッシュメモリをシステムに組み込むなどが必要になっている。

そこで、第５の実施形態に係るMCP型メモリシステムでは、図１を参照して第１の実施形態のMCP型メモリシステムの制御回路部に、前述したようにシステム起動時にNAND型フラッシュメモリからRAMにプログラムファイルを転送させる機能のほか、NAND型フラッシュメモリからの出力に対してECC処理を行う機能を持たせるように変更する。なお、上記制御回路部は、SRAMあるいはNAND型フラッシュメモリに内蔵されてもよい。

このようなMCP型メモリシステムを外部メモリとして用いたコンピュータシステムにおいては、第１の実施形態のMCP型メモリシステムと同様にシステム起動時にNAND型フラッシュメモリからRAMにプログラムファイルを転送させることができるほか、NAND型フラッシュメモリからの出力に対してECC処理を行うことができる。

＜第６の実施形態＞
最近のNAND型フラッシュメモリとして、標準的なNAND型フラッシュメモリと同様のインターフェースを維持して互換性を保ちつつ、電源投入時にNAND型フラッシュメモリの中のブートブロック(Boot Block)と呼ばれる特定のブロック内のデータを自動的に読み出し、このブートブロックの読み出しに関しては、NAND型フラッシュメモリ内部でECC処理を済ませ、さらに、制御信号（Ready Enable）をトグル動作させる（High/Lowを繰り返し与える）だけでブートブロック内のデータを8本のI/O線から順に出力させることが可能なブートブロック読み出し機能を持ったNAND型フラッシュメモリが提案されている。

そこで、第６の実施形態に係るMCP型メモリシステムでは、図１を参照して第１の実施形態のMCP型メモリシステムの対して、（１）メモリLSI（NAND型フラッシュメモリ）11として、前述したブートブロック読み出し機能を持ったものを使用し、そのブートブロックにシステム起動プログラムを格納し、（２）制御回路部は、システム起動時にメモリLSI（NAND型フラッシュメモリ）11の中のブートブロックからシステム起動プログラムを読み出して内部バス31を介してメモリLSI（SRAM）12に転送して書き込む機能を持たせるように変更する。

このようなMCP型メモリシステムを外部メモリとして用いたコンピュータシステムにおいては、第１の実施形態のMCP型メモリシステム30と同様にシステム起動時にメモリLSI（NAND型フラッシュメモリ）11からメモリLSI（SRAM）12にプログラムファイルを転送させることができる。

なお、本発明のMCP型メモリシステムは、システム起動プログラムをNAND型フラッシュメモリあるいはAND型フラッシュメモリあるいは多値NOR型フラッシュメモリに格納しておき、システム起動時に上記フラッシュメモリからRAMにシステム起動プログラムを転送することを特徴とするものであり、同一MCP内に必要に応じてNOR型フラッシュメモリを実装していても構わない。

本発明の第１の実施形態に係るMCP型メモリシステムがコンピュータシステムの外部メモリの一部として接続された状態を概略的に示すブロック図。 図１のMCP 型メモリシステムの一実装例であるスタック構造のMCP型メモリシステムを概略的に示す断面図。 第１の実施形態に係るMCP型メモリシステムの信号ピン仕様に関する一具体例を示すブロック図。 第２の実施形態に係るMCP型メモリシステムを概略的に示すブロック図。 図４のMCP型メモリシステムの一実装例であるスタック構造のMCP型メモリシステムを概略的に示す断面図。 第４の実施形態に係るMCP型メモリシステムの信号ピン仕様に関する一具体例を示すブロック図。 従来のコンピュータシステムの一構成例を示すブロック図。

符号の説明

11…メモリLSI（NAND型フラッシュメモリ）、12…メモリLSI(SRAM)、13…メモリLSI（ROM）、15…制御用LSI、21…CPU、22…システムバス、30…メモリシステム。

Claims (5)

1. １つのパッケージに実装され、システム起動プログラムを格納した電気的消去・再書き込み可能なノア型フラッシュメモリ以外のフラッシュメモリのいずれかである不揮発性メモリ集積回路およびそれよりもランダムアクセス動作の速い揮発性メモリ集積回路と、
   前記パッケージに形成され、前記不揮発性メモリ集積回路および揮発性メモリ集積回路に共通に接続されたアドレスバスおよびデータバスを含む内部バスと、
   システム起動時に前記不揮発性メモリ集積回路から前記システム起動プログラムを読み出し、この読み出しデータを前記データバスを介して前記揮発性メモリ集積回路に転送して書き込むように制御する機能を有する制御回路部
   とを具備することを特徴とするマルチチップパッケージ型メモリシステム。
2. 前記制御回路部は、前記不揮発性メモリ集積回路あるいは前記揮発性メモリ集積回路に内蔵され、または前記パッケージに実装されて前記内部バスに接続された他の集積回路に内蔵されていることを特徴とする請求項１記載のマルチチップパッケージ型メモリシステム。
3. 前記制御回路部は、制御回路およびデータバッファを有し、前記制御回路は、前記システム起動時に前記不揮発性メモリ集積回路から前記システム起動プログラムを読み出し、この読み出しデータを前記データバッファを介して前記揮発性メモリ集積回路に書き込むように制御することを特徴とする請求項１記載のマルチチップパッケージ型メモリシステム。
4. 前記制御回路部は、前記パッケージの外部からメモリシステム内データ転送命令を受けた際に、前記不揮発性メモリ集積回路の任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのメモリセルのデータを読出し、前記揮発性メモリ集積回路の任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのメモリセルへ書き込む転送動作をメモリシステム内部で自己完結的に実行させることを特徴とする請求項２記載のマルチチップパッケージ型メモリシステム。
5. アドレスバスおよびデータバスを含む内部バスを備えた１つのパッケージに実装されるとともに前記内部バスに接続され、コンピュータシステムの起動プログラムを格納した電気的消去・再書き込み可能な不揮発性メモリ集積回路およびそれよりもランダムアクセス動作の速い揮発性メモリ集積回路と、前記不揮発性メモリ集積回路あるいは前記揮発性メモリ集積回路に内蔵され、または前記パッケージに実装されて前記内部バスに接続された他の集積回路に内蔵され、システム起動時に前記不揮発性メモリ集積回路から前記起動プログラムを読み出し、この読み出しデータを前記データバスを介して前記揮発性メモリ集積回路に転送して書き込むように制御する機能を有する制御回路部とを具備するマルチチップパッケージ型メモリシステムと、
   前記マルチチップパッケージ型メモリシステムが接続されたシステムバスと、
   前記システムバスを介して前記マルチチップパッケージ型メモリシステムが外部メモリとして接続され、システム起動時に前記制御回路部によって前記揮発性メモリ集積回路に書き込まれた起動プログラムを実行するように制御する中央処理装置
   とを具備することを特徴とするコンピュータシステム。

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