JP4230886B2

JP4230886B2 - マルチチップパッケージ型メモリシステム

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Publication number: JP4230886B2
Application number: JP2003371006A
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Inventors: 孝之大谷
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Filing date: 2003-10-30
Publication date: 2009-02-25
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Description

本発明は、コンピュータシステムに使われるメモリシステムに係り、特にマルチチップパッケージ(Multi-Chip-Package: MCP)型メモリシステムに関するもので、例えば携帯機器等のメモリ実装体積の小型化が要求される分野で使用されるものである。

一般に、コンピュータシステムに接続されるメモリ集積回路(メモリLSI)や入出力(I/O)装置は、システムの中央処理装置(Central Processor Unit: CPU)の制御によってアクセスされる。この際、CPUがシステムバスの管理を全て行いながらシステムバスを介してデータの送受を行うと、CPU処理の負荷が重くなる。そこで、DMA(Direct Memory Access)モードを採用し、メモリLSI相互間あるいはメモリLSIと入出力装置との間のデータ転送を効率よく行い、CPU処理の負荷を軽減している。

図９および図１０は、従来のコンピュータシステムにおいてDMAモードを使って２つのメモリLSI間でデータ転送を行う場合の構成例および動作例を示す。

DMA転送を行う場合には、システムバス90の制御管理は、CPU（図示せず）でなく、DMAコントローラ91に全て任される。DMAコントローラ91からの指示（チップセレクト信号/CS、リードイネーブル信号/RE、ライトイネーブル信号/WE、アドレスバス（Address Bus）上のアドレスデータ（Ao〜Ai）に基づいて、メモリシステム92内の転送元メモリからシステムバス90上のデータバスData Bus(Do 〜Dj)にデータを読み出し、DMAコントローラ91内のデータバッファに一時的に格納した後、転送先メモリへデータを書き込む。この間、CPUはデータ転送の仕事（job）から解放されており、他の仕事を行うことが可能であるので、システム全体としてはCPUの処理効率を向上させることができる。

しかし、DMA転送の実行中は、データの読出し／書き込み動作はシステムバス90を介して行うので、転送するデータ数に応じたサイクル数の間はシステムバス90を占有することになり、システム全体としての能率を落としていることになる。

なお、特許文献１の「データ処理装置」には、２つのRAM間の高速転送を制御するDMAコントローラを有する点が開示されている。
特開２００１−２４３１７３号公報

上記したように従来のコンピュータシステムは、DMA転送の実行中はシステムバスを介してデータの読出し／書き込み動作を行うので、転送するデータ数に応じたサイクル数の間はシステムバスを占有することが必要になり、システム全体として能率を落としているという問題があった。

本発明は上記の問題点を解決すべくなされたもので、コンピュータシステムの外部メモリとして接続されたメモリLSI間のデータ転送実行中におけるシステムバスの負荷を大幅に低減させ、メモリLSI間のデータ転送実行中であってもCPUがシステムバスを使用して他のジョブを行うことを可能としてコンピュータシステム全体の能率を大幅に向上させ、メモリシステム内のデータ転送動作の効率を高めることが可能になるマルチチップパッケージ型メモリシステムを提供することを目的とする。

本発明のマルチチップパッケージ型メモリシステムは、ローカルデータバス、ローカルアドレスバスおよびローカル制御バスを含む内部バスを備えたパッケージに実装されるとともに前記内部バスに共通に接続され、パッケージ外部から読み出し、書き込み、消去のうちの所定のアクセス動作が可能であり、および／または、パッケージ内部で読み出し、書き込み、消去のうちの所定のアクセス動作が可能な複数種類のメモリ集積回路と、前記パッケージに実装され、パッケージ外部からメモリシステム内データ転送命令を受けた際に、前記複数種類のメモリ集積回路のうちの読み出し可能な第１のメモリ集積回路の任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのメモリセルのデータを読出し、書き込み可能な第２のメモリ集積回路の任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのメモリセルへ書き込むデータ転送動作をメモリシステム内部で自己完結的に実行させる制御用集積回路とを具備し、前記パッケージは、前記メモリシステム内部のローカルデータバスに接続され、前記複数種類のメモリ集積回路のうちの特定のメモリ集積回路とメモリシステム外部との間でデータを授受するためのサブローカルデータバスをさらに具備し、前記複数種類のメモリ集積回路のうちの特定のメモリ集積回路は、それが本来持っているインターフェース仕様を介してパッケージ外部から直接に読み出し、書き込み、消去のうちの所定のアクセス動作が可能であって、前記サブローカルデータバスを介してメモリシステム外部との間でデータを授受し、前記制御用集積回路は、前記複数種類のメモリ集積回路のうちの前記特定のメモリ集積回路以外のメモリ集積回路のうちの任意のメモリ集積回路に対してメモリシステムで共通の標準的なインターフェース仕様を介して読み出し、書き込み、消去のうちの所定のアクセス動作を行うことを特徴とする。
さらに、本発明のマルチチップパッケージ型メモリシステムは、ローカルデータバス、ローカルアドレスバスおよびローカル制御バスを含む内部バスを備えたパッケージに実装されるとともに前記内部バスに共通に接続され、パッケージ外部から読み出し、書き込み、消去のうちの所定のアクセス動作が可能であり、および／または、パッケージ内部で読み出し、書き込み、消去のうちの所定のアクセス動作が可能な複数種類のメモリ集積回路と、前記パッケージに実装され、パッケージ外部からメモリシステム内データ転送命令を受けた際に、前記複数種類のメモリ集積回路のうちの読み出し可能な第１のメモリ集積回路の任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのメモリセルのデータを読出し、書き込み可能な第２のメモリ集積回路の任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのメモリセルへ書き込むデータ転送動作をメモリシステム内部で自己完結的に実行させる制御用集積回路とを具備し、前記パッケージは、前記メモリシステム内部のローカルデータバスに接続され、前記複数種類のメモリ集積回路のうちの特定のメモリ集積回路とメモリシステム外部との間でデータを授受するためのサブローカルデータバスと、前記メモリシステム内部のローカルアドレスバスに接続され、メモリシステム外部から前記特定のメモリ集積回路がアドレスデータを受けるためのサブローカルアドレスバスをさらに具備し、前記特定のメモリ集積回路は、それが本来持っているインターフェース仕様を介してパッケージ外部から直接に読み出し、書き込み、消去のうちの所定のアクセス動作が可能であって、前記サブローカルアドレスバスを介してメモリシステム外部から前記アドレスデータを受け、前記サブローカルデータバスを介してメモリシステム外部との間でデータを授受し、前記制御用集積回路は、前記複数種類のメモリ集積回路のうちの前記特定のメモリ集積回路以外のメモリ集積回路のうちの任意の特定のメモリ集積回路に対してメモリシステムで共通の標準的なインターフェース仕様を介して読み出し、書き込み、消去のうちの所定のアクセス動作を行うことを特徴とする。

本発明のマルチチップパッケージ型メモリシステムによれば、コンピュータシステムの外部メモリとして接続されて使用する場合に、メモリシステム内メモリ集積回路間のデータ転送実行中におけるシステムバスの負荷を大幅に低減させ、メモリ集積回路間のデータ転送実行中であってもCPUがシステムバスを使用して他のジョブを行うことを可能としてコンピュータシステム全体の能率を大幅に向上させることが可能になる。

＜第１の実施形態＞
図１は、第１の実施形態に係るMCP型メモリシステムの実装例を概略的に示す断面図である。

図１において、実装基板11は、上面および裏面にそれぞれ配線パターン12が形成され、それらの一部がスルーホール配線13を介して接続され、裏面に外部接続端子（例えばボールグリッドアレイ）14が形成されている。本例では、前記配線パターン12の一部として、後述する内部バス（ローカルアドレスバス、ローカルデータバス、ローカル制御バス）が形成されている。この実装基板上に接着剤19を介して複数のLSIチップ（以下、LSIと略記する）が積み重ねられている。この場合、複数のLSIには、複数種類のメモリLSI 15および制御用LSI 16が含まれており、適宜に接着剤やスペーサを介して積み重ねられている。そして、各LSI 15,16 のパッドと実装基板上面の配線パターン12の一部（パッド）との間がボンディングワイヤ17により接続された状態で、例えば樹脂18により封止され、全体として小型、薄型のスタック構造のマルチチップパッケージ(Stacked Multi-Chip-Package)型メモリシステムが構成されている。

なお、複数種類のメモリLSI 15は、本例では、大容量、高性能のスタティックメモリ(Static Random Access Memory: SRAM)、擬似SRAM(Pseudo SRAM: PSRAM)、一括消去可能なノアフラッシュ(NOR Flash)メモリおよびナンドフラッシュ(NAND Flash)メモリ、コントローラ付きナンドフラッシュメモリであるが、ダイナミックメモリ(Dynamic Random Access Memory: DRAM)、ローパワーの同期型ダイナミックメモリ(Synchronous DRAM: SDRAM)、読み出し専用メモリ(Read Only Memory: ROM)を実装することも可能である。

図２は、図１に示したMCP型メモリシステムを外部メモリの一部として接続したコンピュータシステムの構成を模式的に示す図である。図３は、図２に示したコンピュータシステムの一部の構成を概略的に示すブロック図である。

図２および図３に示すコンピュータシステムは、システムバス20に、CPU 21、通常のメモリLSI(A),(B)22、本発明に係るMCP型メモリシステム30などが接続されている。上記システムバス20は、データバス、アドレスバスおよび制御信号バスを含む。

MCP型メモリシステム30は、システムバス20に接続される内部バス31として、ローカルアドレスバス311、ローカルデータバス312、ローカル制御信号バス313を備えており、これらの内部バスに複数種類のメモリLSI 15と所定の制御機能を有する制御用LSI 16が共通に接続されて実装されている。

MCP型メモリシステム30内の複数種類のメモリLSI 15は、そのうちの任意の特定のメモリLSIに対してパッケージ外部あるいは制御用LSI 16からアクセス動作が可能である。この場合、メモリLSI 15が本来持っているインターフェース仕様を介してパッケージ外部あるいは制御用LSI 16から読み出し(Read)、書き込み(Write)、消去(Erase)のうちの所定のアクセス動作が可能である。ここで、SRAM,PSRAMに対するアクセス動作はRead／Writeであり、ノアフラッシュメモリやナンドフラッシュメモリに対するアクセス動作はRead／Write／Erase である。

制御用LSI 16は、制御回路161およびデータバッファ162を含み、メモリシステム外部のシステムバス20の制御信号バスに接続されている。そして、制御用LSI 16は、メモリシステム30内の個々のメモリLSIへのアクセスや２つのメモリLSI間でのデータ転送動作を制御するための機能を有する。この場合、メモリLSI間データ転送制御機能は、パッケージ外部から、メモリシステム内メモリLSI間データ転送命令を受けて、複数種類のメモリLSI 15のうちの読み出し可能な任意の第１のメモリLSIが本来持っているインターフェース仕様を介してその任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのデータを読出し、書き込み可能な任意の第２のメモリLSIが本来持っているインターフェース仕様を介してその任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのメモリセルへ書き込むメモリLSI間データ転送動作をメモリシステム内部で自己完結的に実行させる機能である。

上記メモリLSI間データ転送を実行させる機能は、換言すれば、メモリシステム内メモリLSI間データ転送命令によって、転送元メモリ、転送元メモリの読出し開始アドレス、転送元メモリの読出し終了アドレス、転送先メモリ、転送先メモリの書き込み開始アドレス、転送先メモリの書き込み終了アドレスが指示されることにより、読み出し可能な転送元メモリ、書き込み可能な転送先メモリがどんな種類のメモリLSIであるかに拘らず、メモリシステム内でのメモリLSI間データ転送動作を実行させる機能である。

なお、図２および図３に示したコンピュータシステムにおいて、CPU 21がMCP型メモリシステム30の制御用LSI 16に対して、メモリシステム内メモリLSI間データ転送命令を与えた場合、コンピュータシステムのCPU 21およびDMAコントローラ（図示せず）による制御は、従来のメモリLSI間データ転送を行うDMA制御とは異なる。

即ち、図３に示したコンピュータシステムにおいて、メモリLSI間データ転送を実行する場合の制御としては、例えば図４に示すフローチャートにしたがって、従来と同様に個別LSI間データ転送制御を行うDMA制御、あるいは、メモリシステム内メモリLSI間データ転送制御を行うように使い分けることが可能である。

この場合、（１）データ転送の対象となる２つのメモリLSIがMCP型メモリシステム30に含まれる場合は、メモリシステム30内でメモリLSI間データ転送を実行させるための、メモリシステム内メモリLSI間データ転送命令を制御用LSI 16に与える。具体的には、メモリシステム内メモリLSI間データ転送命令によって、転送元メモリ、転送元メモリの読出し開始アドレス、転送元メモリの読出し終了アドレス、転送先メモリ、転送先メモリの書き込み開始アドレス、転送先メモリの書き込み終了アドレスを指示することによって、タイミング仕様等も含めてメモリシステムで共通の標準的な制御により、読み出し可能な転送元メモリ、書き込み可能な転送先メモリがどんな種類のメモリLSIであるかに拘らず、メモリシステム30内でのメモリLSI間データ転送動作を実行させることが可能である。

（２）データ転送の対象となる２つのメモリLSIのうちの一方のみがMCP型メモリシステム30に含まれる場合は、従来のDMA制御（メモリシステム外のメモリLSI間データ転送）と同様にLSI間データ転送を実行させることが可能である。即ち、MCP型メモリシステム30に含まれるメモリLSI 15が転送元メモリ、転送元メモリのどちらであっても、個別のメモリLSIとしてDMAコントローラによる制御によってアクセスし、メモリLSI間データ転送動作を実行させることが可能である。

上記したように第１の実施形態に係るMCP型メモリシステム30によれば、複数種類のメモリLSI 15および所定の機能を持った制御用LSI 16を内部バス31に共通に接続した構成を有するので、コンピュータシステムの外部メモリとして接続されることによって、以下に列挙するような動作が可能である。

（ａ）従来の個別メモリLSI(A),(B)22への直接アクセスと同様に、メモリシステム30内のメモリLSI 15へ個別にアクセスする動作が可能である。

（ｂ）MCP型メモリシステム30に含まれるメモリLSI間のデータ転送を行う場合、システム側から、転送元メモリ、転送元メモリの転送開始アドレスおよび転送終了アドレス、転送先メモリ、転送先メモリの転送先開始アドレスおよび終了アドレスなどの転送動作に必要な情報をメモリLSI 15の種類に依存しない共通のインターフェースとして単純化した形で転送指示を受ける動作が可能である。

（ｃ）システム側から所定情報を受信した後は、メモリシステム30内の制御回路161によって制御され、メモリシステム30の内部バス31を使用して、転送元メモリからの読出しおよび転送先メモリへの書き込み制御などが全て自己完結的に実行する動作が可能である。

このメモリLSI間でデータ転送の実行中、コンピュータシステムのシステムバス20を占有する必要がなく、CPU 21の負荷を削減することができるので、データ転送実行中であっても、CPU 21がシステムバス20を使用して他のジョブを実行することができ、システム全体の性能を大幅に向上させることができる。

なお、後述するように、メモリシステム30内の個々のメモリLSI 15へのアクセスのインターフェースをメモリシステム30で共通とした実施例においては、個々のメモリLSI 15の本来のインターフェースに依存せずに、どのメモリLSI 15へも同様の方法でアクセスでき、システム側の制御を単純化することができる。

即ち、現在の標準的なナンドフラッシュメモリは、外部インターフェースとして、８ビット分のI/Oピンを使って、アドレス情報、書き込みデータ情報、読出しデータ情報を時分割で入出力している。さらに、出力した読出しデータには通常パリティビット情報も含まれるので、そのままでは使えず、ECC（エラー訂正）処理を施した上で読み出し情報が得られる。そこで、例えば、通常のナンドフラッシュメモリのシステムでは、ECC処理その他の処理を含めた専用の入出力制御用LSI（図示せず）を使うことが必要になっている。このような入出力制御用LSIを本発明に係るMCP型メモリシステム30内の制御用LSI 16に含めることによって、ナンドフラッシュメモリを外部からは単純化された共通の標準的なインターフェースで操作することが可能になる。

＜第１の実施形態のメモリシステムの信号ピン仕様に関する第１の具体例＞
図５は、第１の実施形態に係るMCP型メモリシステムの信号ピン仕様に関する第１の具体例を示すブロック図である。このMCP型メモリシステム30aは、複数種類のメモリLSI 15の一部として、RAM chip 1およびROM chip 1を示しており、制御用LSI 16としてControl & Data Buffer chipを示している。

そして、制御用LSI 16による前述したような制御を可能とするために、ローカルアドレスバス311と各メモリLSI 15のアドレス入力との間にそれぞれ第１のアドレスバスゲート(Address Control) 51が挿入されている。また、ローカルデータバス312と各メモリLSI 15のデータ入出力との間にそれぞれ第１のデータバスゲート（入出力制御回路、I/O Control）52が挿入されている。さらに、ローカルアドレスバス311と外部のアドレスバス（Address）との間に第２のアドレスバスゲート(Address Control) 53が挿入されており、ローカルデータバス312と外部のデータバスとの間に第２のデータバスゲート（I/O Control）54が挿入されている。上記各アドレスバスゲート51,53および各データバスゲート52,54は、制御用LSI 16内の制御回路で生成される制御信号によって選択的に接続／分離状態が制御される。ローカル制御信号バス313は、バスゲートを介することなく制御用LSI 16を介して外部の制御信号バス（Control Signals）に接続されている。

即ち、図５に示すMCP型メモリシステム30aの基本的な構成として、各メモリLSI 15は、ローカルアドレスバス311、ローカルデータバス312、ローカル制御信号バス313によって互いに接続されている。そして、ローカルアドレスバス311から各メモリLSI 15に対応して分岐されたアドレスバス分岐路に第１のアドレスバスゲート51が挿入されており、ローカルアドレスバス311と外部アドレスバスとの間に第２のアドレスバスゲート53が挿入されている。また、ローカルデータバス312から各メモリLSI 15に対応して分岐されたデータバス分岐路に第１のデータバスゲート52が挿入されており、ローカルデータバス312と外部データバスとの間に第２のデータバスゲート54が挿入されている。

＜第２の実施形態＞
前述した第１の実施形態では、MCP型メモリシステム30内の各メモリLSI 15がそれぞれ本来持っている固有のインターフェース仕様（I/Oデータ信号ピン、アドレス信号ピンおよび制御信号ピンおよび制御方法）を介して読み出し（Read）、書き込み（Write）、消去（Erase）のアクセス動作を行う例を説明した。

しかし、コンピュータシステム側から見た場合、メモリシステム内の個々のメモリLSI 15がそれぞれ本来持っているインターフェース仕様でアクセスするよりも、メモリシステムが備える共通のI/Oデータ信号ピン、アドレス信号ピンおよび制御信号ピンを介してアクセスできれば使い易く、システムの構築が容易になることは明らかである。この場合、当然ながら、メモリシステム内の制御用LSI 16は、外部から受信する指示をメモリシステム30内の個々のメモリLSI 15が持つインターフェース仕様に変換して問題なくアクセスするための制御機能が、それぞれのメモリLSI 15の種類に応じて必要になる。

そこで、第２の実施形態のMCP型メモリシステムにおいては、基本的には図１乃至図３に示したMCP型メモリシステムと同様の構成を有するが、制御用LSIは、複数種類のメモリLSIのうちの任意の特定のメモリLSIに対して、メモリシステムで共通の標準インターフェース仕様を介して読み出し、書き込み、消去のうちの所定のアクセス動作を行う機能を有する。

この機能により、制御用LSIがパッケージ外部から、メモリシステム内メモリLSI間データ転送命令および所要の指示を受けることによって、複数種類のメモリLSIのうちの読み出し可能な任意の第１のメモリLSIの任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのデータを読出し、書き込み可能な任意の第２のメモリLSIの任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのメモリセルへ書き込むメモリLSI間データ転送動作を、タイミング仕様等も含めてメモリシステムで共通のインターフェース仕様を介してメモリシステム内部で自己完結的に実行させることが可能である。換言すれば、メモリシステム内メモリLSI間データ転送命令と共に、転送元メモリ、転送元メモリの読出し開始アドレス、転送元メモリの読出し終了アドレス、転送先メモリ、転送先メモリの書き込み開始アドレス、転送先メモリの書き込み終了アドレスが指示されることによって、読み出し可能な転送元メモリ、書き込み可能な転送先メモリがどんな種類のメモリLSIであるかに拘らず、メモリシステム内でのメモリLSI間データ転送動作を実行させることが可能である。

＜第３の実施形態＞
前述した第２の実施形態では、メモリシステム内の任意のメモリLSIにアクセスする際に、共通の標準インターフェースでアクセスする例を説明した。

しかし、実際の現状のアプリケーションでは、コンピュータシステム側が各種のROM、RAMの本来のインターフェースを個々に用意し、コンピュータシステムに各種のROM、RAMを直接に接続できるようにシステムを構築している。

そこで、第３の実施形態では、前述した第１の実施形態および第２の実施形態のどちらにも対応できるようにシステム構成を行うことによって、システム構成の移行期においてより柔軟で使い易いメモリシステムを提供することが可能になる。

即ち、第３の実施形態においては、制御用LSIは、MCP型メモリシステム内の複数種類のメモリLSIのうちの任意の特定のメモリLSIに対して、メモリLSIが本来持っているインターフェース仕様を介してアクセス動作を行う第１の機能と、複数種類のメモリLSIのうちの任意の特定のメモリLSIに対してメモリシステム30で共通のインターフェース仕様を介して読み出し、書き込み、消去のうちの所定のアクセス動作を行う第２の機能を有する。これにより、MCP型メモリシステム内のメモリLSIに対して、メモリLSIが本来持っているインターフェース仕様を介してパッケージ外部あるいは制御用LSIから読み出し、書き込み、消去のうちの所定のアクセス動作が可能であり、さらに、メモリシステムで共通のインターフェース仕様を介して読み出し、書き込み、消去のうちの所定のアクセス動作が可能である。

＜第１〜第３の実施形態における信号ピン仕様に関する他の具体例＞
前述した図５は、MCP型メモリシステムと外部との信号ピンの仕様、特にI/Oデータ信号ピンおよびアドレス信号ピンの仕様に関しての第１の具体例を示しており、メモリシステム30a内の全てのメモリLSI 15に対して共通のI/O、アドレス信号ピンを介してインターフェースをとっているので、システムの単純化、少ピン数化などの点で有利である。

しかし、現状では、各種のメモリLSIのインターフェース仕様は統一がとられておらず、各種のメモリLSIはそれぞれ固有の仕様が定められているので、メモリシステム30内の全てのメモリLSI 15に対して共通の標準のI/Oデータ信号ピン、アドレス信号ピンを介して信号入出力を行うことが不可能、あるいは、難しい場合もあり得る。

そのような場合、図６に示すように、ある特定のメモリLSIを外部から直接にアクセスするための専用のI/Oデータ信号ピンを信号インターフェースとして持たせる、あるいは、図７に示すように、ある特定のメモリLSIを外部から直接にアクセスするための専用のアドレス信号ピンおよびI/Oデータ信号ピンの両方を信号インターフェースとして持たせることが望ましい。このような柔軟性を持たせた構成をとることによって、共通のインターフェース仕様の下では制御できないメモリLSIまでも含めて、本発明メモリシステムを構成することが可能になる。

図６は、第１の実施形態に係るMCP型メモリシステムの信号ピン仕様に関する第２の具体例を示すブロック図である。

図６に示すMCP型メモリシステム30bは、図５に示した第１の具体例と比べて、メモリ LSI 15の一部としてROM chip 2が追加接続され、次の点が異なり、その他は同じであるので図５中と同一符号を付している。

（１）パッケージの内部バス31として、複数種類のメモリLSI 15のうちの特定の一部のメモリLSI（本例ではROM chip2）とメモリシステム外部との間でデータを授受するためのサブローカルデータバス314がローカルデータバス312に付加接続されている。

（２）特定の一部のメモリLSI（本例ではROM chip2）は、それが本来持っているインターフェース仕様を介してパッケージ外部から直接にアクセス動作（本例では読み出し）が可能であって、前記サブローカルデータバス314を介してメモリシステム外部との間でデータを授受することが可能である。

（３）制御用LSI 16bは、複数種類のメモリLSI 15のうちの特定の一部のメモリLSI（本例ではROM chip2）以外の大部分のメモリLSIのうちの任意の特定のメモリLSIに対してメモリシステムで共通の標準的なインターフェース仕様を介して読み出し、書き込み、消去のうちの所定のアクセス動作を行う機能を有する。

（４）ROM chip2に対する外部からのアクセスを可能とするために、サブローカルデータバス314と専用のI/Oデータ信号ピン（I/O ROM2）との間に第３のデータバスゲート（I/O Control）55が挿入されている。この第３のデータバスゲート55は、制御用LSI 16内の制御回路で生成される制御信号によって選択的に接続／分離状態が制御される。

図７は、第１の実施形態に係るMCP型メモリシステムの信号ピン仕様に関する第３の具体例を示すブロック図である。

図７に示すMCP型メモリシステム30cは、図５に示した第１の具体例と比べて、メモリ LSI 15の一部としてROM chip2が追加接続され、次の点が異なり、その他は同じであるので図５中と同一符号を付している。

（１）パッケージの内部バス31として、複数種類のメモリ LSI 15のうちの特定の一部のメモリLSI（本例ではROM chip2）とメモリシステム外部との間でデータを授受するためのサブローカルデータバス314と、メモリシステム外部から前記ROM chip2がアドレスデータを受けるためのサブローカルアドレスバス315をさらに具備している。前記サブローカルデータバス314は、メモリシステム内部のローカルデータバス312に接続されており、サブローカルアドレスバス315は、メモリシステム内部のローカルアドレスバス311に接続されている。

（２）特定の一部のメモリLSI（本例ではROM chip2）は、それが本来持っているインターフェース仕様を介してパッケージ外部から直接に読み出しのためのアクセス動作が可能であって、サブローカルアドレスバス315を介してメモリシステム外部からアドレスデータを受け、サブローカルデータバス314を介してメモリシステム外部との間でデータを授受することが可能である。

（３）制御用LSI 16cは、複数種類のメモリLSI 15のうちの特定の一部のメモリLSI（本例ではROM chip2）以外の大部分のメモリLSIのうちの任意の特定のメモリLSIに対してメモリシステムで共通の標準的なインターフェース仕様を介して読み出し、書き込み、消去のうちの所定のアクセス動作を行う機能を有する。

（４）ROM chip2に対する外部からのアクセスを可能とするために、サブローカルアドレスバス315と専用のアドレス信号ピン（Address ROM2）との間に第３のアドレスバスゲート（Address Control）56が挿入されており、サブローカルデータバス314と専用のI/Oデータ信号ピン（I/O ROM2）との間に第３のデータバスゲート（I/O Control）55が挿入されている。これらの第３のアドレスバスゲート56および第３のデータバスゲート55は、制御用LSI 16c内の制御回路で生成される制御信号によって選択的に接続／分離状態が制御される。

（５）ROM chip2に対する外部からのアクセス中に他のメモリLSIに対するアクセスを可能とするために、ROM chip2に接続されているサブローカルアドレスバス315を他のメモリLSIに接続されているローカルアドレスバス311から分離するための第４のアドレスバスゲート（Address Control）57と、ROM chip2に接続されているサブローカルデータバス314を他のメモリLSIに接続されているローカルデータバス312から分離するための第４のデータバスゲート（I/O Control）58が挿入されている。これらの第４のアドレスバスゲート57および第４のデータバスゲート58は、制御用LSI 16c内の制御回路で生成される制御信号によって選択的に接続／分離状態が制御される。

＜第４の実施形態＞
前述した図６および図７に示した具体例では、メモリシステム内の複数種類のメモリLSIのうちのROM chip2のみに対応して専用のサブローカルアドレスバスおよびサブローカルデータバスを設けたが、第４の実施形態では、RAM chip1のみに対応して専用のサブローカルアドレスバスおよびサブローカルデータバスを設ける例について説明する。

図８は、第４の実施形態に係るMCP型メモリシステムを外部メモリの一部として接続したコンピュータシステムの一部を示すブロック図である。

図８に示すコンピュータシステムは、図３を参照して前述したコンピュータシステムと比べてMCP型メモリシステムにおける信号ピン仕様が異なり、その他は同じであるので図３中と同一符号を付している。

図８中に示すMCP型メモリシステム30dは、図５を参照して前述した第１の具体例と比べて、次の点が異なり、その他は同じであるので図５中と同一符号を付している。

（１）パッケージの内部バスとして、複数種類のメモリLSI 15のうちの特定の一部のメモリLSI（本例ではRAM chip1）とメモリシステム外部との間でデータを授受するためのサブローカルデータバス314と、メモリシステム外部から前記RAM chip1がアドレスデータを受けるためのサブローカルアドレスバス315をさらに具備している。

前記サブローカルデータバス314は、メモリシステム内部のローカルデータバス312に接続されており、前記サブローカルアドレスバス315は、メモリシステム内部のローカルアドレスバス311に接続されている。

（２）特定の一部のメモリLSI（本例ではRAM chip1）は、それが本来持っているインターフェース仕様を介してパッケージ外部から直接に読み出し、書き込みのためのアクセス動作が可能であって、サブローカルアドレスバス315を介してメモリシステム外部からアドレスデータを受け、サブローカルデータバス314を介してメモリシステム外部との間でデータを授受することが可能である。

（３）制御用LSI 16dは、複数種類のメモリLSI 15のうちの特定の一部のメモリLSI（本例ではRAM chip1）以外の大部分のメモリLSIのうちの任意の特定のメモリLSIに対してメモリシステムで共通の標準的なインターフェース仕様を介して読み出し、書き込み、消去のうちの所定のアクセス動作を行う機能を有する。

（４）RAM chip1に対する外部からのアクセス中に他のメモリLSIに対するアクセスを可能とするために、RAM chip1に接続されているローカルアドレスバス311およびサブローカルアドレスバス315を他のメモリLSIに接続されているローカルアドレスバス311から分離するための第４のアドレスバスゲート（Address Control）57と、RAM chip1に接続されているローカルデータバス312およびサブローカルデータバス314を他のメモリLSIに接続されているローカルデータバス312から分離するための第４のデータバスゲート（I/O Control）58が挿入されている。これらの第４のアドレスバスゲート57および第４のデータバスゲート58は、制御用LSI 16d内の制御回路で生成される制御信号によって選択的に接続／分離状態が制御される。

図８に示すコンピュータシステムによれば、例えば静止画の連写により得られた大容量の画像データあるいは動画の大容量の画像データなどを撮影と同時に高速データ転送レートでMCP型メモリシステム30dに記録することが可能である。この場合、まず、画像データをRAM chip1に高速で書き込むことによって一時的に格納する。この場合、RAM chip1として、現在最も大容量で高速の入出力転送レートを実現可能なDouble Data Rate (DDR) SDRAM、Direct Rambus 仕様のDRAM、XDR DRAMなどを使用することが望ましい。次に、上記RAM chip1に格納されている画像データを、メモリシステム内メモリLSI間データ転送命令に基づいてメモリシステム内のファイル記録用のナンドフラッシュメモリに転送して保存する。

上記動作に際して、画像データをRAM chip1に書き込む期間はメモリシステム外部のシステムバス（アドレスバスおよびデータバス）を占有するが、メモリシステム内でLSI間データ転送を実行中はシステムバスを占有しないので、システムの負荷が軽減されることになる。しかも、画像データをRAM chip1に書き込む時間に比べて、メモリシステム内のナンドフラッシュメモリに書き込む時間の方が十分に長いので、システムの負荷の軽減効果は大きい。

本発明の第１実施形態に係るマルチチップパッケージ型メモリシステムの実装例を概略的に示す断面図。図１に示したメモリシステムを外部メモリの一部として接続したコンピュータシステムの構成を模式的に示す図。図２のコンピュータシステムの一部の構成を概略的に示すブロック図。図３に示したコンピュータシステムにおいてメモリLSI間データ転送を実行する場合の制御例を示すフローチャート。第１実施形態のメモリシステムの信号ピン仕様に関する第１の具体例を示すブロック図。第１実施形態のメモリシステムの信号ピン仕様に関する第２の具体例を示すブロック図。第１実施形態のメモリシステムの信号ピン仕様に関する第３の具体例を示すブロック図。第４実施形態のメモリシステムを外部メモリの一部として接続したコンピュータシステムの一部を示すブロック図。従来のコンピュータシステムにおいてDMAモードを使って２つのメモリLSI間でデータ転送を行う場合の構成例を示すブロック図。従来のコンピュータシステムにおいてDMAモードを使って２つのメモリLSI間でデータ転送を行う動作例を示すタイミング図。

符号の説明

15…メモリLSI、16…制御用LSI、161 …制御回路、162 …データバッファ、20…システムバス、21…CPU 、22…通常のメモリLSI、30…MCP型メモリシステム、31…内部バス、51…第１のアドレスバスゲート、52…第１のデータバスゲート、53…第２のアドレスバスゲート、54…第２のデータバスゲート、55…第３のデータバスゲート、56…第３のアドレスバスゲート、57…第４のアドレスバスゲート、58…第４のデータバスゲート、201…アドレスバス、202…データバス、203…制御信号バス、311…ローカルアドレスバス、312…ローカルデータバス、313…ローカル制御信号バス。

Claims

ローカルデータバス、ローカルアドレスバスおよびローカル制御バスを含む内部バスを備えたパッケージに実装されるとともに前記内部バスに共通に接続され、パッケージ外部から読み出し、書き込み、消去のうちの所定のアクセス動作が可能であり、および／または、パッケージ内部で読み出し、書き込み、消去のうちの所定のアクセス動作が可能な複数種類のメモリ集積回路と、
前記パッケージに実装され、パッケージ外部からメモリシステム内データ転送命令を受けた際に、前記複数種類のメモリ集積回路のうちの読み出し可能な第１のメモリ集積回路の任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのメモリセルのデータを読出し、書き込み可能な第２のメモリ集積回路の任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのメモリセルへ書き込むデータ転送動作をメモリシステム内部で自己完結的に実行させる制御用集積回路とを具備し、
前記パッケージは、前記メモリシステム内部のローカルデータバスに接続され、前記複数種類のメモリ集積回路のうちの特定のメモリ集積回路とメモリシステム外部との間でデータを授受するためのサブローカルデータバスをさらに具備し、
前記複数種類のメモリ集積回路のうちの特定のメモリ集積回路は、それが本来持っているインターフェース仕様を介してパッケージ外部から直接に読み出し、書き込み、消去のうちの所定のアクセス動作が可能であって、前記サブローカルデータバスを介してメモリシステム外部との間でデータを授受し、
前記制御用集積回路は、前記複数種類のメモリ集積回路のうちの前記特定のメモリ集積回路以外のメモリ集積回路のうちの任意のメモリ集積回路に対してメモリシステムで共通の標準的なインターフェース仕様を介して読み出し、書き込み、消去のうちの所定のアクセス動作を行うことを特徴とするマルチチップパッケージ型メモリシステム。
ローカルデータバス、ローカルアドレスバスおよびローカル制御バスを含む内部バスを備えたパッケージに実装されるとともに前記内部バスに共通に接続され、パッケージ外部から読み出し、書き込み、消去のうちの所定のアクセス動作が可能であり、および／または、パッケージ内部で読み出し、書き込み、消去のうちの所定のアクセス動作が可能な複数種類のメモリ集積回路と、
前記パッケージに実装され、パッケージ外部からメモリシステム内データ転送命令を受けた際に、前記複数種類のメモリ集積回路のうちの読み出し可能な第１のメモリ集積回路の任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのメモリセルのデータを読出し、書き込み可能な第２のメモリ集積回路の任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのメモリセルへ書き込むデータ転送動作をメモリシステム内部で自己完結的に実行させる制御用集積回路とを具備し、
前記パッケージは、前記メモリシステム内部のローカルデータバスに接続され、前記複数種類のメモリ集積回路のうちの特定のメモリ集積回路とメモリシステム外部との間でデータを授受するためのサブローカルデータバスと、
前記メモリシステム内部のローカルアドレスバスに接続され、メモリシステム外部から前記特定のメモリ集積回路がアドレスデータを受けるためのサブローカルアドレスバスをさらに具備し、
前記特定のメモリ集積回路は、それが本来持っているインターフェース仕様を介してパッケージ外部から直接に読み出し、書き込み、消去のうちの所定のアクセス動作が可能であって、前記サブローカルアドレスバスを介してメモリシステム外部から前記アドレスデータを受け、前記サブローカルデータバスを介してメモリシステム外部との間でデータを授受し、
前記制御用集積回路は、前記複数種類のメモリ集積回路のうちの前記特定のメモリ集積回路以外のメモリ集積回路のうちの任意の特定のメモリ集積回路に対してメモリシステムで共通の標準的なインターフェース仕様を介して読み出し、書き込み、消去のうちの所定のアクセス動作を行うことを特徴とするマルチチップパッケージ型メモリシステム。
前記制御用集積回路は、前記メモリシステム内データ転送命令によって、転送元メモリ、転送元メモリの読出し開始アドレス、転送元メモリの読出し終了アドレス、転送先メモリ、転送先メモリの書き込み開始アドレス、転送先メモリの書き込み終了アドレスが指示されることにより、タイミング仕様等も含めてメモリシステムで共通の標準的な仕様を介してメモリシステム内でのメモリ集積回路間データ転送動作を実行させることを特徴とする請求項１または２記載のマルチチップパッケージ型メモリシステム。
前記制御用集積回路内の制御回路は、ナンドフラッシュメモリのエラー訂正処理を行うためのナンドフラッシュメモリ専用の入出力制御機能を有することを特徴とする請求項１または２記載のマルチチップパッケージ型メモリシステム。