JP2004288147A - シリアルメモリに対するｘｉｐシステム及びその方法 - Google Patents

Abstract

【課題】 パラレルメモリを本来のアクセス対象とするホストがシリアルメモリにアクセスすることを可能にする。
【解決手段】 Ｐ／Ｓ変換部２０１は、ホスト２１０からの並列アクセスアドレスを直列アクセスアドレスへ変換する。アクセス命令生成器２０３は、ホスト２１０からのアクセス信号に従って、直列命令（直列読み出し命令又は直列書き込み命令）を生成する。書き込みを行う場合には、Ｐ／Ｓ変換部２０１は更に、ホスト２１０からの列データを直列データへ変換する。直列データ結合／伝送部２０４は、直列命令と直列アクセスアドレスとを結合し、書き込みの場合には更に直列データをも結合することにより直列データ結合を生成し、シリアルメモリ２２０へ伝送する。Ｓ／Ｐ変換部２０２は、シリアルメモリ２２０が読み出した直列データを並列データへ変換し、ホスト２１０へ伝送する。
【選択図】 図１

Description

本発明は、シリアルメモリに対するアクセスシステム及び方法に関し、特に、シリアル不揮発性ＲＡＭ（Non-Volatile Random Access Memory；ＮＶＲＡＭ）がホストからの並列データを格納することを可能にし、ホストがシリアルＮＶＲＡＭのプログラムコードを直接に実行することを可能にするＸＩＰ（eXecute-In-Place）システム及び方法に関する。

メモリは、アクセス方式によって、パラレル（並列）／ＮＯＲ型のメモリとシリアル（直列）／ＮＡＮＤ型のメモリとの２つのタイプに分類される。パラレルメモリは並列入出力インタフェースを通じてアクセスすることができるので、パラレルメモリのアクセス速度はシリアルメモリのアクセス速度よりも高い。更に、ホストはパラレルメモリの最小単位（バイト）にアクセスすることが可能であるので、パラレルメモリは、コンピュータシステムのシステムメモリには常に採用され、プログラムデータの格納のために用いられる。したがって、コンピュータシステムは、パラレルメモリに対してＸＩＰを実行することができる。

図５は、パラレルメモリに対する従来のアクセスの形態を示す概略図である。パラレルメモリ１３にデータを書き込むためには、中央演算処理部（Central Processing Unit；ＣＰＵ）１０は制御線（制御回路）１１を介してパラレルメモリ１３へ書き込み信号を送信し、かつアドレス／データバス１２を介してパラレルメモリ１３へ書き込みアドレスとデータとを伝送する。その後、書き込み信号と書き込みアドレスとに従って、データがパラレルメモリ１３のメモリセルへ書き込まれる。パラレルメモリ１３からプログラムデータを読み出すためには、ＣＰＵ１０は、制御線１１を介してパラレルメモリ１３へ読み出し信号を送信し、かつアドレス／データバス１２を介してパラレルメモリ１３へ読み出しアドレスを伝送する。すると、パラレルメモリ１３は、読み出し信号と読み出しアドレスとに従ってプログラムデータを読み出し、このプログラムデータをＣＰＵ１０へ伝送する。

一方、データフラッシュメモリやハードディスクのようなシリアルメモリは、データのバックアップに常用される。しかしながら、シリアルメモリに対しては、ホストはＸＩＰを実行することができず、そのため、シリアルメモリは非−ＸＩＰ（non-XIP）メモリと称される。なぜなら、シリアルメモリのアクセス単位は、ブロックで定められているからである。

パラレルメモリは並列にアクセスされるので、パラレルメモリには抜き差しのための多数のアクセスピンが必要となる。そのために、接触部に不具合が生じる場合がある。更に、ＣＰＵの速度が高くなると、アクセスピンでの遅延が深刻となる。そのために、信号を同期して制御するためのＣＰＵの資源が浪費されることとなる。それに加えて、シリアルメモリの発展に伴って、シリアルメモリの価格を低廉化しつつ、シリアルメモリの容量が増大してきている。その結果、次世代のコンピュータシステムの重要な発展のためには、パラレルメモリがシリアルメモリに置き換えられ、それによって、ホストがシリアルメモリに対してＸＩＰを実行できるようになるものと思われる。

本発明は上記の問題点に鑑みてなされたもので、ホストからの並列形式（parallel format；パラレルフォーマット）のメッセージ（信号、データ）に従って、シリアルメモリに直列形式（serial format；シリアルフォーマット）でデータを直接に格納したり、シリアルメモリに直列形式で格納されるプログラムコードをホストが直接に実行したりすることを可能にする、シリアルメモリに対するＸＩＰシステムおよびＸＩＰ方法を提供することを目的とする。

上記目的を達成するために、本発明は、ホストからアクセス信号と並列アクセスアドレスとを少なくとも含む情報を受信する、シリアルメモリに対するＸＩＰシステム及び方法を提供するものである。本発明のＸＩＰシステムは、並列アクセスアドレスを直列アクセスアドレスに変換し、送信されてきたアクセス信号に従って直列命令を生成する。直列命令と直列アクセスアドレスとは、直列データ結合へ結合される。そして、直列データ結合はシリアルメモリへ伝送される。シリアルメモリは、直列データ結合を受信した後、直列データ結合に従ってアクセス動作を実行する。

アクセス信号が読み出し信号であれば、ＸＩＰシステムが生成する直列命令は、直列読み出し命令であって、それによって、シリアルメモリは直列アクセスアドレスに従って、自身が格納する第１直列データを読み出し、この第１直列データをＸＩＰシステムへ返送することが可能となる。ＸＩＰシステムは、第１直列データを第１並列データへ変換し、この第１並列データをホストへ伝送する。

アクセス信号が書き込み信号であれば、ＸＩＰシステムは、ホストから第２並列データを更に受信し、ＸＩＰシステムによって生成される直列命令は直列書き込み命令となる。ＸＩＰシステムは、第２並列データを第２直列データへ変換し、第２直列データを直列データ結合へ結合する。それによって、シリアルメモリは直列アクセスアドレスに従って第２直列データを書き込むことが可能となる。

本発明のシリアルメモリのためのＸＩＰシステム及び方法を用いることにより、プログラムデータをシリアルメモリへ直接に格納することができ、ホストがシリアルメモリに格納されるプログラムコードを直接に実行することができる。従って、アクセスピンにおける遅延の問題や接触点における動作不良の問題を解消することができ、それによって、シリアルメモリのためのＸＩＰについて柔軟な構造を提供することができる。

以上に述べた本発明の目的、特徴及び利点は、添付図面と併せて、望ましい実施の形態についての以下の詳細な説明を参照することにより、明らかとなる。

図１は、本発明の一実施の形態による、シリアルメモリに対するＸＩＰシステムの構造（アーキテクチャ）を図示している。ＸＩＰシステム２００は、ホスト２１０がシリアルメモリ２２０にアクセスすることを可能にする。シリアルメモリ２２０は、例えばＮＶＲＡＭのようなＮＡＮＤ型のデータ記録媒体であってよい。ＸＩＰシステム２００は、シリアルメモリ２２０に対するコントローラに相当する。

ホスト２１０は、制御線（制御回路）２４０を介してＸＩＰシステム２００へアクセス信号を伝送し、アドレス／データバス２３０を介してＸＩＰシステム２００へアドレス情報とデータとを伝送する。或いは、ホスト２１０は、アドレス／データバス２３０を介してＸＩＰシステム２００からデータを受信する。図２は、本発明の別の実施の形態によるシリアルメモリに対するＸＩＰシステムの構造（アーキテクチャ）を図示している。図１と図２との間の相違点は、アドレスバス及びデータバスの構造にある。図１では、アドレスバスとデータバスは共有されている。これに対し、図２では、アドレスバス２３２とデータバス２３１とは、ホスト２１０とＸＩＰシステム２００との間に、別個に設けられている。ただし、本発明は特定のバス構造に限定されるものではない点に注意すべきである。

図１に示すように、ＸＩＰシステム２００は、並列／直列（Ｐ／Ｓ）変換部２０１、直列／並列（Ｓ／Ｐ）変換部２０２、シリアルメモリ２２０のためのアクセス命令生成器２０３、及び直列データ結合／伝送部２０４を含んでいる。

Ｐ／Ｓ変換部２０１は、アドレス／データバス２３０を介してホスト２１０から並列アクセスアドレスを受信し、この並列アクセスアドレスをシリアルメモリ２２０が認識可能な直列アクセスアドレスへ変換する。ホスト２１０が並列形式の並列データをシリアルメモリ２２０へ書き込むためには、ホスト２１０は、並列データをＰ／Ｓ変換部２０１へ更に伝送し、Ｐ／Ｓ変換部２０１は並列データを直列形式の直列データへ変換する点に留意すべきである。

シリアルメモリ２２０のためのアクセス命令生成器２０３は、制御線２４０を介してホスト２１０からアクセス信号を受信し、アクセス信号に従って、直列読み出し命令及び直列書き込み命令のような直列命令を生成する。直列読み出し命令及び直列書き込み命令は、シリアルメモリ２２０が、対応する読み出し動作及び書き込み動作を実行することを、それぞれ可能にする。直列命令は、シリアルメモリ２２０によって認識される先頭コード（leading code）であってよい。

直列データ結合／伝送部２０４は、直列命令及び直列アクセスアドレスを結合し、書き込みの場合には直列データをも結合することにより、直列データ結合を生成し、この直列データ結合をシリアルメモリ２２０へ伝送する。シリアルメモリ２２０は、直列データ結合に従って、対応するアクセス動作を実行する。

アクセス動作が終了すると、取得したデータをホスト２１０へ返送するために、シリアルメモリ２２０は、直列形式の直列データをＸＩＰシステム２００のＳ／Ｐ変換部２０２へ伝送する。Ｓ／Ｐ変換部２０２は、直列データを並列形式の並列データへ変換し、この並列データをホスト２１０へ伝送する。

図３は、本発明の実施の形態による、シリアルメモリに対するＸＩＰ方法の読み出し処理を示すフローチャートである。ホスト２１０がシリアルメモリ２２０から情報を読み出すには、ステップＳ３０１において、ＸＩＰシステム２００は、並列アクセスアドレスと読み出し信号とを受信する。次に、ステップＳ３０２において、シリアルメモリ２２０のためのアクセス命令生成器２０３は、読み出し信号に従って直列読み出し命令を生成する。そして、ステップＳ３０３において、Ｐ／Ｓ変換部２０１は、並列アクセスアドレスを直列アクセスアドレスへ変換する。

その後、ステップＳ３０４において、直列データ結合／伝送部２０４は、シリアルメモリ２２０のためのアクセス命令生成器２０３によって生成された直列読み出し命令と、Ｐ／Ｓ変換部２０１によって出力される直列アクセスアドレスとを、直列データ結合へと結合する。そして、直列データ結合／伝送部２０４は、ステップＳ３０５において、直列データ結合をシリアルメモリ２２０へ伝送する。

シリアルメモリ２２０は、直列データ結合を受信した後、ステップＳ３０６において、直列データ結合を解読（デコード）し、直列アクセスアドレスにおける第１直列データを読み出し、読み出した第１直列データをＸＩＰシステム２００へ伝送する。その後、ステップＳ３０７において、Ｓ／Ｐ変換部２０２は、受信した第１直列データを第１並列データへ変換し、ステップＳ３０８において、第１並列データをホスト２１０へ伝送する。

図４は、本発明の実施の形態による、シリアルメモリに対するＸＩＰ方法の書き込み処理を示すフローチャートである。ホスト２１０が情報をシリアルメモリ２２０へ書き込むには、ステップＳ４０１において、ＸＩＰシステム２００は、並列アクセスアドレスと第２並列データと書き込み信号とを含む情報を受信する。次に、ステップＳ４０２において、アクセス命令生成器２０３は書き込み信号に従って直列書き込み命令を生成する。そして、ステップＳ４０３において、Ｐ／Ｓ変換部２０１は、並列アクセスアドレスを直列アクセスアドレスへ変換し、ステップＳ４０４において、Ｐ／Ｓ変換部２０１は第２並列データを第２直列データへ変換する。

その後、ステップＳ４０５において、直列データ結合／伝送部２０４は、直列書き込み命令と直列アクセスアドレスと第２直列データとを、直列データ結合へと結合し、ステップＳ４０６において、直列データ結合をシリアルメモリ２２０へ伝送する。シリアルメモリ２２０は、直列データ結合を受信した後、ステップＳ４０７において、直列データ結合を解読（デコード）し、第２直列データを直列アクセスアドレスに書き込む。

以上のように、シリアルメモリ２２０のためのＸＩＰシステム２００及びＸＩＰ方法を用いることにより、プログラムデータをシリアルメモリ２２０へ直接に格納することができ、ホスト２１０がシリアルメモリ２２０に格納されるプログラムコードを直接に実行することができる。従って、アクセスピンにおける遅延の問題や接触点における動作不良の問題を解消することができ、それによって、シリアルメモリ２２０のためのＸＩＰについて柔軟な構造を提供することができる。

本発明は、その望ましい実施の形態に記載しているが、このことは、開示される詳細な実施の形態に本発明を限定することを意図したものではない。本発明の属する技術の分野における通常の知識を有する者（いわゆる当業者）は、本発明の範囲及び技術思想から離れることなく、様々な変更、変形をなすことが可能である。従って、本発明の範囲は、添付の特許請求の範囲及びその均等物によって規定され、保護されなければならない。

本発明のシリアルメモリに対するＸＩＰシステム及び方法は、ホストからの並列形式のメッセージ（信号、データ）に従って、シリアルメモリに直列形式でデータを直接に格納したり、シリアルメモリにシリアル形式で格納されるプログラムコードをホストが直接に実行したりすることを可能にする。

本発明の一実施の形態によるシリアルメモリに対するＸＩＰシステムの構造を示す概略図である。 本発明の別の実施の形態によるシリアルメモリに対するＸＩＰシステムの構造を示す概略図である。 本発明の一実施の形態によるシリアルメモリに対するＸＩＰ方法の読み出し処理を示すフローチャートである。 本発明の一実施の形態によるシリアルメモリに対するＸＩＰ方法の書き込み処理を示すフローチャートである。 パラレルメモリに対する従来のアクセス形態を示す概略図である。

符号の説明

２１０ ホスト
２２０ シリアルメモリ
２００ ＸＩＰシステム
２０３ アクセス命令生成器
２０１ 並列・直列（Ｐ／Ｓ）変換部
２０４ 直列データ結合・伝送部
２０２ 直列・並列（Ｓ／Ｐ）変換部

Claims (12)

1. ホストとシリアルメモリとの間で用いられるシリアルメモリに対するＸＩＰシステムであって、
   前記ホストからアクセス信号を受信し前記アクセス信号に従って直列命令を生成する、前記シリアルメモリに対するアクセス命令生成器と、
   前記ホストから並列アクセスアドレスを受信し、前記並列アクセスアドレスを直列アクセスアドレスに変換する並列／直列変換部と、
   前記直列命令と前記直列アクセスアドレスとを直列データ結合へと結合し、前記直列データ結合を前記シリアルメモリへ伝送し、それによって前記直列データ結合に従ったデータアクセス動作を前記シリアルメモリに行わせる直列データ結合／伝送部と、を備えることを特徴とするシリアルメモリに対するＸＩＰシステム。
2. 前記アクセス信号が読み出し信号である場合には、前記アクセス命令生成器が生成する前記直列命令は、前記直列アクセスアドレスに対応する第１直列データの読み出しと前記第１直列データの前記ＸＩＰシステム自身への伝送とを前記シリアルメモリに行わせる直列読み出し命令である、請求項１に記載のシリアルメモリに対するＸＩＰシステム。
3. 前記第１直列データを第１並列データへ変換し、前記第１並列データを前記ホストへ伝送する直列／並列変換部を更に備える、請求項２に記載のシリアルメモリに対するＸＩＰシステム。
4. 前記アクセス信号が書き込み信号である場合には、前記ホストから自身へ伝送される第２並列データを更に受信する、請求項１ないし３の何れかに記載のシリアルメモリに対するＸＩＰシステム。
5. 前記並列／直列変換部は、前記第２並列データを第２直列データへ変換し、
   前記直列データ結合／伝送部は、前記第２直列データをも前記直列データ結合へ結合する、請求項４に記載のシリアルメモリに対するＸＩＰシステム。
6. 前記アクセス信号が書き込み信号である場合には、前記アクセス命令生成器が生成する前記直列命令は、前記直列アクセスアドレスへの前記第２直列データの書き込みを前記シリアルメモリに行わせる直列書き込み命令である、請求項５に記載のシリアルメモリに対するＸＩＰシステム。
7. ホストとシリアルメモリとの間で実行されるシリアルメモリに対するＸＩＰ方法であって、
   前記ホストからアクセス信号と並列アクセスアドレスとを受信する工程と、
   前記アクセス信号に従って直列命令を生成する工程と、
   前記並列アクセスアドレスを直列アクセスアドレスに変換する工程と、
   前記直列命令と前記直列アクセスアドレスとを直列データ結合へと結合する工程と、
   前記直列データ結合を前記シリアルメモリへ伝送する工程と、
   前記シリアルメモリが、受信した前記直列データ結合に従ってデータアクセスを実行する工程と、を備えるシリアルメモリに対するＸＩＰ方法。
8. 前記アクセス信号が読み出し信号である場合には、前記直列命令は直列読み出し命令であって、前記シリアルメモリは、前記直列アクセスアドレスに対応する第１直列データを読み出し送出する、請求項７に記載のシリアルメモリに対するＸＩＰ方法。
9. 前記第１直列データを第１並列データへ変換し、前記第１並列データを前記ホストへ伝送する工程を更に備える、請求項８に記載のシリアルメモリに対するＸＩＰ方法。
10. 前記アクセス信号が書き込み信号である場合に前記ホストからの第２並列データを受信する工程を更に備える、請求項７ないし９の何れかに記載のシリアルメモリに対するＸＩＰ方法。
11. 前記第２並列データを第２直列データへ変換する工程と、
    前記第２直列データを前記直列データ結合へ結合する工程と、を更に備える請求項１０に記載のシリアルメモリに対するＸＩＰ方法。
12. 前記アクセス信号が書き込み信号である場合には、前記直列命令は直列書き込み命令であって、前記シリアルメモリは、前記直列アクセスアドレスへ前記第２直列データを書き込む、請求項１１に記載のシリアルメモリに対するＸＩＰ方法。

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