JP2000013414A - 装置内監視制御システム - Google Patents
装置内監視制御システムInfo
- Publication number
- JP2000013414A JP2000013414A JP10178198A JP17819898A JP2000013414A JP 2000013414 A JP2000013414 A JP 2000013414A JP 10178198 A JP10178198 A JP 10178198A JP 17819898 A JP17819898 A JP 17819898A JP 2000013414 A JP2000013414 A JP 2000013414A
- Authority
- JP
- Japan
- Prior art keywords
- parallel
- data
- control
- package
- serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
- G06F11/3013—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system is an embedded system, i.e. a combination of hardware and software dedicated to perform a certain function in mobile devices, printers, automotive or aircraft systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
- G06F11/3037—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a memory, e.g. virtual memory, cache
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
- G06F11/3041—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is an input/output interface
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Debugging And Monitoring (AREA)
- Small-Scale Networks (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】ユニット間接続コネクタの減少及び、ドライバ
／レシーバＩＣの減少により、実装面積の減少、低消費
電力化、コストダウンを可能とする装置内監視制御シス
テムを提供する。 【解決手段】監視制御パッケージと、シリアルパスを通
して監視制御パッケージと接続される複数の被監視制御
パッケージとを備える伝送装置の監視制御パッケージに
より、複数の被監視制御パッケージを監視する装置内監
視制御システムである。監視制御パッケージは、パラレ
ルアドレスとパラレルデータを生成する制御部と、制御
部により生成されるパラレルアドレスとパラレルデータ
をシリアルアドレスとシリアルデータに変換する第１の
変換部を有する。複数の被監視制御パッケージの各々
は、監視制御パッケージの第１の変換部からシリアルパ
スを通して送られるシリアルアドレスとシリアルデータ
をパラレルアドレスとパラレルデータに変換する第２の
変換部を有する。
／レシーバＩＣの減少により、実装面積の減少、低消費
電力化、コストダウンを可能とする装置内監視制御シス
テムを提供する。 【解決手段】監視制御パッケージと、シリアルパスを通
して監視制御パッケージと接続される複数の被監視制御
パッケージとを備える伝送装置の監視制御パッケージに
より、複数の被監視制御パッケージを監視する装置内監
視制御システムである。監視制御パッケージは、パラレ
ルアドレスとパラレルデータを生成する制御部と、制御
部により生成されるパラレルアドレスとパラレルデータ
をシリアルアドレスとシリアルデータに変換する第１の
変換部を有する。複数の被監視制御パッケージの各々
は、監視制御パッケージの第１の変換部からシリアルパ
スを通して送られるシリアルアドレスとシリアルデータ
をパラレルアドレスとパラレルデータに変換する第２の
変換部を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、伝送装置内の複数
の被監視制御部の動作を監視する装置内監視制御システ
ムに関する。特に、被監視制御部に対するインタフェー
ス信号の物理的対応が複雑となることを回避し、且つ、
ソフトウエアのアクセス処理を単純にすることを可能と
した装置内監視制御システムに関する。
の被監視制御部の動作を監視する装置内監視制御システ
ムに関する。特に、被監視制御部に対するインタフェー
ス信号の物理的対応が複雑となることを回避し、且つ、
ソフトウエアのアクセス処理を単純にすることを可能と
した装置内監視制御システムに関する。
【０００２】
【従来の技術】図２０は、伝送装置の構成例を説明する
図である。複数ｍ個のユニット＃１〜＃ｍを有し、それ
ぞれのユニット２００は、複数ｎ個のＭＰＵインタフェ
ース部＃ｉ−１〜＃ｉ−ｎ（ｉ＝１〜ｍ）を有する。
図である。複数ｍ個のユニット＃１〜＃ｍを有し、それ
ぞれのユニット２００は、複数ｎ個のＭＰＵインタフェ
ース部＃ｉ−１〜＃ｉ−ｎ（ｉ＝１〜ｍ）を有する。
【０００３】被監視制御部であるこれらの複数ｍ個のユ
ニット内の複数ｎ個のＭＰＵインタフェース部を監視す
る監視制御部１００を有する。この監視制御部１００
は、例えば、第１のユニット＃１に、監視制御パッケー
ジとして備えられる。
ニット内の複数ｎ個のＭＰＵインタフェース部を監視す
る監視制御部１００を有する。この監視制御部１００
は、例えば、第１のユニット＃１に、監視制御パッケー
ジとして備えられる。
【０００４】さらに、監視制御部１００は、監視される
各ユニット内の複数ｎ個のＭＰＵインタフェース部＃ｉ
−１〜＃ｉ−ｎの状態を上位層のオペレーションシステ
ム３００に通知する。
各ユニット内の複数ｎ個のＭＰＵインタフェース部＃ｉ
−１〜＃ｉ−ｎの状態を上位層のオペレーションシステ
ム３００に通知する。
【０００５】図２１は、上記図２０の構成における各ユ
ニット内のＭＰＵインタフェース部を監視する従来の装
置内監視制御システムの実施例構成である。特に、監視
制御部（以下、監視制御パッケージという）１００と、
被監視制御部（以下、監視制御パッケージという）２０
０とのインタフェースをメモリバス通信方式で行った場
合の構成を示す。
ニット内のＭＰＵインタフェース部を監視する従来の装
置内監視制御システムの実施例構成である。特に、監視
制御部（以下、監視制御パッケージという）１００と、
被監視制御部（以下、監視制御パッケージという）２０
０とのインタフェースをメモリバス通信方式で行った場
合の構成を示す。
【０００６】図２１では、ユニット＃１に監視制御パッ
ケージ１００が備えられ、ユニット＃１〜＃ｍの各々
に、ｎ個の被監視制御パッケージ２００が備えられる。
また、各ユニットは同一構成であるので、ユニット＃１
の構成のみ詳細が示されている。以下同様である。
ケージ１００が備えられ、ユニット＃１〜＃ｍの各々
に、ｎ個の被監視制御パッケージ２００が備えられる。
また、各ユニットは同一構成であるので、ユニット＃１
の構成のみ詳細が示されている。以下同様である。
【０００７】監視制御パッケージ１００は、ＭＰＵ１
と、ＭＰＵ１からのアドレスをラッチするメモリ２及
び、チップセレクト生成部３を有して構成される。これ
らの間は、パラレルバスであるアドレスバス１０／デー
タバス１１／読出・書込制御信号（ＲＤ／ＷＲ）線１２
で接続される。
と、ＭＰＵ１からのアドレスをラッチするメモリ２及
び、チップセレクト生成部３を有して構成される。これ
らの間は、パラレルバスであるアドレスバス１０／デー
タバス１１／読出・書込制御信号（ＲＤ／ＷＲ）線１２
で接続される。
【０００８】監視制御パッケージ１００のＭＰＵ１と被
監視制御パッケージ２００は、アドレスバス１０／デー
タバス１１／読出・書込制御信号（ＲＤ／ＷＲ）線１２
に加え、チップセレクト（以下ＣＳ）生成部３により生
成される個別選択（ＣＳ）線１３で接続される。
監視制御パッケージ２００は、アドレスバス１０／デー
タバス１１／読出・書込制御信号（ＲＤ／ＷＲ）線１２
に加え、チップセレクト（以下ＣＳ）生成部３により生
成される個別選択（ＣＳ）線１３で接続される。
【０００９】よって、監視制御部パッケージ１００と被
監視制御部パッケージ２００間の物理的接続本数は、ア
ドレス線本数＋データ線本数＋制御信号線＋ＣＳ数（＝
被監視制御パッケージ枚数ｎ×ユニット数ｍ）の総和と
なる。
監視制御部パッケージ２００間の物理的接続本数は、ア
ドレス線本数＋データ線本数＋制御信号線＋ＣＳ数（＝
被監視制御パッケージ枚数ｎ×ユニット数ｍ）の総和と
なる。
【００１０】さらに、図２２は、従来の装置内監視制御
システムの他の実施例であり、監視制御パッケージ１０
０と被監視制御パッケージ２００とのインタフェースを
標準プロトコルによるシリアル通信方式で行った場合の
構成を示す。
システムの他の実施例であり、監視制御パッケージ１０
０と被監視制御パッケージ２００とのインタフェースを
標準プロトコルによるシリアル通信方式で行った場合の
構成を示す。
【００１１】監視制御パッケージ１００のＭＰＵ１と被
監視制御パッケージ２００は、標準プロトコルをサポー
トするシリアルインタフェース回路４を通して、コマン
ド信号線１４とレスポンス信号線１５により接続され
る。
監視制御パッケージ２００は、標準プロトコルをサポー
トするシリアルインタフェース回路４を通して、コマン
ド信号線１４とレスポンス信号線１５により接続され
る。
【００１２】すなわち、アドレスバス１０／データバス
１１／読出・書込制御信号（ＲＤ／ＷＲ）１２をシリア
ルインタフェース回路４を通して、シリアル信号に変換
して出力する。
１１／読出・書込制御信号（ＲＤ／ＷＲ）１２をシリア
ルインタフェース回路４を通して、シリアル信号に変換
して出力する。
【００１３】一方、被監視制御パッケージ２００からの
シリアル信号であるレスポンス信号は、シリアルインタ
フェース回路４により、パラレル信号に変換されて、ア
ドレスバス１０／データバス１１／読出・書込制御信号
（ＲＤ／ＷＲ）１２に送られる。
シリアル信号であるレスポンス信号は、シリアルインタ
フェース回路４により、パラレル信号に変換されて、ア
ドレスバス１０／データバス１１／読出・書込制御信号
（ＲＤ／ＷＲ）１２に送られる。
【００１４】しかし、図２２に示す構成では、標準プロ
トコルを用いた場合、プロトコルシーケンスを要するた
め、ソフト処理が必要となる。
トコルを用いた場合、プロトコルシーケンスを要するた
め、ソフト処理が必要となる。
【００１５】
【発明が解決しようとする課題】ここで、上記図２１、
図２２を纏めると、次の様な問題点がある。
図２２を纏めると、次の様な問題点がある。
【００１６】第１に、監視制御パッケージ１００と被監
視制御２００のインタフェース間の接続本数が増大する
という問題がある。
視制御２００のインタフェース間の接続本数が増大する
という問題がある。
【００１７】図２１においては、アドレスバス線が８
本、データバス線８本、制御信号線２本、被監視制御パ
ッケージ１０１が５枚、ユニット数を３とすると、接続
本数は、８本＋８本＋２本＋（５×３）本＝３３本とな
る。
本、データバス線８本、制御信号線２本、被監視制御パ
ッケージ１０１が５枚、ユニット数を３とすると、接続
本数は、８本＋８本＋２本＋（５×３）本＝３３本とな
る。
【００１８】これだけの線路パターンを被監視制御パッ
ケージ２００に配線する必要があり、他の高速主信号と
の輻奏等から配線上困難な場合が多い (図２１のユニッ
ト＃１参照）。
ケージ２００に配線する必要があり、他の高速主信号と
の輻奏等から配線上困難な場合が多い (図２１のユニッ
ト＃１参照）。
【００１９】次に、ユニット間に跨がって監視制御が必
要な場合 (図２１のユニット＃２〜＃ｍ) は、ＭＰＵ１
に対するデータバス１０、アドレスバス１１及び、制御
信号線１２及び、個別選択線（ＣＳ）をケーブル等でユ
ニット間接続をしなければならない。
要な場合 (図２１のユニット＃２〜＃ｍ) は、ＭＰＵ１
に対するデータバス１０、アドレスバス１１及び、制御
信号線１２及び、個別選択線（ＣＳ）をケーブル等でユ
ニット間接続をしなければならない。
【００２０】この為に、ユニット間を受け渡す信号線の
本数が多い場合ケーブルの本数も増えるため現実的では
ない。
本数が多い場合ケーブルの本数も増えるため現実的では
ない。
【００２１】一方、図２２に示すように、通信プロトコ
ルによるシリアルインタフェースにした場合は、信号線
の本数は少なくなるが、ソフト負荷が増大する。図２３
は、標準化されているプロトコル通信の構成を示し、 ７
層（＝７Ｌａｙｅｒ）に階層化されている。そして、装
置内の監視制御においては、少なくとも、下位２層の物
理層終端とデータリンク層程度は意識して処理を行う必
要がある。
ルによるシリアルインタフェースにした場合は、信号線
の本数は少なくなるが、ソフト負荷が増大する。図２３
は、標準化されているプロトコル通信の構成を示し、 ７
層（＝７Ｌａｙｅｒ）に階層化されている。そして、装
置内の監視制御においては、少なくとも、下位２層の物
理層終端とデータリンク層程度は意識して処理を行う必
要がある。
【００２２】したがって、標準プロトコルによるシリア
ル通信の場合、少なからず通信用のオーバーヘッド終端
処理をソフトウエアが行うことになるので、ソフトウエ
ア処理の負荷が大きくなる。その結果、装置／システム
開発において一番工数のかかるソフトの開発工程におい
て大きな負担となり装置開発期間の増大に繋がる。
ル通信の場合、少なからず通信用のオーバーヘッド終端
処理をソフトウエアが行うことになるので、ソフトウエ
ア処理の負荷が大きくなる。その結果、装置／システム
開発において一番工数のかかるソフトの開発工程におい
て大きな負担となり装置開発期間の増大に繋がる。
【００２３】かかる点から本発明の目的は、ユニット間
接続コネクタの減少及び、ドライバ／レシーバＩＣの減
少により、実装面積の減少、低消費電力化、コストダウ
ンを可能とする装置内監視制御システムを提供すること
にある。
接続コネクタの減少及び、ドライバ／レシーバＩＣの減
少により、実装面積の減少、低消費電力化、コストダウ
ンを可能とする装置内監視制御システムを提供すること
にある。
【００２４】また、プロトコルに依存しないソフトウエ
アの開発を可能とし、開発時間の短縮及び信頼性の向上
を可能とする装置内監視制御システムを提供することに
ある。
アの開発を可能とし、開発時間の短縮及び信頼性の向上
を可能とする装置内監視制御システムを提供することに
ある。
【００２５】
【課題を解決するための手段】上記の本発明の課題を達
成する装置内監視制御システムは、監視制御パッケージ
と、シリアルパスを通して該監視制御パッケージと接続
される複数の被監視制御パッケージとを備える伝送装置
の該監視制御パッケージにより、複数の被監視制御パッ
ケージを監視する装置内監視制御システムを対象とす
る。
成する装置内監視制御システムは、監視制御パッケージ
と、シリアルパスを通して該監視制御パッケージと接続
される複数の被監視制御パッケージとを備える伝送装置
の該監視制御パッケージにより、複数の被監視制御パッ
ケージを監視する装置内監視制御システムを対象とす
る。
【００２６】そして、前記監視制御パッケージは、パラ
レルアドレスとパラレルデータを生成する制御部と、制
御部により生成されるパラレルアドレスとパラレルデー
タをシリアルアドレスとシリアルデータに変換する第１
の変換部を有し、前記複数の被監視制御パッケージの各
々は、監視制御パッケージの第１の変換部からシリアル
パスを通して送られるシリアルアドレスとシリアルデー
タをパラレルアドレスとパラレルデータに変換する第２
の変換部を有することを特徴とする。
レルアドレスとパラレルデータを生成する制御部と、制
御部により生成されるパラレルアドレスとパラレルデー
タをシリアルアドレスとシリアルデータに変換する第１
の変換部を有し、前記複数の被監視制御パッケージの各
々は、監視制御パッケージの第１の変換部からシリアル
パスを通して送られるシリアルアドレスとシリアルデー
タをパラレルアドレスとパラレルデータに変換する第２
の変換部を有することを特徴とする。
【００２７】かかる特徴により、監視制御パッケージ
と、被監視制御パッケージとのインタフェースをシリア
ル通信により行い、インタフェースの接続本数を少なく
する都ともに、制御部としてのＭＰＵの１バスサイクル
での通信を完了することを可能とする。
と、被監視制御パッケージとのインタフェースをシリア
ル通信により行い、インタフェースの接続本数を少なく
する都ともに、制御部としてのＭＰＵの１バスサイクル
での通信を完了することを可能とする。
【００２８】さらに、一の態様として、前記監視制御パ
ッケージ及び、前記被監視制御パッケージは、それぞれ
第１、第２のタイミングジェネレータを有し、前記第
１、第２のタイミングジェネレータの出力により、対応
する前記第１の変換部及び、第２の変換器の動作を制御
することを特徴とする。
ッケージ及び、前記被監視制御パッケージは、それぞれ
第１、第２のタイミングジェネレータを有し、前記第
１、第２のタイミングジェネレータの出力により、対応
する前記第１の変換部及び、第２の変換器の動作を制御
することを特徴とする。
【００２９】また、別の態様では、更に、前記監視制御
パッケージは、前記被監視制御パッケージから送られる
シリアルデータをパラレルデータに変換する第３の変換
器を有することを特徴とする。
パッケージは、前記被監視制御パッケージから送られる
シリアルデータをパラレルデータに変換する第３の変換
器を有することを特徴とする。
【００３０】さらにまた、前記被監視制御パッケージ
は、前記第２の変換部により変換されたパラレルアドレ
スにより、自パッケージ宛てアクセスか否かの判定を行
うアドレス判定部を有することを特徴とする。
は、前記第２の変換部により変換されたパラレルアドレ
スにより、自パッケージ宛てアクセスか否かの判定を行
うアドレス判定部を有することを特徴とする。
【００３１】さらに、一の態様として、前記監視制御パ
ッケージ及び、被監視制御パッケージは、それぞれ、パ
ラレルアドレス及びデータにパリティビットを生成し
て、付加するパリティジェネレータと、受信されるシリ
アルアドレス及びデータをパラレルアドレス及びデータ
に変換した後、該パラレルアドレス及びデータのパリテ
ィチェックを行うパリティチェック部を有することを特
徴とする。
ッケージ及び、被監視制御パッケージは、それぞれ、パ
ラレルアドレス及びデータにパリティビットを生成し
て、付加するパリティジェネレータと、受信されるシリ
アルアドレス及びデータをパラレルアドレス及びデータ
に変換した後、該パラレルアドレス及びデータのパリテ
ィチェックを行うパリティチェック部を有することを特
徴とする。
【００３２】かかる特徴により、シリアルバスのエラー
監視を行い、その信頼性を向上するこが可能である。
監視を行い、その信頼性を向上するこが可能である。
【００３３】また、前記被監視制御パッケージにメモリ
アクセス制御回路を備え、このメモリアクセス制御回路
は、前記シリアルバス上のエラーの監視を行い、エラー
が発生した場合、該被監視制御パッケージのメモリアク
セスを禁止することを特徴とする。
アクセス制御回路を備え、このメモリアクセス制御回路
は、前記シリアルバス上のエラーの監視を行い、エラー
が発生した場合、該被監視制御パッケージのメモリアク
セスを禁止することを特徴とする。
【００３４】さらに、１の態様として、前記監視制御パ
ッケージに、前記パラレルアドレスとパラレルアドレス
と異なるパラレル信号を同時にラッチするラッチ回路を
有し、ラッチ回路の出力を前記第１の変換部でシリアル
信号に変換することを特徴とする。
ッケージに、前記パラレルアドレスとパラレルアドレス
と異なるパラレル信号を同時にラッチするラッチ回路を
有し、ラッチ回路の出力を前記第１の変換部でシリアル
信号に変換することを特徴とする。
【００３５】また、前記パラレルアドレスまたは、パラ
レルデータと異なるパラレル信号は、前記被監視制御パ
ッケージのメモリをアクセスするメモリ書込あるいは読
出の制御信号であることを特徴とする。
レルデータと異なるパラレル信号は、前記被監視制御パ
ッケージのメモリをアクセスするメモリ書込あるいは読
出の制御信号であることを特徴とする。
【００３６】かる構成により、シリアルバス上にメモリ
書込あるいは読出の制御信号と、アドレス信号を多重化
して伝送することが出来るので、監視制御パッケージと
被監視制御パッケージ間のインタフェースの接続本数を
減らすことが可能である。
書込あるいは読出の制御信号と、アドレス信号を多重化
して伝送することが出来るので、監視制御パッケージと
被監視制御パッケージ間のインタフェースの接続本数を
減らすことが可能である。
【００３７】
【発明の実施の形態】以下図面に従い、本発明の実施の
形態を説明する。なお、図において、同一又は、類似の
ものには、同一の参照数字又は、参照記号を付して説明
する。
形態を説明する。なお、図において、同一又は、類似の
ものには、同一の参照数字又は、参照記号を付して説明
する。
【００３８】図１は、本発明の実施の形態の基本構成ブ
ロック図である。監視制御パッケージ１００には、図２
１、図２２と同様に、ＭＰＵ１、ＭＰＵ１からのデータ
をラッチするメモリ２を有し、更に、本発明により、タ
イミングジェネレータ５、アドレスバス１０に対するパ
ラレル／シリアル（Ｐ／Ｓ）変換を行う変換回路６及
び、データバス１１に対するパラレル／シリアル（Ｐ／
Ｓ）変換及び、シリアル／パラレル（Ｓ／Ｐ）変換を行
う変換回路７を有する。
ロック図である。監視制御パッケージ１００には、図２
１、図２２と同様に、ＭＰＵ１、ＭＰＵ１からのデータ
をラッチするメモリ２を有し、更に、本発明により、タ
イミングジェネレータ５、アドレスバス１０に対するパ
ラレル／シリアル（Ｐ／Ｓ）変換を行う変換回路６及
び、データバス１１に対するパラレル／シリアル（Ｐ／
Ｓ）変換及び、シリアル／パラレル（Ｓ／Ｐ）変換を行
う変換回路７を有する。
【００３９】監視制御パッケージ１００において、ＭＰ
Ｕ１からのパラレルバス１０上のアドレス及び、パラレ
ルバス１１上のデータを、変換回路６及び変換回路７に
おいて、各々シリアルアドレス、シリアルデータに変換
する。そして、タイミングジェネレータ５により生成さ
れるクロックとともに被監視制御パッケージ２００の複
数のＭＰＵインタフェース部＃ｉ−１〜＃ｉ−ｎに接続
する。
Ｕ１からのパラレルバス１０上のアドレス及び、パラレ
ルバス１１上のデータを、変換回路６及び変換回路７に
おいて、各々シリアルアドレス、シリアルデータに変換
する。そして、タイミングジェネレータ５により生成さ
れるクロックとともに被監視制御パッケージ２００の複
数のＭＰＵインタフェース部＃ｉ−１〜＃ｉ−ｎに接続
する。
【００４０】ここで、タイミングジェネレータ５は、Ｍ
ＰＵ１からのクロックＣＬＫに基づき、変換回路６、７
におけるパラレルバス１０、１１及び、シリアルバス１
６、１７の変換制御における、全てのタイミング制御を
行う。
ＰＵ１からのクロックＣＬＫに基づき、変換回路６、７
におけるパラレルバス１０、１１及び、シリアルバス１
６、１７の変換制御における、全てのタイミング制御を
行う。
【００４１】これにより、後にタイミングジェネレータ
５の実施例の動作タイムチャートに基づき説明するよう
に、ＭＰＵ１の１バスサイクルＴ内での監視制御パッケ
ージ１００と被監視制御パッケージ２００間のパッケー
ジ間の通信を可能としている。
５の実施例の動作タイムチャートに基づき説明するよう
に、ＭＰＵ１の１バスサイクルＴ内での監視制御パッケ
ージ１００と被監視制御パッケージ２００間のパッケー
ジ間の通信を可能としている。
【００４２】図２にタイミングジェネレータ５の実施例
構成図を示す。図３は、その動作タイムチャートであ
る。タイミングジェネレータ５は、アドレス判定部５０
を有し、監視制御パッケージ１００のＭＰＵ１から送ら
れるアドレスバス１０上のアドレスをアドレス判定部５
０で監視し、外部アクセスであるか否かを判定する。さ
らに、監視制御パッケージ１００のＭＰＵ１からのクロ
ックＣＬＫをカウントするカウンタ部５１及び、カウン
タ部５１のカウント値によりＰ／Ｓ、Ｓ／Ｐ変換回路
６、７の制御を行うデコード部５２から構成される。
構成図を示す。図３は、その動作タイムチャートであ
る。タイミングジェネレータ５は、アドレス判定部５０
を有し、監視制御パッケージ１００のＭＰＵ１から送ら
れるアドレスバス１０上のアドレスをアドレス判定部５
０で監視し、外部アクセスであるか否かを判定する。さ
らに、監視制御パッケージ１００のＭＰＵ１からのクロ
ックＣＬＫをカウントするカウンタ部５１及び、カウン
タ部５１のカウント値によりＰ／Ｓ、Ｓ／Ｐ変換回路
６、７の制御を行うデコード部５２から構成される。
【００４３】ＭＰＵ１のバスアクセスが発生すると、タ
イミングジェネレータ５のアドレス判定部５０はアドレ
スから、アクセスが外部へのアクセスか否かの判定を行
う。アクセスが外部へのアクセスであった場合、アドレ
ス判定部５０はカウンタ部５１に対し、カウント許可信
号（以下、適宜ＣＯＵＮＴＥＮと表す）を出力する。
イミングジェネレータ５のアドレス判定部５０はアドレ
スから、アクセスが外部へのアクセスか否かの判定を行
う。アクセスが外部へのアクセスであった場合、アドレ
ス判定部５０はカウンタ部５１に対し、カウント許可信
号（以下、適宜ＣＯＵＮＴＥＮと表す）を出力する。
【００４４】ＣＯＵＮＴＥＮを受信したカウンタ部５
は、ＭＰＵ１のクロックＣＬＫの計数を開始し、 計数結
果をデコード部５２に出力する。デコード部５２は、受
信した計数結果をデコードし、 変換回路６、７に対し、
必要な制御信号を出力する。
は、ＭＰＵ１のクロックＣＬＫの計数を開始し、 計数結
果をデコード部５２に出力する。デコード部５２は、受
信した計数結果をデコードし、 変換回路６、７に対し、
必要な制御信号を出力する。
【００４５】実施例動作では、図３の動作タイムチャー
トに示すように、例えば計数値（以下ＣＴ）が＝１の場
合は、制御信号−Ａを、ＣＴ＝５の場合は、制御信号−
Ｄが出力される。また制御信号とフリップフロップ（以
下ＦＦ）５３を組み合わせることにより制御信号−Ｇの
ような制御信号を生成することも可能である。
トに示すように、例えば計数値（以下ＣＴ）が＝１の場
合は、制御信号−Ａを、ＣＴ＝５の場合は、制御信号−
Ｄが出力される。また制御信号とフリップフロップ（以
下ＦＦ）５３を組み合わせることにより制御信号−Ｇの
ような制御信号を生成することも可能である。
【００４６】このようにタイミングジェネレータ５によ
り制御信号−Ａ〜制御信号−Ｇを生成することにより，
ラッチイネーブル及び、変換器６、７におけるＳ／Ｐ、
Ｐ／Ｓ変換動作の制御を行う。これら制御信号−Ａ〜制
御信号−Ｇ単独で、あるいはこれらを組合わせることに
より後に説明する実施例に対応するタイミング信号Ｔ１
ａ〜Ｔ１６ａが生成される。
り制御信号−Ａ〜制御信号−Ｇを生成することにより，
ラッチイネーブル及び、変換器６、７におけるＳ／Ｐ、
Ｐ／Ｓ変換動作の制御を行う。これら制御信号−Ａ〜制
御信号−Ｇ単独で、あるいはこれらを組合わせることに
より後に説明する実施例に対応するタイミング信号Ｔ１
ａ〜Ｔ１６ａが生成される。
【００４７】本発明は、かかる構成により、監視制御パ
ッケージ１００のパラレルバスであるアドレスバス１０
及び、データバス１１をタイミングジェネレータ５によ
り制御する。
ッケージ１００のパラレルバスであるアドレスバス１０
及び、データバス１１をタイミングジェネレータ５によ
り制御する。
【００４８】この際、Ｐ／Ｓ、Ｓ／Ｐ変換回路６、７を
機能させて、 ハードウエア的にシリアルバスであるアド
レスバス１６及び、データバス１７に変換する。これに
より、被監視制御パッケージ２００とのインタフェース
をＭＰＵの１バスサイクルＴ（図３参照）内で通信を行
う。これによって、通信のためのソフト処理を簡単にす
ることがを可能である。
機能させて、 ハードウエア的にシリアルバスであるアド
レスバス１６及び、データバス１７に変換する。これに
より、被監視制御パッケージ２００とのインタフェース
をＭＰＵの１バスサイクルＴ（図３参照）内で通信を行
う。これによって、通信のためのソフト処理を簡単にす
ることがを可能である。
【００４９】また、被監視制御パッケージ２００とシリ
アルインタフェースを持つことで接続本数を減少させる
ことが可能である。ＭＰＵ１の１バスサイクルＴで通信
が完了するためメモリアクセスと同様に通信を行える。
ハードウエアである変換回路６、７によりＰ／Ｓ、Ｓ／
Ｐ変換を行う為に、プロトコル通信の為のソフト処理が
不要である。
アルインタフェースを持つことで接続本数を減少させる
ことが可能である。ＭＰＵ１の１バスサイクルＴで通信
が完了するためメモリアクセスと同様に通信を行える。
ハードウエアである変換回路６、７によりＰ／Ｓ、Ｓ／
Ｐ変換を行う為に、プロトコル通信の為のソフト処理が
不要である。
【００５０】これらにより監視制御パッケージ１００と
被監視制御パッケージ２００間のインタフェースにおい
て、図２１のメモリバス通信方式より接続本数が少な
く、メモリアクセスと同様に特別なソフト処理を必要と
しないシリアルインタフェースが実現できシステム性能
の向上に繋がる。
被監視制御パッケージ２００間のインタフェースにおい
て、図２１のメモリバス通信方式より接続本数が少な
く、メモリアクセスと同様に特別なソフト処理を必要と
しないシリアルインタフェースが実現できシステム性能
の向上に繋がる。
【００５１】図４は、監視制御パッケージ１００と被監
視パッケージ２００の第１の実施例である。監視制御パ
ッケージ１００と被監視制御パッケージ２００間のイン
タフェースは、シリアル・アドレス（Ｓｉ−ＡＤＲ）、
シリアル・データ（Ｓｉ−ＤＡＴ）、シリアル・クロッ
ク（Ｓｉ−ＣＬＫ）、書込（ＷＲ）及び読出（ＲＤ）の
５本で行われる。
視パッケージ２００の第１の実施例である。監視制御パ
ッケージ１００と被監視制御パッケージ２００間のイン
タフェースは、シリアル・アドレス（Ｓｉ−ＡＤＲ）、
シリアル・データ（Ｓｉ−ＤＡＴ）、シリアル・クロッ
ク（Ｓｉ−ＣＬＫ）、書込（ＷＲ）及び読出（ＲＤ）の
５本で行われる。
【００５２】本実施例では、監視制御パッケージ１００
が、被監視制御パッケージ２００のメモリ２０１をアク
セスする場合について示す。ここで本実施例の構成は、
図１の構成に対応して説明すると、監視制御パッケージ
１００のＭＰＵ１からのアドレス及び、データが、図１
のメモリ２に対応するフリップ・フロップ１０１、１０
２によりラッチされる。
が、被監視制御パッケージ２００のメモリ２０１をアク
セスする場合について示す。ここで本実施例の構成は、
図１の構成に対応して説明すると、監視制御パッケージ
１００のＭＰＵ１からのアドレス及び、データが、図１
のメモリ２に対応するフリップ・フロップ１０１、１０
２によりラッチされる。
【００５３】これらフリップ・フロップ１０１、１０２
でラッチされたアドレス及び、データは、それぞれ変換
回路６、７に対応するパラレル／シリアル（Ｐ／Ｓ）変
換回路１０３、１０４で、シリアル信号に変換される。
でラッチされたアドレス及び、データは、それぞれ変換
回路６、７に対応するパラレル／シリアル（Ｐ／Ｓ）変
換回路１０３、１０４で、シリアル信号に変換される。
【００５４】パラレル／シリアル（Ｐ／Ｓ）変換回路１
０４から出力されるシリアルデータは、出力バッファ１
０５を通して、タイミングジェネレータ５からのタイミ
ング信号に基づき出力される。
０４から出力されるシリアルデータは、出力バッファ１
０５を通して、タイミングジェネレータ５からのタイミ
ング信号に基づき出力される。
【００５５】一方、被監視制御パッケージ２００から送
られるデータは、図１の監視制御パッケージ１００の変
換回路７に対応するシリアル／パラレル変換回路１０６
により、パラレルエデータに変換されて、ラッチ回路１
０７でラッチされる。次いで、受信データバッファ回路
１０８を通して、ＭＰＵ１に送られる。
られるデータは、図１の監視制御パッケージ１００の変
換回路７に対応するシリアル／パラレル変換回路１０６
により、パラレルエデータに変換されて、ラッチ回路１
０７でラッチされる。次いで、受信データバッファ回路
１０８を通して、ＭＰＵ１に送られる。
【００５６】タイミングジェネレータ５は、ＭＰＵ１か
ら読出／書込コマンド（ＲＤ／ＷＲ）と、クロックＣＬ
Ｋを入力し、ＲＤ／ＷＲに同期して、クロック信号を監
視制御パッケージ１００の各部に供給する。
ら読出／書込コマンド（ＲＤ／ＷＲ）と、クロックＣＬ
Ｋを入力し、ＲＤ／ＷＲに同期して、クロック信号を監
視制御パッケージ１００の各部に供給する。
【００５７】さらに、ＲＤ／ＷＲは、バッファ１０９を
通して、クロックＣＬＫは直接に監視制御パッケージ１
００から出力され、被監視制御パッケージ２００に送ら
れる。
通して、クロックＣＬＫは直接に監視制御パッケージ１
００から出力され、被監視制御パッケージ２００に送ら
れる。
【００５８】一方、図４において、被監視制御パッケー
ジ２００は、ユニット＃１の１つ目のパッケージ＃１−
１の構成を示しているが、他のパッケージの構成も同様
である。
ジ２００は、ユニット＃１の１つ目のパッケージ＃１−
１の構成を示しているが、他のパッケージの構成も同様
である。
【００５９】被監視制御パッケージ２００は、監視制御
パッケージ１００と略対応する構成を有している。した
がって、タイミングジェネレータ２０２を有し、監視制
御パッケージ１００から送られるＲＤ／ＷＲ及び、クロ
ックＣＬＫを入力する。
パッケージ１００と略対応する構成を有している。した
がって、タイミングジェネレータ２０２を有し、監視制
御パッケージ１００から送られるＲＤ／ＷＲ及び、クロ
ックＣＬＫを入力する。
【００６０】そして、ＲＤ／ＷＲに同期して、被監視制
御パッケージ２００内でのクロック信号を生成し、各部
に供給する。シリアルアドレスは、シリアル／パラレル
変換回路２０３により、パラレルアドレスに変換され、
ラッチ回路２０４にラッチされる。同様に、シリアルデ
ータは、シリアル／パラレル変換回路２０５により、パ
ラレルデータに変換され、ラッチ回路２０６にラッチさ
れる。
御パッケージ２００内でのクロック信号を生成し、各部
に供給する。シリアルアドレスは、シリアル／パラレル
変換回路２０３により、パラレルアドレスに変換され、
ラッチ回路２０４にラッチされる。同様に、シリアルデ
ータは、シリアル／パラレル変換回路２０５により、パ
ラレルデータに変換され、ラッチ回路２０６にラッチさ
れる。
【００６１】ラッチ回路２０４の出力と自パッケージに
付与されているアドレスとを比較回路２１０により、比
較する。比較の結果一致していれば、メモリ２０１への
アクセスが可能である。
付与されているアドレスとを比較回路２１０により、比
較する。比較の結果一致していれば、メモリ２０１への
アクセスが可能である。
【００６２】したがって、オアゲートで構成されるアク
セス制御回路２１１から、チップ選択信号ＣＳが出力さ
れ、ラッチ回路２０４からのアドレスに対応するメモリ
２０１のアドレス位置へのアクセスが可能になる。ラッ
チ回路２０６の出力データの書込の際は、書込コマンド
ＷＲが、メモリ２０１にタイミングジェネレータ２０２
から与えられ、書込が可能である。
セス制御回路２１１から、チップ選択信号ＣＳが出力さ
れ、ラッチ回路２０４からのアドレスに対応するメモリ
２０１のアドレス位置へのアクセスが可能になる。ラッ
チ回路２０６の出力データの書込の際は、書込コマンド
ＷＲが、メモリ２０１にタイミングジェネレータ２０２
から与えられ、書込が可能である。
【００６３】反対に、読み出しの際は、読出コマンドＲ
Ｄが、メモリ２０１にタイミングジェネレータ２０２か
ら与えられ、読出しが可能である。読出されたデータ
は、パラレルであり、ラッチ回路２０７にラッチされ、
パラレル／シリアル変換回路２０８によりシリアルデー
タに変換され、バッファ回路２０９を通して監視制御パ
ッケージ１００に送られる。
Ｄが、メモリ２０１にタイミングジェネレータ２０２か
ら与えられ、読出しが可能である。読出されたデータ
は、パラレルであり、ラッチ回路２０７にラッチされ、
パラレル／シリアル変換回路２０８によりシリアルデー
タに変換され、バッファ回路２０９を通して監視制御パ
ッケージ１００に送られる。
【００６４】上記の如く構成された監視制御パッケージ
１００及び、被監視制御パッケージ２００の動作フロー
及び、タイムチャートが図５、６及び図７に示される。
これらの図を参照しながら書込（ライト）アクセス及
び、読出（リード）アクセスについて説明する。
１００及び、被監視制御パッケージ２００の動作フロー
及び、タイムチャートが図５、６及び図７に示される。
これらの図を参照しながら書込（ライト）アクセス及
び、読出（リード）アクセスについて説明する。
【００６５】なお、図５、図６において、図中の○数字
は図４の○数字と対応する。また、Ｔｘ番号は図７のＴ
ｘ番号と対応する。図中■はタイミングジェネレータ５
による制御を表わし、□はタイミングジェネレータ５以
外の動作を表わしている。
は図４の○数字と対応する。また、Ｔｘ番号は図７のＴ
ｘ番号と対応する。図中■はタイミングジェネレータ５
による制御を表わし、□はタイミングジェネレータ５以
外の動作を表わしている。
【００６６】さらに、図７におけるＴｘ番号の意味は、
次の通りである。 T1a: アドレス/データラッチ, 監視制御側Si-DATバッフ
ァイネーブル,RD/WRバッファイネーブル T2a: アドレス/データ P/S 転送開始 T3a: アドレス/データ S/P 受信開始 T4a: アドレス/データラッチ, 監視制御側Si-DAT バッ
ファディセーブル,アドレス判定 T5a: CS/WR出力(メモリライト) T6a: メモリライトアクセス 終了 T7a: アドレス/データラッチ,RD/WR バッファイネーブ
ル T8a: アドレス P/S 転送開始 T9a: アドレス S/P 受信開始 T10a:アドレスラッチタイミング、 アドレス 判定 T11a:CS/RD出力(メモリリード) T12a:リードデータラッチ, 被監視制御側Si-DAT バッフ
ァイネーブル, アドレス判定 T13a:リードデータ P/S 転送開始 T14a:リードデータ S/P 受信開始 T15a:リードデータラッチ, 被監視制御側Si-DAT バッフ
ァディセーブル,データ 出力バッファイネーブル T16a:メモリリードアクセス 終了,データ出力バッファ
ディセーブル 先ず、ライトアクセスについて説明すると、監視制御パ
ッケージ１００のＭＰＵ１からライトアクセスが発生し
た場合（図５：ステップＦ１Ｗａ）、タイミングジェネ
レータ５は、アクセスが被監視制御パッケージ２００へ
のアクセスか否かの判定をアドレス判定部５０（図２参
照）により行う（図５：ステップＦ２Ｗａ) 。
次の通りである。 T1a: アドレス/データラッチ, 監視制御側Si-DATバッフ
ァイネーブル,RD/WRバッファイネーブル T2a: アドレス/データ P/S 転送開始 T3a: アドレス/データ S/P 受信開始 T4a: アドレス/データラッチ, 監視制御側Si-DAT バッ
ファディセーブル,アドレス判定 T5a: CS/WR出力(メモリライト) T6a: メモリライトアクセス 終了 T7a: アドレス/データラッチ,RD/WR バッファイネーブ
ル T8a: アドレス P/S 転送開始 T9a: アドレス S/P 受信開始 T10a:アドレスラッチタイミング、 アドレス 判定 T11a:CS/RD出力(メモリリード) T12a:リードデータラッチ, 被監視制御側Si-DAT バッフ
ァイネーブル, アドレス判定 T13a:リードデータ P/S 転送開始 T14a:リードデータ S/P 受信開始 T15a:リードデータラッチ, 被監視制御側Si-DAT バッフ
ァディセーブル,データ 出力バッファイネーブル T16a:メモリリードアクセス 終了,データ出力バッファ
ディセーブル 先ず、ライトアクセスについて説明すると、監視制御パ
ッケージ１００のＭＰＵ１からライトアクセスが発生し
た場合（図５：ステップＦ１Ｗａ）、タイミングジェネ
レータ５は、アクセスが被監視制御パッケージ２００へ
のアクセスか否かの判定をアドレス判定部５０（図２参
照）により行う（図５：ステップＦ２Ｗａ) 。
【００６７】被監視制御パッケージ２００へのアクセス
である場合、タイミングジェネレータ５によりバッファ
１０１、１０２にアドレス及びデータのラッチを行い、
監視制御パッケージ１００側でのシリアルデータバッフ
ァ１０５をイネーブルとし、更に、ＲＤ／ＷＲバッファ
１０９をイネーブルとする（ステップＦ３Ｗａ，Ｔ１
ａ）。
である場合、タイミングジェネレータ５によりバッファ
１０１、１０２にアドレス及びデータのラッチを行い、
監視制御パッケージ１００側でのシリアルデータバッフ
ァ１０５をイネーブルとし、更に、ＲＤ／ＷＲバッファ
１０９をイネーブルとする（ステップＦ３Ｗａ，Ｔ１
ａ）。
【００６８】ラッチされたアドレス及びデータは、Ｐ／
Ｓ変換回路１０３、１０４によりシリアル変換され、被
監視制御パッケージ２００側に送出される（ステップＦ
４Ｗａ、Ｔ２ａ）。アドレス及びデータの送出が完了す
ると、監視制御パッケージ１００側のシリアルデータバ
ッファ１０６のディセーブルを行う（ステップＦ７Ｗ
ａ，Ｔ４ａ）。
Ｓ変換回路１０３、１０４によりシリアル変換され、被
監視制御パッケージ２００側に送出される（ステップＦ
４Ｗａ、Ｔ２ａ）。アドレス及びデータの送出が完了す
ると、監視制御パッケージ１００側のシリアルデータバ
ッファ１０６のディセーブルを行う（ステップＦ７Ｗ
ａ，Ｔ４ａ）。
【００６９】一方、被監視制御パッケージ２００側で
は、シリアルバス上にＷＲ信号が出力されるとタイミン
グジェネレータ２０２で受信状態になり（ステップＦ５
Ｗａ）、シリアル／パラレル変換回路２０３、２０５に
より、アドレス及び、データのＳ／Ｐ変換を行う（ステ
ップＦ６Ｗａ）。
は、シリアルバス上にＷＲ信号が出力されるとタイミン
グジェネレータ２０２で受信状態になり（ステップＦ５
Ｗａ）、シリアル／パラレル変換回路２０３、２０５に
より、アドレス及び、データのＳ／Ｐ変換を行う（ステ
ップＦ６Ｗａ）。
【００７０】アドレス及び、データの受信が完了する
と、受信したアドレス及び、データをそれぞれラッチ回
路２０４、２０６でラッチし、メモリ２０１に送出する
と共にアドレス判定部２１０により自パッケージ宛てア
クセスか否かの判定を行う（ステップＦ７Ｗａ，Ｔ４
ａ）。
と、受信したアドレス及び、データをそれぞれラッチ回
路２０４、２０６でラッチし、メモリ２０１に送出する
と共にアドレス判定部２１０により自パッケージ宛てア
クセスか否かの判定を行う（ステップＦ７Ｗａ，Ｔ４
ａ）。
【００７１】ここで、自パッケージ宛てアクセスでなか
った場合は、メモリＣＳをマスクする（ステップＦ８Ｗ
ａ，Ｔ４ａ）。自パッケージ宛てアクセスであった場
合、タイミングジェネレータ５よりＣＳ／ＷＲ信号が出
力され（ステップＦ９Ｗａ）、メモリ２０１にメモリラ
イトアクセスを行い、ライトアクセスを終了する（ステ
ップＦ１０Ｗａ，Ｔ５ａ）。
った場合は、メモリＣＳをマスクする（ステップＦ８Ｗ
ａ，Ｔ４ａ）。自パッケージ宛てアクセスであった場
合、タイミングジェネレータ５よりＣＳ／ＷＲ信号が出
力され（ステップＦ９Ｗａ）、メモリ２０１にメモリラ
イトアクセスを行い、ライトアクセスを終了する（ステ
ップＦ１０Ｗａ，Ｔ５ａ）。
【００７２】次に、リードアクセス時の動作について説
明する。監視制御パッケージ１００のＭＰＵ１よりリー
ドアクセスが発生した場合（図６：ステップＦ１Ｒ
ａ）、タイミングジェネレータ５は、アクセスが被監視
制御パッケージ２００へのアクセスか否かの判定を行う
（ステップＦ２Ｒａ）。
明する。監視制御パッケージ１００のＭＰＵ１よりリー
ドアクセスが発生した場合（図６：ステップＦ１Ｒ
ａ）、タイミングジェネレータ５は、アクセスが被監視
制御パッケージ２００へのアクセスか否かの判定を行う
（ステップＦ２Ｒａ）。
【００７３】被監視制御パッケージ２００のアクセスで
あった場合、タイミングジェネレータ２０２によりラッ
チ回路１０１によりアドレスのラッチを行う様に制御
し、また、ＲＤ／ＷＲバッファ１０９のイネーブルを行
う（ステップＦ３Ｒａ，図７：Ｔ７ａ）。
あった場合、タイミングジェネレータ２０２によりラッ
チ回路１０１によりアドレスのラッチを行う様に制御
し、また、ＲＤ／ＷＲバッファ１０９のイネーブルを行
う（ステップＦ３Ｒａ，図７：Ｔ７ａ）。
【００７４】さらに、ラッチ回路１０１によりラッチさ
れたアドレスは、Ｐ／Ｓ変換回路１０３によりシリアル
変換され、被監視制御パッケージ２０に送出される（ス
テップＦ４Ｒａ，Ｔ８ａ）。
れたアドレスは、Ｐ／Ｓ変換回路１０３によりシリアル
変換され、被監視制御パッケージ２０に送出される（ス
テップＦ４Ｒａ，Ｔ８ａ）。
【００７５】シリアルバス上に読出信号ＲＤが出力され
ると、被監視制御パッケージ２００は受信状態になり、
アドレスのＳ／Ｐ変換を変換回路２０３により行う（ス
テップＦ５Ｒａ、Ｆ６Ｒａ，Ｔ９ａ）。
ると、被監視制御パッケージ２００は受信状態になり、
アドレスのＳ／Ｐ変換を変換回路２０３により行う（ス
テップＦ５Ｒａ、Ｆ６Ｒａ，Ｔ９ａ）。
【００７６】アドレスの受信が完了すると、受信したア
ドレスをラッチ回路２０４で、ラッチし、メモリ２０１
に送出する。これとと共に、アドレス判定部２１０によ
り自パッケージ宛てアクセスか否かの判定を行う（ステ
ップＦ７Ｒａ，Ｆ８Ｒａ）。
ドレスをラッチ回路２０４で、ラッチし、メモリ２０１
に送出する。これとと共に、アドレス判定部２１０によ
り自パッケージ宛てアクセスか否かの判定を行う（ステ
ップＦ７Ｒａ，Ｆ８Ｒａ）。
【００７７】ここで自パッケージ宛てアクセスでなかっ
た場合、メモリアクセス制御部２１１により、ＣＳをマ
スクする（図７：Ｔ１０ａ）。
た場合、メモリアクセス制御部２１１により、ＣＳをマ
スクする（図７：Ｔ１０ａ）。
【００７８】反対に、自パッケージ宛てアクセスであっ
た場合、タイミングジェネレータ５よりＣＳ／ＲＤ信号
が出力され、メモリリードアクセスを行う（ステップＦ
９Ｒａ，Ｆ１０Ｒａ，Ｔ１１ａ）。
た場合、タイミングジェネレータ５よりＣＳ／ＲＤ信号
が出力され、メモリリードアクセスを行う（ステップＦ
９Ｒａ，Ｆ１０Ｒａ，Ｔ１１ａ）。
【００７９】リードアクセス後、タイミングジェネレー
タ２０２は、リードデータをラッチ回路２０７にラッチ
し、被監視制御パッケージ２００側のシリアルデータバ
ッファ２０９のイネーブルを行う（ステップＦ１１Ｒ
ａ、Ｔ１２ａ）。
タ２０２は、リードデータをラッチ回路２０７にラッチ
し、被監視制御パッケージ２００側のシリアルデータバ
ッファ２０９のイネーブルを行う（ステップＦ１１Ｒ
ａ、Ｔ１２ａ）。
【００８０】ラッチ回路２０７にラッチされたリードデ
ータは、変換回路２０８でシリアルデータに変換され、
監視制御パッケージ１００に送出されリードデータの送
出が完了する（ステップＦ１２Ｒａ，Ｔ１３ａ）。次い
で、被監視制御パッケージ２００側のシリアルデータバ
ッファ２０９のディセーブルを行う（ステップＦ１４Ｒ
ａ，Ｔ１５ａ）。
ータは、変換回路２０８でシリアルデータに変換され、
監視制御パッケージ１００に送出されリードデータの送
出が完了する（ステップＦ１２Ｒａ，Ｔ１３ａ）。次い
で、被監視制御パッケージ２００側のシリアルデータバ
ッファ２０９のディセーブルを行う（ステップＦ１４Ｒ
ａ，Ｔ１５ａ）。
【００８１】被監視制御パッケージ２００からリードデ
ータが送出されると、監視制御パッケージ１００は、受
信データに対し、変換回路１０６でシリアル／パラレル
変換を行い（ステップＦ１３Ｒａ，Ｔ１４ａ）、変換終
了後、リードデータのラッチを行うラッチ回路１０７及
び、データ出力バッファ１０８をイネーブルにする（ス
テップＦ１４Ｒａ，Ｔ１５ａ）。
ータが送出されると、監視制御パッケージ１００は、受
信データに対し、変換回路１０６でシリアル／パラレル
変換を行い（ステップＦ１３Ｒａ，Ｔ１４ａ）、変換終
了後、リードデータのラッチを行うラッチ回路１０７及
び、データ出力バッファ１０８をイネーブルにする（ス
テップＦ１４Ｒａ，Ｔ１５ａ）。
【００８２】次いで、リードデータをＭＰＵバスに送出
後、ＭＰＵリードアクセスが完了するとデータ出力バッ
ファ１０８をディセーブルにし、リードアクセスを終了
する（ステップＦ１６Ｒａ、Ｔ１６ａ）。
後、ＭＰＵリードアクセスが完了するとデータ出力バッ
ファ１０８をディセーブルにし、リードアクセスを終了
する（ステップＦ１６Ｒａ、Ｔ１６ａ）。
【００８３】ここで図１において、アドレス線１０を８
本、データ線１１を８本、制御線１２を２本、被監視制
御パッケージ５枚とすると、パラレルバスアクセス通信
方式と本発明の接続本数を比較すると、下記の関係とな
る。
本、データ線１１を８本、制御線１２を２本、被監視制
御パッケージ５枚とすると、パラレルバスアクセス通信
方式と本発明の接続本数を比較すると、下記の関係とな
る。
【００８４】 従来技術 実施例 (パラレルバスアクセス 通信方式） アドレス線 ８本 １本 データ線 ８本 １本 制御線 ２本 ２本 ＣＳ ５本 なし 転送クロック なし １本 合計 ２３本 ５本 となり、監視制御パッケージ１００と被監視制御パッケ
ージ２００間インタフェースの接続本数は、従来の構成
に対し、約５分の１となり、パターン配線において非常
に有利である。
ージ２００間インタフェースの接続本数は、従来の構成
に対し、約５分の１となり、パターン配線において非常
に有利である。
【００８５】さらに、通信プロトコルを用いない為、ソ
フトウエアからは通常のメモリアクセスと同様にＭＰＵ
の１バスサイクルで被監視制御パッケージと通信を行う
ことができる。
フトウエアからは通常のメモリアクセスと同様にＭＰＵ
の１バスサイクルで被監視制御パッケージと通信を行う
ことができる。
【００８６】また自パッケージ宛てアクセスでなかった
場合、ＣＳをマスクすることによりメモリアクセスを禁
止し、誤ったデータのリード／ライトアクセスを行わな
いようにすることで通信データの信頼性が向上する。
場合、ＣＳをマスクすることによりメモリアクセスを禁
止し、誤ったデータのリード／ライトアクセスを行わな
いようにすることで通信データの信頼性が向上する。
【００８７】図８は、本発明の第２の実施例ブロック図
である。本実施例は、図４の第１の実施例のアドレス及
び、データにパリティを付加するように構成したもので
ある。
である。本実施例は、図４の第１の実施例のアドレス及
び、データにパリティを付加するように構成したもので
ある。
【００８８】したがって、第１の実施例構成に、監視制
御パッケージ１００において、更に、送信アドレス／デ
ータパリティ生成及び付加部１１０、１１１、受信デー
タのパリティチェック及び転送状態（エラーコード）抽
出部１１２及び、転送状態表示レジスタ部１１３を有し
ている。
御パッケージ１００において、更に、送信アドレス／デ
ータパリティ生成及び付加部１１０、１１１、受信デー
タのパリティチェック及び転送状態（エラーコード）抽
出部１１２及び、転送状態表示レジスタ部１１３を有し
ている。
【００８９】一方、被監視制御パッケージ２００には、
受信アドレス／データパリティチェック部２１１、２１
２、送信データパリティ生成及び付加部２１３及び、転
送状態（エラーコード）生成及び付加部２１４が追加さ
れている。
受信アドレス／データパリティチェック部２１１、２１
２、送信データパリティ生成及び付加部２１３及び、転
送状態（エラーコード）生成及び付加部２１４が追加さ
れている。
【００９０】図８の実施例に対応して、図９、図１０に
ライトアクセス時の動作フローチャート、図１１、図１
２にリードアクセス時の動作フローチャート、図１３に
ライトアクセス時のタイムチャート、図１４にリードア
クセス時のタイムチャートを示す。
ライトアクセス時の動作フローチャート、図１１、図１
２にリードアクセス時の動作フローチャート、図１３に
ライトアクセス時のタイムチャート、図１４にリードア
クセス時のタイムチャートを示す。
【００９１】なお、図９〜図１２における記号等の意味
は、先に図５、図６について説明したと同様である。さ
らに、また、図９、図１０中のＴｘ番号は、図１３のＴ
ｘ番号と対応し、図１１、図１２中のＴｘ番号は、図１
４のＴｘ番号と対応する。
は、先に図５、図６について説明したと同様である。さ
らに、また、図９、図１０中のＴｘ番号は、図１３のＴ
ｘ番号と対応し、図１１、図１２中のＴｘ番号は、図１
４のＴｘ番号と対応する。
【００９２】さらに、図１３における記号等の意味は、
次の通りである。
次の通りである。
【００９３】T1bw: アドレス/データラッチ,監視制御側
Si-DATバッファイネーブル,RD/WRバッファイネーブル T2bw: アドレス/データパリティ生成付加 T3bw: アドレス/データ P/S転送開始 T4bw: アドレス/データ S/P受信開始 T5bw: アドレス/データラッチ,監視制御側Si-DAT バッ
ファディセーブル,アドレス判定 T6bw: アドレス/データパリティチェック T7bw: CS/WR 出力(メモリライト) T8bw: エラーコード生成，被監視制御側Si-DATバッファ
イネーブル T9bw: エラーコード P/S転送開始 T10bw:エラーコード S/P受信開始，被監視制御側Si-DAT
バッファディセーブル T11bw:転送状態表示レジスタ部出力,メモリライトアク
セス 終了 また、図１４における記号の意味は、次の通りである。
Si-DATバッファイネーブル,RD/WRバッファイネーブル T2bw: アドレス/データパリティ生成付加 T3bw: アドレス/データ P/S転送開始 T4bw: アドレス/データ S/P受信開始 T5bw: アドレス/データラッチ,監視制御側Si-DAT バッ
ファディセーブル,アドレス判定 T6bw: アドレス/データパリティチェック T7bw: CS/WR 出力(メモリライト) T8bw: エラーコード生成，被監視制御側Si-DATバッファ
イネーブル T9bw: エラーコード P/S転送開始 T10bw:エラーコード S/P受信開始，被監視制御側Si-DAT
バッファディセーブル T11bw:転送状態表示レジスタ部出力,メモリライトアク
セス 終了 また、図１４における記号の意味は、次の通りである。
【００９４】T1br: アドレスラッチ,RD/WR バッファイ
ネーブル T2br: アドレスパリティ生成付加 T3br: アドレス P/S転送開始 T4br: アドレス S/P受信開始 T5br: アドレスラッチ,アドレス判定 T6br: アドレスパリティチェック T7br: CS/RD 出力(メモリリード) T8br: リードデータラッチ,被監視制御側Si-DATバッフ
ァイネーブル T9br: リードデータパリティ,エラーコード 生成付加 T10br:リードデータ P/S転送開始 T11br:リードデータ S/P受信開始 T12br:リードデータラッチ T13br:リードデータパリティチェック,データ出力バッ
ファイネーブル,被監視制御側Si-DATバッファディセー
ブル T14br:転送状態表示レジスタ出力部, メモリリードアク
セス終了,データ出力バッファディセーブル 次に、図９、図１０、図１３を参照して、ライトアクセ
スについて説明する。
ネーブル T2br: アドレスパリティ生成付加 T3br: アドレス P/S転送開始 T4br: アドレス S/P受信開始 T5br: アドレスラッチ,アドレス判定 T6br: アドレスパリティチェック T7br: CS/RD 出力(メモリリード) T8br: リードデータラッチ,被監視制御側Si-DATバッフ
ァイネーブル T9br: リードデータパリティ,エラーコード 生成付加 T10br:リードデータ P/S転送開始 T11br:リードデータ S/P受信開始 T12br:リードデータラッチ T13br:リードデータパリティチェック,データ出力バッ
ファイネーブル,被監視制御側Si-DATバッファディセー
ブル T14br:転送状態表示レジスタ出力部, メモリリードアク
セス終了,データ出力バッファディセーブル 次に、図９、図１０、図１３を参照して、ライトアクセ
スについて説明する。
【００９５】監視制御パッケージ１００のＭＰＵ１より
ライトアクセスが発生した場合（ステップＦ１Ｗｂ）、
タイミングジェネレータ５は、アクセスが被監視制御パ
ッケージ２００へのアクセスか否かの判定を行う（ステ
ップＦ２Ｗｂ）。
ライトアクセスが発生した場合（ステップＦ１Ｗｂ）、
タイミングジェネレータ５は、アクセスが被監視制御パ
ッケージ２００へのアクセスか否かの判定を行う（ステ
ップＦ２Ｗｂ）。
【００９６】被監視制御パッケージ２００に対するアク
セスであった場合、タイミングジェネレータ５によりア
ドレス及び、データのラッチ回路１０１、１０２及び、
監視制御パッケージ１００のシリアルデータのバッファ
１０５のイネーブル及びＲＤ／ＷＲバッファ１０９のイ
ネーブルを行う（ステップＦ３Ｗｂ，図１３：Ｔ１ｂ
ｗ）。
セスであった場合、タイミングジェネレータ５によりア
ドレス及び、データのラッチ回路１０１、１０２及び、
監視制御パッケージ１００のシリアルデータのバッファ
１０５のイネーブル及びＲＤ／ＷＲバッファ１０９のイ
ネーブルを行う（ステップＦ３Ｗｂ，図１３：Ｔ１ｂ
ｗ）。
【００９７】ラッチ回路１０１、１０２でラッチされた
アドレス／データは、送信アドレス／データパリティ生
成及び付加部１００、１１１によりパリティビットを付
加される（ステップＦ４Ｗｂ，Ｔ２ｂｗ）。
アドレス／データは、送信アドレス／データパリティ生
成及び付加部１００、１１１によりパリティビットを付
加される（ステップＦ４Ｗｂ，Ｔ２ｂｗ）。
【００９８】パリティビットの付加されたアドレス／デ
ータは、Ｐ／Ｓ変換回路１０３、１０４によりシリアル
変換され、シリアルデータは、バッファ１０５を通して
被監視制御パッケージ２００に送出される。送出が完了
すると監視制御パッケージ１００のシリアルデータバッ
ファ１０５のディセーブルを行う（ステップＦ５Ｗ
ｂ）。
ータは、Ｐ／Ｓ変換回路１０３、１０４によりシリアル
変換され、シリアルデータは、バッファ１０５を通して
被監視制御パッケージ２００に送出される。送出が完了
すると監視制御パッケージ１００のシリアルデータバッ
ファ１０５のディセーブルを行う（ステップＦ５Ｗ
ｂ）。
【００９９】シリアルバス上にＷＲ信号が出力されると
（ステップＦ６Ｗｂ）、被監視制御パッケージ２００
は、受信状態になり、変換回路２０３、２０５によりア
ドレス及び、データのＳ／Ｐ変換を行う（ステップＦ７
Ｗｂ、Ｔ４ｂｗ）。
（ステップＦ６Ｗｂ）、被監視制御パッケージ２００
は、受信状態になり、変換回路２０３、２０５によりア
ドレス及び、データのＳ／Ｐ変換を行う（ステップＦ７
Ｗｂ、Ｔ４ｂｗ）。
【０１００】アドレス／データの受信が完了すると、受
信したアドレス／データをラッチ回路２０４、２０６で
ラッチし、メモリ２０１に送出する。同時に、アドレス
判定部２１０により自パッケージ宛てアクセスか否かの
判定を行う（ステップＦ８Ｗｂ，Ｆ９Ｗｂ，Ｔ５ｂ
ｗ）。ここで自パッケージ宛てアクセスでなかった場
合、メモリＣＳをマスクする。
信したアドレス／データをラッチ回路２０４、２０６で
ラッチし、メモリ２０１に送出する。同時に、アドレス
判定部２１０により自パッケージ宛てアクセスか否かの
判定を行う（ステップＦ８Ｗｂ，Ｆ９Ｗｂ，Ｔ５ｂ
ｗ）。ここで自パッケージ宛てアクセスでなかった場
合、メモリＣＳをマスクする。
【０１０１】自パッケージ宛てアクセスであった場合、
アドレス／データのパリティをパリティチェック回路２
１１、２１２でチェックし、エラーがあった場合、メモ
リＣＳをマスクする（ステップＦ１０Ｗｂ，Ｆ１１Ｗ
ｂ，Ｔ６ｂｗ）。
アドレス／データのパリティをパリティチェック回路２
１１、２１２でチェックし、エラーがあった場合、メモ
リＣＳをマスクする（ステップＦ１０Ｗｂ，Ｆ１１Ｗ
ｂ，Ｔ６ｂｗ）。
【０１０２】自パッケージ宛てアクセスでパリティエラ
ーでない場合は、タイミングジェネレータ２０２よりＣ
Ｓ／ＷＲ信号が出力され（ステップＦ１２Ｗｂ，Ｔ７ｂ
ｗ）、メモリライトアクセスを行う（ステップＦ１３Ｗ
ｂ，Ｔ７ｂｗ）。
ーでない場合は、タイミングジェネレータ２０２よりＣ
Ｓ／ＷＲ信号が出力され（ステップＦ１２Ｗｂ，Ｔ７ｂ
ｗ）、メモリライトアクセスを行う（ステップＦ１３Ｗ
ｂ，Ｔ７ｂｗ）。
【０１０３】メモリアクセスが完了すると転送状態（エ
ラーコード）生成及び付加部２１４によりエラーコード
が生成されると共に被監視制御パッケージ２００のシリ
アルデータバッファ２０９をイネーブルにする（ステッ
プＦ１４Ｗｂ，Ｔ８ｂｗ）。
ラーコード）生成及び付加部２１４によりエラーコード
が生成されると共に被監視制御パッケージ２００のシリ
アルデータバッファ２０９をイネーブルにする（ステッ
プＦ１４Ｗｂ，Ｔ８ｂｗ）。
【０１０４】受信アドレス／データにパリティエラーが
あった場合は、転送状態（エラーコード）生成及び付加
部２１４でエラーコードが生成される。そして、エラー
コードが生成されると変換回路２０８において、シリア
ル変換され（ステップＦ１５Ｗｂ，Ｔ９ｂｗ）、監視制
御パッケージ１００に送出される。
あった場合は、転送状態（エラーコード）生成及び付加
部２１４でエラーコードが生成される。そして、エラー
コードが生成されると変換回路２０８において、シリア
ル変換され（ステップＦ１５Ｗｂ，Ｔ９ｂｗ）、監視制
御パッケージ１００に送出される。
【０１０５】送出が完了すると被監視制御パッケージ２
００のシリアルデータバッファ２０９をディセーブルに
する（ステップＦ１６Ｗｂ、Ｔ１０ｂｗ）。
００のシリアルデータバッファ２０９をディセーブルに
する（ステップＦ１６Ｗｂ、Ｔ１０ｂｗ）。
【０１０６】被監視制御パッケージ２００からエラーコ
ードが送出されると、監視制御パッケージ１００は、変
換回路１０４で、Ｓ／Ｐ変換を行い変換終了後エラーコ
ードを転送状態表示レジスタに出力し、ライトアクセス
を終了する（ステップＦ１７Ｗｂ，Ｔ１１ｂｗ）。
ードが送出されると、監視制御パッケージ１００は、変
換回路１０４で、Ｓ／Ｐ変換を行い変換終了後エラーコ
ードを転送状態表示レジスタに出力し、ライトアクセス
を終了する（ステップＦ１７Ｗｂ，Ｔ１１ｂｗ）。
【０１０７】ライトアクセス終了後，ＭＰＵ１は転送状
態表示レジスタを読み取ることでアクセスの正常性を確
認することができる。
態表示レジスタを読み取ることでアクセスの正常性を確
認することができる。
【０１０８】次にリードアクセス時の動作について、図
１１、図１２、図１４を参照して、説明する。監視制御
パッケージ１００のＭＰＵ１よりリードアクセスが発生
した場合、タイミングジェネレータ５はアクセスが被監
視制御パッケージ２００へのアクセスか否かの判定を行
う（図１１：ステップＦ１Ｒｂ，Ｆ２Ｒｂ）。
１１、図１２、図１４を参照して、説明する。監視制御
パッケージ１００のＭＰＵ１よりリードアクセスが発生
した場合、タイミングジェネレータ５はアクセスが被監
視制御パッケージ２００へのアクセスか否かの判定を行
う（図１１：ステップＦ１Ｒｂ，Ｆ２Ｒｂ）。
【０１０９】被監視制御パッケージ２００のアクセスで
ある場合、タイミングジェネレータ５によりアドレスの
ラッチ及びＲＤ／ＷＲバッファのイネーブルを行う（ス
テップＦ３Ｒｂ，Ｔ１ｂｒ) 。
ある場合、タイミングジェネレータ５によりアドレスの
ラッチ及びＲＤ／ＷＲバッファのイネーブルを行う（ス
テップＦ３Ｒｂ，Ｔ１ｂｒ) 。
【０１１０】ラッチ回路１０１でラッチされたアドレス
は、送信アドレスパリティ生成及び付加部１１０により
パリティビットを付加される（ステップＦ４Ｒｂ、Ｔ２
ｂｒ）。パリティビットの付加されたアドレスは、変換
回路１０３によりシリアル変換され被監視制御パッケー
ジ２００に送出される（ステップＦ５、Ｔ３ｂｒ）。
は、送信アドレスパリティ生成及び付加部１１０により
パリティビットを付加される（ステップＦ４Ｒｂ、Ｔ２
ｂｒ）。パリティビットの付加されたアドレスは、変換
回路１０３によりシリアル変換され被監視制御パッケー
ジ２００に送出される（ステップＦ５、Ｔ３ｂｒ）。
【０１１１】シリアルバス上にＲＤ信号が出力されると
被監視制御部は受信状態になりアドレスのＳ／Ｐ変換を
行う（ステップＦ６Ｒｂ，Ｆ７Ｒｂ，Ｔ４ｂｒ）。
被監視制御部は受信状態になりアドレスのＳ／Ｐ変換を
行う（ステップＦ６Ｒｂ，Ｆ７Ｒｂ，Ｔ４ｂｒ）。
【０１１２】アドレスの受信が完了すると、受信したア
ドレスをラッチ回路２０４でラッチし、メモリ２０１に
送出する。同時に、アドレス判定部２１０により自パッ
ケージ宛てアクセスか否かの判定を行う。ここで自パッ
ケージ宛てアクセスでない場合、メモリＣＳをマスクす
る（ステップＦ８Ｒｂ，Ｆ９Ｒｂ，Ｔ５ｂｒ）。
ドレスをラッチ回路２０４でラッチし、メモリ２０１に
送出する。同時に、アドレス判定部２１０により自パッ
ケージ宛てアクセスか否かの判定を行う。ここで自パッ
ケージ宛てアクセスでない場合、メモリＣＳをマスクす
る（ステップＦ８Ｒｂ，Ｆ９Ｒｂ，Ｔ５ｂｒ）。
【０１１３】自パッケージ宛てアクセスであった場合、
アドレスのパリティをパリティチェック回路２１１でチ
ェックし、エラーがあった場合、メモリＣＳをマスクす
る（ステップＦ１０Ｒｂ，Ｆ１１Ｒｂ，Ｔ６ｂｒ）。
アドレスのパリティをパリティチェック回路２１１でチ
ェックし、エラーがあった場合、メモリＣＳをマスクす
る（ステップＦ１０Ｒｂ，Ｆ１１Ｒｂ，Ｔ６ｂｒ）。
【０１１４】自パッケージ宛てアクセスでパリティエラ
ーでなかった場合、タイミングジェネレータ２０２より
ＣＳ／ＲＤ信号が出力され、メモリリードアクセスを行
う（ステップＦ１２Ｒｂ，Ｔ７ｂｒ）。
ーでなかった場合、タイミングジェネレータ２０２より
ＣＳ／ＲＤ信号が出力され、メモリリードアクセスを行
う（ステップＦ１２Ｒｂ，Ｔ７ｂｒ）。
【０１１５】リードアクセス後、タイミングジェネレー
タ２０２は、リードデータをラッチ制御し、被監視制御
パッケージ２００のシリアルデータバッファ２０９のイ
ネーブルを行う（ステップＦ１４Ｒｂ，Ｔ８ｂｒ）。
タ２０２は、リードデータをラッチ制御し、被監視制御
パッケージ２００のシリアルデータバッファ２０９のイ
ネーブルを行う（ステップＦ１４Ｒｂ，Ｔ８ｂｒ）。
【０１１６】ラッチ回路２０６でラッチされたリードデ
ータは、送信データパリティ生成及び付加部２１４によ
りパリティビット及び、転送状態（エラーコード）生成
及び付加部によりエラーコードが付加される。受信アド
レスにパリティエラーがあった場合は、ここでエラーコ
ードを付加する（ステップ１５、Ｔ９ｂｒ）。
ータは、送信データパリティ生成及び付加部２１４によ
りパリティビット及び、転送状態（エラーコード）生成
及び付加部によりエラーコードが付加される。受信アド
レスにパリティエラーがあった場合は、ここでエラーコ
ードを付加する（ステップ１５、Ｔ９ｂｒ）。
【０１１７】パリティ及びエラーコードが生成されると
変換回路２０８によりシリアル変換され監視制御部に送
出され、送出が完了すると被監視制御パッケージ２００
のシリアルデータバッファ２０９をディセーブルにする
（ステップＦ１６Ｒｂ，Ｆ１９Ｒｂ，Ｔ１０ｂｒ，Ｔ１
３ｂｒ）。
変換回路２０８によりシリアル変換され監視制御部に送
出され、送出が完了すると被監視制御パッケージ２００
のシリアルデータバッファ２０９をディセーブルにする
（ステップＦ１６Ｒｂ，Ｆ１９Ｒｂ，Ｔ１０ｂｒ，Ｔ１
３ｂｒ）。
【０１１８】被監視制御パッケージ２００からリードデ
ータが送出される，と監視制御パッケージ１００は，変
換回路１０６でＳ／Ｐ変換を行い、変換終了後、リード
データのラッチをラッチ回路１０７で行う（ステップＦ
１６Ｒｂ，Ｔ１２ｂｒ）。
ータが送出される，と監視制御パッケージ１００は，変
換回路１０６でＳ／Ｐ変換を行い、変換終了後、リード
データのラッチをラッチ回路１０７で行う（ステップＦ
１６Ｒｂ，Ｔ１２ｂｒ）。
【０１１９】ラッチされたリードデータは，受信データ
パリティチェック及び転送状態（エラーコード）抽出部
１１２で、リードデータとエラーコードに分割され、リ
ードデータはパリティチェックの対象とされる（ステッ
プＦ１９Ｒｂ，Ｆ２０Ｒｂ，Ｔ１３ｂｒ）。
パリティチェック及び転送状態（エラーコード）抽出部
１１２で、リードデータとエラーコードに分割され、リ
ードデータはパリティチェックの対象とされる（ステッ
プＦ１９Ｒｂ，Ｆ２０Ｒｂ，Ｔ１３ｂｒ）。
【０１２０】ここでパリティエラーであった場合、受信
したエラーコードに付加しリードアクセスを終了する
（ステップＦ２０Ｒｂ）。エラーでなかった場合は、デ
ータ出力バッファ１０８をイネーブルにし、ＭＰＵバス
にリードデータを送出する（ステップＦ２１Ｒｂ，Ｆ２
２Ｒｂ，Ｔ１３ｂｒ）。
したエラーコードに付加しリードアクセスを終了する
（ステップＦ２０Ｒｂ）。エラーでなかった場合は、デ
ータ出力バッファ１０８をイネーブルにし、ＭＰＵバス
にリードデータを送出する（ステップＦ２１Ｒｂ，Ｆ２
２Ｒｂ，Ｔ１３ｂｒ）。
【０１２１】ＭＰＵ１のリードアクセスが終了すると、
データ出力バッファ１０８をディセーブルにし、エラー
コードを転送状態表示レジスタ１１３に出力してリード
アクセスを終了する（ステップＦ２３Ｒｂ，Ｔ１４ｂ
ｒ）。
データ出力バッファ１０８をディセーブルにし、エラー
コードを転送状態表示レジスタ１１３に出力してリード
アクセスを終了する（ステップＦ２３Ｒｂ，Ｔ１４ｂ
ｒ）。
【０１２２】リードアクセス終了後、ＭＰＵ１は、転送
状態表示レジスタ１１３をリードすることでアクセスの
正常性を確認することができる。
状態表示レジスタ１１３をリードすることでアクセスの
正常性を確認することができる。
【０１２３】本実施例では第１の実施例の構成にパリテ
ィビットを付加することにより、更に、シリアルインタ
フェースの信頼性を向上させることが可能である。これ
により、装置／システムの信頼性向上に繋がる。
ィビットを付加することにより、更に、シリアルインタ
フェースの信頼性を向上させることが可能である。これ
により、装置／システムの信頼性向上に繋がる。
【０１２４】図１５は、本発明の第３の実施例構成であ
る。本実施例では、監視制御パッケージ１００と被監視
制御パッケージ２００間のインタフェースはシリアルア
ドレス（Ｓｉ−ＡＤＲ）、シリアルデータ（Ｓｉ−ＤＡ
Ｔ）及び、シリアルクロック（Ｓｉ−ＣＬＫ）の３本で
行う。第１の実施例と比較し、更に監視制御パッケージ
１００と被監視制御パッケージ２００間のインタフェー
スの接続本数を減らしている。
る。本実施例では、監視制御パッケージ１００と被監視
制御パッケージ２００間のインタフェースはシリアルア
ドレス（Ｓｉ−ＡＤＲ）、シリアルデータ（Ｓｉ−ＤＡ
Ｔ）及び、シリアルクロック（Ｓｉ−ＣＬＫ）の３本で
行う。第１の実施例と比較し、更に監視制御パッケージ
１００と被監視制御パッケージ２００間のインタフェー
スの接続本数を減らしている。
【０１２５】第１の実施例構成に対し、監視制御パッケ
ージ１００において、ＲＤ／ＷＲ出力バッファ１０９が
削除され、制御信号付加回路１１４が追加されている。
また、被監視制御パッケージ２００は、更にアクセス判
定及びＲＤ／ＷＲ判定回路２１５を追加された構成であ
る。
ージ１００において、ＲＤ／ＷＲ出力バッファ１０９が
削除され、制御信号付加回路１１４が追加されている。
また、被監視制御パッケージ２００は、更にアクセス判
定及びＲＤ／ＷＲ判定回路２１５を追加された構成であ
る。
【０１２６】図１６に監視制御パッケージ１００に追加
された制御信号付加回路１１４の構成例を、図１７にそ
の動作タイムチャートを示す。アドレス判定部５００に
より被監視制御パッケージ２００へのアクセスを判定す
るとラッチ部５０１の端子Ｄ１に "０" を出力する。
された制御信号付加回路１１４の構成例を、図１７にそ
の動作タイムチャートを示す。アドレス判定部５００に
より被監視制御パッケージ２００へのアクセスを判定す
るとラッチ部５０１の端子Ｄ１に "０" を出力する。
【０１２７】またＲＤ／ＷＲ信号によりラッチ部５０２
の端子Ｄ２に、ＲＤの時 "０" 、ＷＲの時 "１" を出力
する。この２ｂｉｔデータに端子Ｄ３に入力されるアド
レスを付加したものをＰ／Ｓ変換部５０２にアドレスと
して出力する。
の端子Ｄ２に、ＲＤの時 "０" 、ＷＲの時 "１" を出力
する。この２ｂｉｔデータに端子Ｄ３に入力されるアド
レスを付加したものをＰ／Ｓ変換部５０２にアドレスと
して出力する。
【０１２８】これにより、図１７のタイムチャート（ｎ
＝８ｂｉｔの場合の例）に示す様に、被監視制御パッケ
ージ２００に対する読出（ＲＤ）アクセス時 "０１＋ア
ドレス”、書込（ＷＲ）アクセス時 "００＋アドレス”
となる。
＝８ｂｉｔの場合の例）に示す様に、被監視制御パッケ
ージ２００に対する読出（ＲＤ）アクセス時 "０１＋ア
ドレス”、書込（ＷＲ）アクセス時 "００＋アドレス”
となる。
【０１２９】図１８に被監視制御パッケージ２００のア
クセス判定及びＲＤ／ＷＲ判定回路２１５の構成例を示
す。図１９はその動作タイムチャートである。アクセス
判定及びＲＤ／ＷＲ判定回路部２１５は２ｂｉｔのＳ／
Ｐ変換部で構成される。
クセス判定及びＲＤ／ＷＲ判定回路２１５の構成例を示
す。図１９はその動作タイムチャートである。アクセス
判定及びＲＤ／ＷＲ判定回路部２１５は２ｂｉｔのＳ／
Ｐ変換部で構成される。
【０１３０】本回路は，常にシリアルアドレス（Ｓｉ−
ＡＤＲ）上の“０１／００”パターンを監視し、このパ
ターンアドレスが入力されるとＳ／Ｐ変換し、タイミン
グジェネレータ２０２に対し、ＣＯＵＮＴＥＮ及びＲＤ
／ＷＲ信号の制御信号として出力される。
ＡＤＲ）上の“０１／００”パターンを監視し、このパ
ターンアドレスが入力されるとＳ／Ｐ変換し、タイミン
グジェネレータ２０２に対し、ＣＯＵＮＴＥＮ及びＲＤ
／ＷＲ信号の制御信号として出力される。
【０１３１】シリアルアドレス（Ｓｉ−ＡＤＲ）上に
“０１／００”パターンが送出されるとアクセス判定及
びＲＤ／ＷＲ判定回路部２１５はバス上のデータをＳ／
Ｐ変換し、ＣＯＵＮＴＥＮ信号及びＲＤ／ＷＲ信号とし
てタイミングジェネレータ２０２に出力される。
“０１／００”パターンが送出されるとアクセス判定及
びＲＤ／ＷＲ判定回路部２１５はバス上のデータをＳ／
Ｐ変換し、ＣＯＵＮＴＥＮ信号及びＲＤ／ＷＲ信号とし
てタイミングジェネレータ２０２に出力される。
【０１３２】タイミングジェネレータ２０２は、カウン
トを開始すると共にアクセス判定及びＲＤ／ＷＲ判定回
路部２１５のディセーブルを行いシリアルバスアクセス
監視を停止する（図１９、Ｔ１、Ｔ２）。カウントを開
始したタイミングジェネレータ２０２は、アドレスのＳ
／Ｐ変換出力を受信開始し、シリアルアクセスを行う
（図１９、Ｔ３９）。
トを開始すると共にアクセス判定及びＲＤ／ＷＲ判定回
路部２１５のディセーブルを行いシリアルバスアクセス
監視を停止する（図１９、Ｔ１、Ｔ２）。カウントを開
始したタイミングジェネレータ２０２は、アドレスのＳ
／Ｐ変換出力を受信開始し、シリアルアクセスを行う
（図１９、Ｔ３９）。
【０１３３】シリアルアクセスが終了すると、タイミン
グジェネレータ２０２はＲＤ／ＷＲ判定回路２１５をイ
ネーブルにし、ＲＤ／ＷＲ判定回路２１５は再びシリア
ルバスの監視を再開する（図１９、Ｔ４）。
グジェネレータ２０２はＲＤ／ＷＲ判定回路２１５をイ
ネーブルにし、ＲＤ／ＷＲ判定回路２１５は再びシリア
ルバスの監視を再開する（図１９、Ｔ４）。
【０１３４】このようにアドレスにＲＤ／ＷＲの制御信
号を多重化し、シリアルアドレス（Ｓｉ−ＡＤＲ）とし
て送信することにより、ＲＤ／ＷＲの制御信号を削除す
ることが可能となる。これにより、接続本数３本で監視
制御パッケージ１００及び被監視制御パッケージ２００
のインタフェースを行うことができる。
号を多重化し、シリアルアドレス（Ｓｉ−ＡＤＲ）とし
て送信することにより、ＲＤ／ＷＲの制御信号を削除す
ることが可能となる。これにより、接続本数３本で監視
制御パッケージ１００及び被監視制御パッケージ２００
のインタフェースを行うことができる。
【０１３５】かかる第３の実施例と、従来技術を比較す
ると次の通りである。
ると次の通りである。
【０１３６】 従来技術 第３の実施例 (パラレルバスアクセス 通信方式） アドレス線 ８本 １本 データ線 ８本 １本 制御線 ２本 なし ＣＳ ５本 なし 転送クロック なし １本 合計 ２３本 ３本 となり、従来技術に比べ約８分の１の接続本数となる。
また、第１の実施例の５本に対しても、更に少ない接続
本数でシリアルインタフェースを実現することができ
る。
また、第１の実施例の５本に対しても、更に少ない接続
本数でシリアルインタフェースを実現することができ
る。
【０１３７】
【発明の効果】以上実施の形態を図面に従い詳細に説明
したように、本発明により、ユニット間をインタフェー
スする信号線が減少する。これにより、ユニット間接続
コネクタの減少及び、ドライバ／レシーバＩＣの減少即
ち、実装面積の減少、低消費電力化、コストダウンが実
現可能である。
したように、本発明により、ユニット間をインタフェー
スする信号線が減少する。これにより、ユニット間接続
コネクタの減少及び、ドライバ／レシーバＩＣの減少即
ち、実装面積の減少、低消費電力化、コストダウンが実
現可能である。
【０１３８】また、被監視制御パッケージの数に依ら
ず、 インタフェース信号線が増えない等ハード規模の縮
少にともないシステムの性能／品質の向上に繋がる。さ
らには、メモリアクセスと同様のアクセスでシリアル通
信が行えるためプロトコルに依存しないソフトの開発が
可能となる。この結果、ソフトの負荷軽減となりソフト
の開発時間の短縮及び信頼性の向上に繋がる。
ず、 インタフェース信号線が増えない等ハード規模の縮
少にともないシステムの性能／品質の向上に繋がる。さ
らには、メモリアクセスと同様のアクセスでシリアル通
信が行えるためプロトコルに依存しないソフトの開発が
可能となる。この結果、ソフトの負荷軽減となりソフト
の開発時間の短縮及び信頼性の向上に繋がる。
【０１３９】さらにまた、ＭＰＵの１バスサイクルで通
信が完了することによりメモリアクセスと同様のアクセ
スで通信が可能であるためハード開発工程に依存しない
ソフトウェアデバックが可能となる。これにより、ソフ
ト開発工程確保が容易となり開発時間が短縮され製品の
納期短縮・品質向上に繋がる。
信が完了することによりメモリアクセスと同様のアクセ
スで通信が可能であるためハード開発工程に依存しない
ソフトウェアデバックが可能となる。これにより、ソフ
ト開発工程確保が容易となり開発時間が短縮され製品の
納期短縮・品質向上に繋がる。
【０１４０】さらに、システムの性能／品質向上及びソ
フトウェアの開発時間の短縮、信頼性／品質向上により
装置全体の性能、品質の向上及び納期短縮による顧客の
信頼度向上となりシェア拡大に繋がる。
フトウェアの開発時間の短縮、信頼性／品質向上により
装置全体の性能、品質の向上及び納期短縮による顧客の
信頼度向上となりシェア拡大に繋がる。
【図１】本発明の実施の形態の基本構成ブロック図であ
る。
る。
【図２】タイミングジェネレータ５の実施例構成図を示
す。
す。
【図３】図２のタイミングジェネレータ５の動作タイム
チャートである。
チャートである。
【図４】監視制御パッケージ１００と被監視パッケージ
２００の第１の実施例ブロック図である。
２００の第１の実施例ブロック図である。
【図５】監視制御パッケージ１００及び、被監視制御パ
ッケージ２００のライトアクセスの動作フローを示す図
である。
ッケージ２００のライトアクセスの動作フローを示す図
である。
【図６】監視制御パッケージ１００及び、被監視制御パ
ッケージ２００のリードアクセスの動作フローを示す図
である。
ッケージ２００のリードアクセスの動作フローを示す図
である。
【図７】監視制御パッケージ１００及び、被監視制御パ
ッケージ２００の動作タイムチャートを示す図である。
ッケージ２００の動作タイムチャートを示す図である。
【図８】監視制御パッケージ１００と被監視パッケージ
２００の第２の実施例ブロック図である。
２００の第２の実施例ブロック図である。
【図９】第２の実施例に対応するライトアクセス時の動
作フロー（その１）である。
作フロー（その１）である。
【図１０】第２の実施例に対応するライトアクセス時の
動作フロー（その２）である。
動作フロー（その２）である。
【図１１】第２の実施例に対応するリードアクセス時の
動作フロー（その１）である。
動作フロー（その１）である。
【図１２】第２の実施例に対応するリードアクセス時の
動作フロー（その２）である。
動作フロー（その２）である。
【図１３】第２の実施例に対応するライトアクセス時の
タイムチャートである。
タイムチャートである。
【図１４】第２の実施例に対応するリードアクセス時の
タイムチャートである。
タイムチャートである。
【図１５】監視制御パッケージ１００と被監視パッケー
ジ２００の第３の実施例ブロック図である。
ジ２００の第３の実施例ブロック図である。
【図１６】監視制御パッケージ１００に追加された制御
信号付加回路１１４の構成例を示す図である。
信号付加回路１１４の構成例を示す図である。
【図１７】図１６の制御信号付加回路１１４の動作タイ
ムチャートを示す図である。
ムチャートを示す図である。
【図１８】被監視制御パッケージ２００のアクセス判定
及びＲＤ／ＷＲ判定回路２１５の構成例を示す図であ
る。
及びＲＤ／ＷＲ判定回路２１５の構成例を示す図であ
る。
【図１９】図１８のアクセス判定及びＲＤ／ＷＲ判定回
路２１５の動作タイムチャート例である。
路２１５の動作タイムチャート例である。
【図２０】伝送装置の構成例を説明する図である。
【図２１】上記図２０の構成における各ユニット内のＭ
ＰＵインタフェース部を監視する従来の装置内監視制御
システムの実施例構成である。
ＰＵインタフェース部を監視する従来の装置内監視制御
システムの実施例構成である。
【図２２】上記図２０の構成における各ユニット内のＭ
ＰＵインタフェース部を監視する従来の装置内監視制御
システムの他の実施例構成である。
ＰＵインタフェース部を監視する従来の装置内監視制御
システムの他の実施例構成である。
【図２３】標準化されているプロトコル通信の構成を示
し、 ７層（＝７Ｌａｙｅｒ）に階層化されている様子を
示す図である。
し、 ７層（＝７Ｌａｙｅｒ）に階層化されている様子を
示す図である。
１００ 監視制御パッケージ ２００ 被監視制御パッケージ １ 監視制御パッケージＭＰＵ ２ メモリ ５ タイミングジェネレータ ６ パラレル／シリアル変換回路 ７ パラレル／シリアル及び、シリアル／パラレル変換
回路 １０ アドレスバス １１ データバス １２ 制御信号バス １６ シリアルアドレス １７ シリアルデータ １８ クロック
回路 １０ アドレスバス １１ データバス １２ 制御信号バス １６ シリアルアドレス １７ シリアルデータ １８ クロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 俊明 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタルテクノロジ株式会社 内 (72)発明者 安永 昌隆 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタルテクノロジ株式会社 内 (72)発明者 桑子 健一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B083 AA04 AA06 BB01 CE03 DD01 EE02 5K032 BA08 CC03 CC13 DB18 DB19 DB28 EA03 EA07 5K034 AA12 AA15 DD02 HH09 HH42 MM01 PP01 PP02 TT02 5K035 AA05 BB02 CC01 DD01 FF01
Claims (13)
- 【請求項１】監視制御パッケージと、シリアルパスを通
して該監視制御パッケージと接続される複数の被監視制
御パッケージとを備える伝送装置の該監視制御パッケー
ジにより、該複数の被監視制御パッケージを監視する装
置内監視制御システムにおいて、 該監視制御パッケージは、パラレルアドレスとパラレル
データを生成する制御部と、該制御部により生成される
パラレルアドレスとパラレルデータをシリアルアドレス
とシリアルデータに変換する第１の変換部を有し、 該複数の被監視制御パッケージの各々は、該監視制御パ
ッケージの該第１の変換部から該シリアルパスを通して
送られるシリアルアドレスとシリアルデータをパラレル
アドレスとパラレルデータに変換する第２の変換部を有
することを特徴とする装置内監視制御システム。 - 【請求項２】請求項１において、 前記監視制御パッケージ及び、前記被監視制御パッケー
ジは、それぞれ第１、第２のタイミングジェネレータを
有し、 該第１、第２のタイミングジェネレータの出力により、
対応する前記第１の変換部及び、第２の変換器の動作を
制御することを特徴とする装置内監視制御システム。 - 【請求項３】請求項１において、 更に、前記監視制御パッケージは、前記被監視制御パッ
ケージから送られるシリアルデータをパラレルデータに
変換する第３の変換器を有することを特徴とする装置内
監視制御システム。 - 【請求項４】請求項１において、 更に、前記被監視制御パッケージは、前記第２の変換部
により変換されたパラレルアドレスにより、自パッケー
ジ宛てアクセスか否かの判定を行うアドレス判定部を有
することを特徴とする装置内監視制御システム。 - 【請求項５】請求項１において、 前記監視制御パッケージ及び、被監視制御パッケージ
は、それぞれ、パラレルアドレス及びデータにパリティ
ビットを生成して、付加するパリティジェネレータと、 受信されるシリアルアドレス及びデータをパラレルアド
レス及びデータに変換した後、該パラレルアドレス及び
データのパリティチェックを行うパリティチェック部を
有することを特徴とする装置内監視制御システム。 - 【請求項６】請求項１又は、５において、 更に、前記被監視制御パッケージにメモリアクセス制御
回路を備え、 該メモリアクセス制御回路は、前記シリアルバス上のエ
ラーの監視を行い、エラーが発生した場合、該被監視制
御パッケージのメモリアクセスを禁止することを特徴と
する装置内監視制御システム。 - 【請求項７】請求項１において、 前記監視制御パッケージに、前記パラレルアドレスと該
パラレルアドレスと異なるパラレル信号を同時にラッチ
するラッチ回路を有し、 該ラッチ回路の出力を前記第１の変換部でシリアル信号
に変換することを特徴とする装置内監視制御システム。 - 【請求項８】請求項７において、 前記パラレルアドレスまたは、パラレルデータと異なる
パラレル信号は、前記被監視制御パッケージのメモリを
アクセスするメモリ書込あるいは読出の制御信号である
ことを特徴とする装置内監視制御システム。 - 【請求項９】監視制御パッケージと、複数の被監視制御
パッケージを有する伝送装置の該監視制御パッケージに
より、該複数の被監視制御パッケージを監視する装置内
監視制御システムにおいて、 該監視制御パッケージに、 制御部と、 該制御部から送られるパラレルアドレス及びデータを、
シリアルアドレス及びデータに変換する第１のパラレル
／シリアル変換部と、 該被監視制御パッケージから受信したシリアルデータを
パラレルデータに変換する第１のシリアル／パラレル変
換部と、 該第１パラレル／シリアル変換部及び、該第１のシリア
ル／パラレル変換部の変換動作タイミングを制御する第
１のタイミングジェネレータ部を備え、 該被監視制御パッケージに、 該監視制御パッケージから受信したシリアルアドレス及
びデータをパラレルアドレス及びデータに変換する第２
のシリアル／パラレル変換部と、 該第２のシリアル／パラレル変換部により変換されたパ
ラレルアドレスより、自パッケージ宛てアクセス否かの
判定を行うアドレス判定部と、 パラレル送信データをシリアルデータに変換する第２の
パラレル／シリアル変換部と、 該第２のシリアル／パラレル変換部、アドレス判定部及
び、第２のパラレル／シリアル変換部の動作タイミング
を制御する第２のタイミングジェネレータ部を備えたこ
とを特徴とする装置内監視制御システム。 - 【請求項１０】請求項９において、 前記監視制御パッケージ及び、被監視制御パッケージ
は、それぞれ、パラレルアドレス及びデータにパリティ
ビットを生成して、付加するパリティジェネレータと、 受信されるシリアルアドレス及びデータをパラレルアド
レス及びデータに変換した後、該パラレルアドレス及び
データのパリティチェックを行うパリティチェック部を
有することを特徴とする装置内監視制御システム。 - 【請求項１１】請求項９において、 更に、前記被監視制御パッケージにメモリアクセス制御
回路を備え、 該メモリアクセス制御回路は、前記シリアルバス上のエ
ラーの監視を行い、エラーが発生した場合、該被監視制
御パッケージのメモリアクセスを禁止することを特徴と
する装置内監視制御システム。 - 【請求項１２】請求項９において、 前記監視制御パッケージに、前記パラレルアドレスと該
パラレルアドレスと異なるパラレル信号を同時にラッチ
するラッチ回路を有し、 該ラッチ回路の出力を前記第１の変換部でシリアル信号
に変換することを特徴とする装置内監視制御システム。 - 【請求項１３】請求項１２において、 前記パラレルアドレスまたは、パラレルデータと異なる
パラレル信号は、前記被監視制御パッケージのメモリを
アクセスするメモリ書込あるいは読出の制御信号である
ことを特徴とする装置内監視制御システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10178198A JP2000013414A (ja) | 1998-06-25 | 1998-06-25 | 装置内監視制御システム |
| US09/218,502 US6385754B1 (en) | 1998-06-25 | 1998-12-22 | Monitor and control system in transmission device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10178198A JP2000013414A (ja) | 1998-06-25 | 1998-06-25 | 装置内監視制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000013414A true JP2000013414A (ja) | 2000-01-14 |
Family
ID=16044307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10178198A Pending JP2000013414A (ja) | 1998-06-25 | 1998-06-25 | 装置内監視制御システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6385754B1 (ja) |
| JP (1) | JP2000013414A (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8488766B2 (en) | 2001-02-27 | 2013-07-16 | Verizon Data Services Llc | Methods and systems for multiuser selective notification |
| US8503639B2 (en) | 2001-02-27 | 2013-08-06 | Verizon Data Services Llc | Method and apparatus for adaptive message and call notification |
| US8472428B2 (en) | 2001-02-27 | 2013-06-25 | Verizon Data Services Llc | Methods and systems for line management |
| US8798251B2 (en) | 2001-02-27 | 2014-08-05 | Verizon Data Services Llc | Methods and systems for computer enhanced conference calling |
| US8761363B2 (en) | 2001-02-27 | 2014-06-24 | Verizon Data Services Llc | Methods and systems for automatic forwarding of communications to a preferred device |
| US8467502B2 (en) | 2001-02-27 | 2013-06-18 | Verizon Data Services Llc | Interactive assistant for managing telephone communications |
| US7903796B1 (en) * | 2001-02-27 | 2011-03-08 | Verizon Data Services Llc | Method and apparatus for unified communication management via instant messaging |
| US8774380B2 (en) | 2001-02-27 | 2014-07-08 | Verizon Patent And Licensing Inc. | Methods and systems for call management with user intervention |
| US8751571B2 (en) | 2001-02-27 | 2014-06-10 | Verizon Data Services Llc | Methods and systems for CPN triggered collaboration |
| US8472606B2 (en) | 2001-02-27 | 2013-06-25 | Verizon Data Services Llc | Methods and systems for directory information lookup |
| US8494135B2 (en) | 2001-02-27 | 2013-07-23 | Verizon Data Services Llc | Methods and systems for contact management |
| US7912193B2 (en) | 2001-02-27 | 2011-03-22 | Verizon Data Services Llc | Methods and systems for call management with user intervention |
| US6976017B1 (en) * | 2001-02-27 | 2005-12-13 | Verizon Data Services Inc. | Method and apparatus for context based querying |
| US8503650B2 (en) | 2001-02-27 | 2013-08-06 | Verizon Data Services Llc | Methods and systems for configuring and providing conference calls |
| US8873730B2 (en) | 2001-02-27 | 2014-10-28 | Verizon Patent And Licensing Inc. | Method and apparatus for calendared communications flow control |
| US8488761B2 (en) | 2001-02-27 | 2013-07-16 | Verizon Data Services Llc | Methods and systems for a call log |
| US7418090B2 (en) | 2002-11-25 | 2008-08-26 | Telesector Resources Group Inc. | Methods and systems for conference call buffering |
| US8750482B2 (en) | 2001-02-27 | 2014-06-10 | Verizon Data Services Llc | Methods and systems for preemptive rejection of calls |
| US6750897B1 (en) | 2001-08-16 | 2004-06-15 | Verizon Data Services Inc. | Systems and methods for implementing internet video conferencing using standard phone calls |
| US9392120B2 (en) | 2002-02-27 | 2016-07-12 | Verizon Patent And Licensing Inc. | Methods and systems for call management with user intervention |
| JP2004199334A (ja) * | 2002-12-18 | 2004-07-15 | Sanyo Electric Co Ltd | マイクロコンピュータおよびその評価装置 |
| JP2004199333A (ja) * | 2002-12-18 | 2004-07-15 | Sanyo Electric Co Ltd | マイクロコンピュータおよびその評価装置 |
| TW591389B (en) * | 2003-03-20 | 2004-06-11 | Icp Electronics Inc | Execute-in-place system and method of serial memory |
| JP4595730B2 (ja) * | 2005-07-28 | 2010-12-08 | セイコーエプソン株式会社 | 半導体装置及び電子機器 |
| JP4586664B2 (ja) * | 2005-07-28 | 2010-11-24 | セイコーエプソン株式会社 | 半導体装置及び電子機器 |
| DE102006002354A1 (de) * | 2006-01-18 | 2007-07-19 | Robert Bosch Gmbh | Verfahren zum Debuggen eines Mikrocontrollers, Mikrocontrollervorrichtung und Debugvorrichtung |
| JP5056097B2 (ja) * | 2007-03-22 | 2012-10-24 | 日本電気株式会社 | 装置内警報抑止機能を有する基幹伝送装置と方法 |
| US10484139B2 (en) * | 2014-09-19 | 2019-11-19 | Lenovo Enterprise Solutions (Singapore) Pte. Ltd. | Address verification on a bus |
| KR102131901B1 (ko) * | 2020-01-08 | 2020-07-08 | 국방과학연구소 | 비행자료 분석을 위한 데이터 추출 제어방법 및 제어장치 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4084262A (en) * | 1976-05-28 | 1978-04-11 | Westinghouse Electric Corporation | Digital monitor having memory readout by the monitored system |
| JP2520585B2 (ja) * | 1983-06-06 | 1996-07-31 | 日通工株式会社 | 時分割通話路における時間スイツチ |
| US4672374A (en) * | 1985-06-20 | 1987-06-09 | Firecom, Inc. | System for bilateral communication of a command station with remotely located sensors and actuators |
| US5008926A (en) * | 1986-07-17 | 1991-04-16 | Efrat Future Technology Ltd. | Message management system |
| US5291489A (en) * | 1987-11-13 | 1994-03-01 | Dsc Communications Corporation | Interprocessor switching network |
| US5081576A (en) * | 1988-03-24 | 1992-01-14 | Encore Computer U.S., Inc. | Advance polling bus arbiter for use in multiple bus system |
| CA2109534A1 (en) * | 1993-11-19 | 1995-05-20 | Mauricio Peres | Interface device |
| US5588120A (en) * | 1994-10-03 | 1996-12-24 | Sanyo Electric Co., Ltd. | Communication control system for transmitting, from one data processing device to another, data of different formats along with an identification of the format and its corresponding DMA controller |
| US6067296A (en) * | 1997-03-28 | 2000-05-23 | Adtran, Inc. | Parallel backplane architecture providing asymmetric bus time slot cross-connect capability |
-
1998
- 1998-06-25 JP JP10178198A patent/JP2000013414A/ja active Pending
- 1998-12-22 US US09/218,502 patent/US6385754B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6385754B1 (en) | 2002-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000013414A (ja) | 装置内監視制御システム | |
| EP1825382B1 (en) | Low protocol, high speed serial transfer for intra-board or inter-board data communication | |
| US5896418A (en) | Data transmission system having a communication control computer for controlling communication between a communication interface module and terminal devices | |
| US5113410A (en) | Data transmission system | |
| US5862405A (en) | Peripheral unit selection system having a cascade connection signal line | |
| US6914884B2 (en) | Communication control circuit | |
| US6973103B2 (en) | Communication system and communication control method | |
| JPH0783389B2 (ja) | フレーム構成装置 | |
| US5224124A (en) | Data transmission system | |
| CN110659242A (zh) | 一种mil-std-1553b总线协议控制器 | |
| EP0135906B1 (en) | Terminal for data transmission system | |
| JP3459075B2 (ja) | 同期式シリアルバス方式 | |
| JP3206567B2 (ja) | マイクロコンピュータ | |
| JP2502491B2 (ja) | 通信処理回路 | |
| JPH02219151A (ja) | コンピユータ入出力システムおよびそのチャネル診断方法 | |
| JP2764858B2 (ja) | データ伝送システム | |
| CA1087746A (en) | Method and apparatus for effecting inter-bus communications in a multi-bus data processing system | |
| CN114003543B (zh) | 一种高速串行总线时钟补偿方法及系统 | |
| US20050192790A1 (en) | Serial communication system and serial communication local terminal | |
| JP3974370B2 (ja) | マスタ・スレーブ間通信方法及びそのシステム | |
| JPH0313776B2 (ja) | ||
| EP0063140A1 (en) | Data communication bus structure | |
| Flanagan et al. | The IBM Enterprise Systems Connection (ESCON) channel-A versatile building block | |
| JP2612433B2 (ja) | 自動車用データ伝送システム | |
| JP2727986B2 (ja) | パッケージ実装監視方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050512 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070622 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070626 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080430 |