WO2006051779A1 - 不揮発性記憶装置の制御方法、メモリコントローラ及び不揮発性記憶装置 - Google Patents

不揮発性記憶装置の制御方法、メモリコントローラ及び不揮発性記憶装置 Download PDF

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memory
nonvolatile memory
read
physical address
control unit
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PCT/JP2005/020443
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English (en)
French (fr)
Inventor
Masahiro Nakanishi
Tomoaki Izumi
Tetsushi Kasahara
Kazuaki Tamura
Kiminori Matsuno
Manabu Inoue
Masayuki Toyama
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • Nonvolatile memory device control method for controlling memory controller, and nonvolatile memory device
  • the present invention relates to a control method for reading or writing data to a rewritable nonvolatile memory, a memory controller for executing the control method, and a nonvolatile storage device incorporating the memory controller It is about. Background art
  • Nonvolatile memory devices including a rewritable nonvolatile memory are in increasing demand, particularly for semiconductor memory cards.
  • demand for systems using semiconductor memory cards is growing, especially in digital still cameras and personal computers.
  • an SD (Secure Digital) memory card includes a flash memory as a main storage unit and a memory controller LSI that controls the flash memory.
  • the memory controller LSI performs read / write control on the flash memory in accordance with read / write instructions from an access device such as a digital still camera.
  • the flash memory which is the main memory, is typically NAND type or AND type.
  • one memory chip is composed of a plurality of physical blocks that are erase units, and one physical block is composed of a plurality of pages that are write units.
  • Physical block sizes of 128 kbytes or more are becoming mainstream. Physical block size is larger than the cluster size (for example, 16 kbytes) which is the normal write unit of power access devices. Since the lock size is larger, save processing occurs even when data in one cluster is rewritten, making it difficult to record a stream such as a movie.
  • Patent Document 1 JP 2001-266579 A
  • An object of the present invention is to provide a nonvolatile memory device that can be used for various usages that require different conditions, and further, a nonvolatile memory control method suitable for the memory device and its An object of the present invention is to provide a memory controller that employs a control method. Means for solving the problem
  • a method for controlling a nonvolatile memory device includes:
  • a method for controlling a nonvolatile storage device comprising:
  • the number of banks accessed simultaneously when reading or writing to the non-volatile memory Is to change.
  • the physical address is changed based on a parameter sent from an access device.
  • the physical address is preferably changed by changing a bitmap arrangement of the physical address based on the parameter.
  • the memory controller of the present invention includes:
  • the memory area is composed of a plurality of physical blocks that are erasure units, and the plurality of physical blocks read or write data to / from a non-volatile memory divided into a plurality of banks that can independently read or write data.
  • a memory controller for writing
  • An address management information control unit for managing a physical address when reading or writing to the nonvolatile memory
  • a read / write control unit that controls reading or writing of data with respect to the nonvolatile memory
  • the read / write control unit changes the number of banks that are simultaneously accessed when reading or writing to the nonvolatile memory by changing the physical address specified by the address management information control unit.
  • the read / write control unit changes the physical address based on a parameter sent from an access device.
  • the read / write control unit preferably changes the physical address based on a parameter stored in a read-only memory.
  • the read-only memory is built in the non-volatile memory.
  • the memory controller further includes a register for temporarily storing a parameter sent from the access device or a parameter read from the read-only memory.
  • the memory area is composed of a plurality of physical blocks as erase units, and the plurality of physical blocks Non-volatile memory divided into multiple banks that can read or write data independently
  • a non-volatile storage device comprising a memory controller that reads or writes data in the nonvolatile memory in accordance with a command and a logical address given from an external access device
  • the memory controller is
  • An address management information control unit for managing a physical address when reading or writing to the nonvolatile memory
  • a read / write control unit that controls reading or writing of data with respect to the nonvolatile memory
  • the read / write control unit changes the number of banks that are simultaneously accessed when reading or writing to the nonvolatile memory by changing the physical address specified by the address management information control unit.
  • the second nonvolatile memory device of the present invention provides:
  • a non-volatile memory in which a memory area is composed of a plurality of physical blocks which are erasing units and is divided into a plurality of banks capable of reading or writing data independently of the plurality of physical block forces;
  • a non-volatile storage device comprising a memory controller that reads or writes data in the nonvolatile memory in accordance with a command and a logical address given from an external access device
  • the nonvolatile memory includes a control unit that controls reading or writing of data with respect to the memory area,
  • the control unit changes the number of banks that are simultaneously accessed when reading or writing to the memory area by changing the physical address designated by the memory controller.
  • the number of banks accessed simultaneously when reading or writing to the nonvolatile memory can be changed. For example, when priority is given to memory performance or when power saving is prioritized, an optimal operation can be realized according to the usage of the nonvolatile memory device. Therefore, it is advantageous in terms of development cost or manufacturing cost because it is not necessary to develop an optimal non-volatile storage device for each application.
  • FIG. 1 is a block diagram of a nonvolatile memory device according to Embodiment 1 of the present invention.
  • FIG. 2 is a circuit diagram of an address bit control unit in the same embodiment.
  • FIG. 3 is an explanatory diagram showing an access mode of the nonvolatile memory in the same embodiment.
  • FIG. 4 is a diagram showing an address map of a nonvolatile resident memory when data is transmitted and received between the memory controller and the nonvolatile memory.
  • FIG. 5 is a diagram showing the relationship between an address map and a selected bank.
  • FIG. 6 is a diagram showing the relationship between physical addresses in the memory controller and physical addresses in the non-volatile memory.
  • FIG. 7 is an explanatory diagram showing an access mode of a nonvolatile memory according to the second embodiment of the present invention.
  • FIG. 8 is a circuit diagram of an address bit control unit in the same embodiment.
  • FIG. 9 is a diagram showing the relationship between the physical address in the memory controller and the physical address in the nonvolatile memory.
  • FIG. 10 is a block diagram of a nonvolatile memory device according to Embodiment 3 of the present invention.
  • FIG. 1 is a block diagram of the nonvolatile memory device according to Embodiment 1 of the present invention.
  • reference numeral 100 denotes an access device that transmits user data (hereinafter simply referred to as data) read / write commands, logical addresses, and data to the nonvolatile storage device 200 via the external bus 101. , Also receive data from non-volatile storage 200 To do.
  • the nonvolatile memory device 200 includes a nonvolatile memory 400 and a memory controller 300 that reads / writes data from / to the nonvolatile memory 400 based on an instruction from the access device 100.
  • 301 is a host I / F unit that transmits / receives data to / from the access device 100
  • 302 is a central processing unit (CPU) that controls the entire memory controller 300
  • 303 is Random access memory (RAM) for work of the CPU 302
  • 304 is a read only memory (ROM) storing a program executed by the CPU 302
  • 305 is a switching register for temporarily storing parameter values sent from the access device 100
  • Reference numeral 307 denotes a read / write control unit that reads and writes data from and to the nonvolatile memory 400, and includes an address bit control unit 312.
  • 308 is SRAM, a physical area management table 309 that stores a status flag indicating the state of each physical block in the nonvolatile memory 400 (that is, whether or not valid data is stored in the physical block); It includes a logical / physical conversion table 310 for converting a logical address sent from the access device 100 into a physical address.
  • Reference numeral 311 denotes an address management information control unit that manages physical addresses in the nonvolatile memory 400 based on the physical area management table 309 and the logical physical conversion table 310.
  • Reference numeral 31 3 denotes an internal bus for transmitting data in the memory controller 300.
  • 401 is a memory area composed of flash memory
  • 402 is a register that temporarily stores data read from the memory area 401 and data to be written to the memory area 401
  • 403 This is a controller that reads data from the memory area 401 or writes data to the memory area 401 based on a command or address sent from the read / write controller 307 of the memory controller 300.
  • the nonvolatile memory 400 is connected to the memory controller 300 via a memory bus 314, and the memory bus 314 includes an I / O bus and various control lines.
  • the characteristic components of the present invention are the switching register 305 and the address bit control unit 312 provided in the read / write control unit 307.
  • the switch register 305 temporarily stores parameter values designated by the access device 100, and can be realized by circuit elements such as SRAM and flip-flops, for example.
  • FIG. 2 shows a circuit diagram of the address bit control unit 312. In the figure, 315 and 316 are selectors.
  • FIG. 3 is an explanatory diagram showing a form of access to the memory area 401 of the nonvolatile memory 400.
  • Figure 3 (A) shows the access mode in the high-speed mode, and (B) shows the access mode in the power-saving mode.
  • physical blocks 0 to M are equally arranged in eight banks (B0 to B7), and each bank can independently read, write and erase.
  • FIG. 4 is a diagram showing an address map of physical addresses of the nonvolatile memory 400 when data is transmitted / received between the memory controller 300 and the nonvolatile memory 400 via the memory bus 314.
  • the physical address is specified by 31 bits A0 to A30.
  • I / Ol to l / 08 represent the bit arrangement of the 8-bit I / O bus.
  • IstCycle to 5th Cycle represent the order in which the memory controller 300 addresses the nonvolatile memory 400 via the I / O bus, and the address is specified in order from IstCycle.
  • ColumnAddress (bit numbers A0 to A11) is an address that designates each byte in the page constituting the physical block.
  • the page has a data area of 2 kbytes and a management area of 64 bytes, for a total of 3112 bytes.
  • RowAddress (bit numbers A12 to A30) is an address for designating each page, and usually the three bits A12 to A14 designate banks B0 to B7. Specifically, when the three bits A14 to A12 take the values shown in each row in Fig. 5, the bank shown on the right side is selected. Note that L in Fig. 4 means that the value is 0 and is not related to the physical address.
  • FIG. 6 is a RowAddress bitmap showing the relationship between the physical address handled in the memory controller 300 and the physical address in the memory area 401 of the nonvolatile memory 400.
  • (A) in Fig. 6 shows the relationship in the high speed mode
  • al 2 to a30 indicate bitmaps of physical addresses in the memory controller 300
  • A12 to A30 indicate bitmaps of physical addresses in the nonvolatile memory 400.
  • the bits related to bank selection are hatched.
  • FIG. The operation will be described with reference to FIG. Since basic read / write control and address management control are the same as the generally known operations, the characteristic operations of the present invention will be described.
  • the switching register 305 is in a state of being reset to the value 0. This value is transferred to the address bit control unit 312 and input to the select input S of the selectors 315 and 316 shown in FIG. Select input S selects A input when the value is 0, and B input when the value is 1.
  • the selector 400 selects a [30:15], the selector 401 selects al4, and A [30:15] and A14 of the row address of the nonvolatile memory shown in FIG. Set to
  • [30:15] represents the bit number 30 15 in the physical address bitmap.
  • a [13:12] is always connected to A [13:12] regardless of the parameter value of switching register 305.
  • Fig. 6 (A) is a relationship diagram of physical addresses corresponding to the above-described operations. That is, the physical address a [30:12] in the memory controller 300 corresponds to A [30:12] of the physical address (RowAddress) in the nonvolatile memory 400 as it is.
  • FIG. 3A shows an access form corresponding to the above-described operation. That is, when the memory controller 300 accesses from the smallest address to the largest address, the access order is as indicated by the broken-line arrows. Therefore, if the access device 100 does not set anything in the switching register 305 at startup, it will be accessed in the form of using all 8 banks as shown in Fig. 3 (A), and high speed access will be possible. Is possible. However, since 8 physical blocks are accessed simultaneously, power consumption (peak power) increases.
  • the access device 100 sets the value 1 as a parameter in the switching register 305 after activation.
  • the parameter (value 1) set in the switching register 305 is input to the select input S of the selectors 315 and 316, and the B input is selected.
  • the selector 315 selects a [29:14]
  • the selector 316 selects a30, and is set to A [30:15] and A14 of the row address of the nonvolatile memory shown in FIG. a [13:12] is always connected to A [13:12] regardless of the parameter value of switching register 305.
  • FIG. 6B is a relationship diagram of physical addresses corresponding to the above-described operation.
  • Fig. 3 (B) shows the access form corresponding to the above-mentioned operation.
  • Memory controller 300 is added In the case of accessing from the smaller to the lesser, the access order is as shown by the solid arrows. In other words, when the memory controller 300 is accessed in order from the smallest address, it is accessed in a form that is used every 4 banks. Compared to FIG.
  • the power consumption (peak power) can be kept small by a small amount.
  • the access mode to the nonvolatile memory 400 can be easily switched from the high speed mode to the power saving mode.
  • the force for sending the parameter for switching between the high speed mode and the power saving mode from the access device 100 to the memory controller 300 is stored in advance in the nonvolatile storage device in the memory controller 300, for example, ROM304.
  • a parameter for switching between the high speed mode and the power saving mode may be stored in a physical block in the nonvolatile memory 400, and the parameter may be read into the switching register 305 at the time of startup.
  • a ROM may be mounted in the nonvolatile memory 400, parameters may be stored in the ROM, and the parameters may be read from the ROM in response to an instruction from the memory controller 300.
  • the control method according to the present invention has an arbitrary number of X banks and Y banks (X Can be switched relatively easily.
  • FIG. 7 is a diagram showing an access mode of the nonvolatile memory 400 in the second embodiment for switching between 8 banks and 2 banks
  • FIG. 8 is a circuit diagram of the address bit control unit 312
  • FIG. 9 is a memory controller 300.
  • 3 is a bitmap showing the relationship between the physical address in the memory and the physical address in the nonvolatile memory 400.
  • the nonvolatile memory device used in the present embodiment has basically the same configuration as that of the nonvolatile memory device shown in FIG. 1, and the input and output of the address bit control unit are slightly different. It is. Hereinafter, the operation will be described with reference to FIG. 1, FIG. 4 and FIGS. The description will focus on the differences from the first embodiment.
  • the switching register 305 is reset to the value 0, and this value is transferred to the address bit control unit 312 in the read / write control unit 307. Input to select input S of selectors 315 and 316 shown in Fig. 8.
  • selector 315 selects 16 bits of a [30:15]
  • selector 316 selects 2 bits of a [14:13]
  • each of the non-volatile memories shown in FIG. Set to A [30:15] and A [14:13] of RowAddress. al 2 is always connected to A12 regardless of the parameter value of switching register 305.
  • Figure 9 (A) shows the relationship of the addresses corresponding to the operations described above. That is, the address a [30:12] in the memory controller 300 corresponds to A [30:12] of the address (RowAddress) in the nonvolatile memory 400 as it is.
  • the access device 100 sets the value 1 as a parameter in the switching register 305 after startup.
  • the parameter (value 1) set in the switching register 305 is input to the select input S of the selectors 315 and 316, and the B input is selected.
  • a [30:29] al 2 is always connected to A12 regardless of the parameter value of switching register 305.
  • FIG. 9B is an address relation diagram corresponding to the above-described operation.
  • Fig. 7 (B) shows the access mode corresponding to the above-mentioned operation.
  • the memory controller 300 accesses the smaller address, the larger address in order, the memory controller 300 is accessed in the form of using every 2 banks as shown by the solid arrows, and every 4 banks shown in Fig. 3 (B).
  • the power consumption peak power
  • the access mode to the nonvolatile memory 400 can be easily switched from the high speed mode to the power saving mode according to the usage.
  • FIG. 10 is a block diagram of the nonvolatile memory device according to Embodiment 3 of the present invention.
  • the switching register 305 and the address bit control unit 312 are provided in the memory controller 300 (see FIG. 1). In the present embodiment, these are provided in the control unit 403 of the nonvolatile memory 400. ing.
  • the physical address is changed by the address bit control unit 312 in the read / write control unit 307.
  • the address in the control unit 403 of the nonvolatile memory 400 is changed.
  • the bit control unit 405 changes the physical address. Note that the function and operation of the control unit 403 regarding the change of the physical address are basically the same as the function and operation of the read / write control unit 307 in the first embodiment.
  • the parameter value transferred from the access device 100 is stored in the memory controller 300.
  • the force stored in the switching register 305 is further transferred to the control unit 403 in the nonvolatile memory 400 via the read / write control unit 307 and stored in the switching register 404.
  • the physical address specified by the address management information control unit 311 of the memory controller 300 is transferred to the control unit 403 of the nonvolatile memory 400 via the read / write control unit 307.
  • control unit 403 the parameter value stored in switching register 404 is input to the selector of address bit control unit 405, and the physical address is changed by the same processing as described in the first embodiment. Do.
  • switching register 404 and address bit control unit 405 are provided in nonvolatile memory 400, it is possible to use an existing memory controller as it is. There is an advantage that you can. On the other hand, it is necessary to slightly change the configuration in the control unit 403 of the nonvolatile memory 400.
  • parameters for switching between the high-speed mode and the power-saving mode are stored in a physical block of the nonvolatile memory 400, and the parameters are stored in the switching register at startup. You may make it read in 404.
  • a ROM may be mounted in the nonvolatile memory 400, parameters may be stored in the ROM, and the parameters may be read from the ROM in accordance with instructions from the control unit 403.
  • the nonvolatile memory device adopting the control method of the present invention has a simple access mode to the memory area depending on the usage purpose, for example, the usage that places importance on high speed, or the usage that places importance on power saving. It is useful as a recording medium for portable AV devices such as still image recording / playback devices and moving image recording / playback devices, and portable communication devices such as mobile phones.

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Abstract

　高速モードや省電力モードなど、要求される条件が異なる様々な使用用途に対応できる不揮発性記憶装置を提供する。 　メモリコントローラ３００内部に切替レジスタ３０５を設け、アクセス装置１００から送付されるパラメータを記憶する。読み書き制御部３０７は、切替レジスタ３０５に記憶されたパラメータの値に基づいてアドレス管理情報制御部３１１で指定された物理アドレスを変更することにより、不揮発性メモリ４００に対し読み出し又は書き込みを行う際に同時にアクセスするバンク数を変更する。 　                                                                        

Description

明 細 書
不揮発性記憶装置の制御方法、メモリコントローラ及び不揮発性記憶装 置
技術分野
[0001] 本発明は、書き換え可能な不揮発性メモリに対しデータの読み出し又は書き込み を行う際の制御方法、及びこの制御方法を実施するメモリコントローラ、更にはこのメ モリコントローラを組み込んだ不揮発性記憶装置に関するものである。 背景技術
[0002] 書き換え可能な不揮発性メモリを備えた不揮発性記憶装置は、半導体メモリカード を中心にその需要が広まっている。また半導体メモリカードを使ったシステムは、デジ タルスチルカメラやパーソナルコンピュータ等を中心にその需要が広まりつつある。
[0003] 半導体メモリカードには様々な種類のカードがあり、例えば SD (セキュアデジタル） メモリカードは、主記憶部であるフラッシュメモリと、それを制御するメモリコントローラ L SIとから構成されている。
[0004] メモリコントローラ LSIは、デジタルスチルカメラ等のアクセス装置からの読み出しや 書き込みの指示に応じて、フラッシュメモリに対する読み書きの制御を行う。一方、主 記憶部であるフラッシュッメモリには、代表的なものとして NANDタイプや ANDタイプ がある。これらのタイプのフラッシュッメモリは、一つのメモリチップが、消去単位である 複数の物理ブロックで構成され、また一つの物理ブロックは、書き込み単位である複 数のページで構成されてレ、る。
[0005] 近年、フラッシュメモリの低コスト化のニーズに伴い、物理ブロックサイズの大きなフ ラッシュメモリが主流になってきている。フラッシュメモリにデータを書き込む際には、 物理ブロック間でデータをコピーする退避処理が必要である力 S、物理ブロックのサイ ズが大きくなると、退避処理に要する時間も増加し、記録パフォーマンスが著しく低下 する。
[0006] 更に、物理ブロックサイズとして 128kByte以上のものが主流になりつつある力 ァ クセス装置の通常の書き込み単位であるクラスタサイズ (例えば 16kByte)より物理ブ ロックサイズの方が大きいため、ひとつのクラスタのデータを書き換える場合にも退避 処理が発生してしまい、動画などのストリーム記録が困難となる問題があった。
[0007] この問題を解決するために、フラッシュメモリチップへの高速アクセスを実現する様 々な方法が提案されている。その 1つの例として、特許文献 1に示すようなマルチバ ンク機能をフラッシュメモリチップに導入する方法がある。このマルチバンク機能は、 複数の物理ブロックに対し同時に読み出しや書き込み ·消去ができる機能である。 特許文献 1：特開 2001— 266579号公報
発明の開示
発明が解決しょうとする課題
[0008] しかしながら、同時に書き込みを行う物理ブロック数を増やすとアクセス速度が速く なるが、同時にアクティブとなるブロック数が増えるため、消費電力が増すといった別 の問題が出てくる。例えば、業務用ムービカメラのように電力を要しても高速アクセス を優先するものがある。その反面、例えば携帯電話のように、低速アクセスでも良い ので、出来るだけ電力を抑えたいものもある。このように使用用途によってメモリカー ドに対する要求が異なる。従来は、これらの用途毎に最適なメモリカードを開発して いたが、用途毎の開発は、開発費用や製造コスト面においてコストアップの原因とな つていた。
[0009] 本発明は、要求される条件が異なる様々な使用用途に対応できる不揮発性記憶装 置を提供することを目的とし、更には、この記憶装置に適した不揮発性メモリの制御 方法及びその制御方法を採用したメモリコントローラを提供することを目的とする。 課題を解決するための手段
[0010] この目的を達成するために、本発明の不揮発性記憶装置の制御方法は、
メモリ領域が消去単位である複数の物理ブロックで構成され、かつ前記複数の物理 ブロックが独立にデータの読み出し又は書き込みが可能な複数のバンクに分割され た不揮発性メモリに対しデータの読み出し又は書き込みを行う不揮発性記憶装置の 制御方法であって、
前記不揮発性メモリにアクセスする際の物理アドレスを変更することにより、前記不 揮発性メモリに対し読み出し又は書き込みを行う際に同時にアクセスするバンクの数 を変更するものである。
[0011] 本発明の不揮発性記憶装置の制御方法において、アクセス装置から送付されたパ ラメータに基づいて前記物理アドレスの変更を行うことが好ましい。もしくはリードオン リーメモリに記憶されたパラメータに基づいて前記物理アドレスの変更を行うことが好 ましレ、。また、前記物理アドレスの変更は、前記パラメータに基づいて物理アドレスの ビットマップの配列を変更することにより行うことが好ましい。
[0012] また本発明のメモリコントローラは、
メモリ領域が消去単位である複数の物理ブロックで構成され、かつ前記複数の物理 ブロックが、独立にデータの読み出し又は書き込みが可能な複数のバンクに分割さ れた不揮発性メモリに対しデータの読み出し又は書き込みを行うメモリコントローラで あって、
前記不揮発性メモリに対して読み出し又は書き込みを行う際の物理アドレスを管理 するアドレス管理情報制御部と、
前記不揮発性メモリに対するデータの読み出し又は書き込みを制御する読み書き 制御部とを備え、
前記読み書き制御部は、前記アドレス管理情報制御部で指定された物理アドレス を変更することにより、前記不揮発性メモリに対し読み出し又は書き込みを行う際に 同時にアクセスするバンクの数を変更するものである。
[0013] 本発明のメモリコントローラにおいて、前記読み書き制御部は、アクセス装置から送 付されたパラメータに基づいて前記物理アドレスの変更を行うことが好ましい。もしく は、前記読み書き制御部は、リードオンリーメモリに記憶されたパラメータに基づいて 前記物理アドレスの変更を行うことが好ましい。なお、前記リードオンリーメモリは前記 不揮発性メモリに内蔵されてレ、ても良レ、。
[0014] また本発明のメモリコントローラにおいて、前記アクセス装置から送付されたパラメ ータまたは前記リードオンリーメモリから読み出されたパラメータを一時的に記憶する レジスタを備えることが好ましレ、。
[0015] また本発明の第 1の不揮発性記憶装置は、
メモリ領域が消去単位である複数の物理ブロックで構成され、かつ前記複数の物理 ブロック力 独立にデータの読み出し又は書き込みが可能な複数のバンクに分割さ れた不揮発性メモリと、
外部のアクセス装置から与えられるコマンドと論理アドレスに応じて前記不揮発性メ モリに対するデータの読み出し又は書き込みを行うメモリコントローラとを備えた不揮 発性記憶装置であって、
前記メモリコントローラは、
前記不揮発性メモリに対して読み出し又は書き込みを行う際の物理アドレスを管理 するアドレス管理情報制御部と、
前記不揮発性メモリに対するデータの読み出し又は書き込みを制御する読み書き 制御部とを備え、
前記読み書き制御部は、前記アドレス管理情報制御部で指定された物理アドレス を変更することにより、前記不揮発性メモリに対し読み出し又は書き込みを行う際に 同時にアクセスするバンクの数を変更するものである。
[0016] 更に本発明の第 2の不揮発性記憶装置は、
メモリ領域が消去単位である複数の物理ブロックで構成され、かつ前記複数の物理 ブロック力 独立にデータの読み出し又は書き込みが可能な複数のバンクに分割さ れた不揮発性メモリと、
外部のアクセス装置から与えられるコマンドと論理アドレスに応じて前記不揮発性メ モリに対するデータの読み出し又は書き込みを行うメモリコントローラとを備えた不揮 発性記憶装置であって、
前記不揮発性メモリは、前記メモリ領域に対するデータの読み出し又は書き込みを 制御する制御部を備え、
前記制御部は、前記メモリコントローラで指定された物理アドレスを変更することに より、前記メモリ領域に対し読み出し又は書き込みを行う際に同時にアクセスするバ ンクの数を変更するものである。
発明の効果
[0017] 本発明の不揮発性記憶装置の制御方法によれば、不揮発性メモリに対し読み出し 又は書き込みを行う際に同時にアクセスするバンク数を変更できるため、高速ァクセ ス性を優先する場合、あるいは省電力性を優先する場合等、不揮発性記憶装置の 使用用途に応じて最適の動作を実現できる。従って、使用用途毎に最適な不揮発性 記憶装置を開発する必要がなぐ開発費用面あるいは製造コスト面において有益で ある。
図面の簡単な説明
[0018] [図 1]図 1は本発明の実施の形態 1における不揮発性記憶装置のブロック図である。
[図 2]図 2は同実施の形態におけるアドレスビット制御部の回路図である。
[図 3]図 3は同実施の形態における不揮発性メモリのアクセス形態を示した説明図で ある。
[図 4]図 4はメモリコントローラと不揮発性メモリの間でデータを送受するときの不揮発 十生メモリのアドレスマップを表した図である。
[図 5]図 5はアドレスマップと選択されるバンクとの関係を表した図である。
[図 6]図 6はメモリコントローラ内の物理アドレスと不揮発性メモリ内の物理アドレスの 関係を示した図である。
[図 7]図 7は本発明の実施の形態 2における不揮発性メモリのアクセス形態を示した 説明図である。
[図 8]図 8は同実施の形態におけるアドレスビット制御部の回路図である。
[図 9]図 9はメモリコントローラ内の物理アドレスと不揮発性メモリ内の物理アドレスの 関係を示した図である。
[図 10]図 10は本発明の実施の形態 3における不揮発性記憶装置のブロック図である
発明を実施するための最良の形態
[0019] 以下、本発明の実施の形態について、図面を参照して具体的に説明する。
(実施の形態 1)
図 1は、本発明の実施の形態 1における不揮発性記憶装置のブロック図である。図 1において、 100はアクセス装置であり、外部バス 101を介して、不揮発性記憶装置 2 00に対しユーザデータ（以降、単にデータという）の読み出しや書き込みの命令と、 論理アドレス及びデータを送信し、また不揮発性記憶装置 200からのデータを受信 する。
[0020] 不揮発性記憶装置 200は、不揮発性メモリ 400と、アクセス装置 100の指示に基づ き、不揮発性メモリ 400に対するデータの読み出し又は書き込みを行うメモリコント口 ーラ 300で構成されている。
[0021] メモリコントローラ 300において、 301はアクセス装置 100との間でデータの送受信 を行うホスト I/F部、 302はメモリコントローラ 300内全体の制御を行うセントラルプロ セシングユニット（CPU)、 303は CPU302のワーク用ランダムアクセスメモリ（RAM) 、 304は CPU302が実行するプログラムを格納したリードオンリーメモリ（ROM)、 30 5はアクセス装置 100から送付されたパラメータの値を一時的に記憶する切替レジス タ、 306はアクセス装置 100から転送された各種データを一時的に記憶するバッファ である。また 307は不揮発性メモリ 400に対するデータの読み出しや書き込みを行う 読み書き制御部であり、アドレスビット制御部 312を含む。
[0022] 308は SRAMであり、不揮発性メモリ 400内の各物理ブロックの状態（すなわち物 理ブロックに有効なデータが記憶されているかどうか）を示すステータスフラグを記憶 する物理領域管理テーブル 309と、アクセス装置 100から送付された論理アドレスを 物理アドレスに変換する論理物理変換テーブル 310を含む。
[0023] 311は物理領域管理テーブル 309と論理物理変換テーブル 310に基づいて不揮 発性メモリ 400内の物理アドレスを管理するアドレス管理情報制御部である。また 31 3はメモリコントローラ 300内のデータの伝送を行う内部バスである。
[0024] 一方、不揮発性メモリ 400において、 401はフラッシュメモリで構成されたメモリ領域 、 402はメモリ領域 401から読み出されたデータやメモリ領域 401に書き込むデータ を一時的に記憶するレジスタ、 403はメモリコントローラ 300の読み書き制御部 307か ら送られてきたコマンドやアドレスに基づいてメモリ領域 401からデータを読み出し、 又はメモリ領域 401にデータを書き込む制御部である。なお、不揮発性メモリ 400は メモリコントローラ 300とメモリバス 314で接続されており、メモリバス 314には I/Oバ ス及び各種制御ラインが含まれる。
[0025] 上記した不揮発性記憶装置 200において、本発明に特徴的な構成要素は、切替 レジスタ 305と読み書き制御部 307内に設けられたアドレスビット制御部 312である。 切替レジスタ 305は、アクセス装置 100が指定するパラメータの値を一時的に記憶す るものであり、例えば SRAMやフリップフロップなどの回路素子で実現することができ る。一方、図 2にアドレスビット制御部 312の回路図を示す。図中 315と 316はセレク タである。
[0026] 図 3は、不揮発性メモリ 400のメモリ領域 401へのアクセスの形態を示した説明図で ある。図 3の（A)は高速モード時のアクセス形態を示し、（B)は省電力モード時のァク セス形態を示す。図 3において物理ブロック 0〜Mが 8個のバンク（B0〜B7)に均等 に配列されており、各バンクは独立に読み出し '書き込み及び消去ができる。
[0027] 図 4はメモリバス 314を介してメモリコントローラ 300と不揮発性メモリ 400の間でデ ータを送受するときの、不揮発性メモリ 400の物理アドレスのアドレスマップを表した 図である。物理アドレスは A0〜A30の 31ビットで指定される。図 4において、 I/Ol 〜l/08は 8ビットの I/Oバスのビット配列を表す。 IstCycleから 5thCycleはメモリ コントローラ 300が I/Oバスを介して不揮発性メモリ 400にアドレス指定する際の順 番を表し、 IstCycleから順にアドレス指定することとなる。
[0028] 図中、 ColumnAddress (ビット番号 A0〜A11)は物理ブロックを構成するページ 内の各バイトを指定するアドレスである。なおページはデータ領域が 2kByte、管理 領域が 64Byte、合計 3112Byte力らなる。一方、 RowAddress (ビット番号 A12〜 A30)は各ページを指定するアドレスであり、通常 A12〜A14の 3ビットはバンク B0 〜B7を指定する。具体的には A14〜A12の 3ビットが図 5の各行に示す値をとるとき 右側に示すバンクが選択される。なお、図 4中の Lは値が 0であることを意味し、物理 アドレスには関ィ系しない。
[0029] 一方、図 6は、メモリコントローラ 300内で扱われる物理アドレスと不揮発性メモリ 40 0のメモリ領域 401内の物理アドレスとの関係を示した RowAddressのビットマップで ある。図 6の (A)は高速モード時の関係を示し、（B)は省電力モード時の関係を示す 。また al 2〜a30はメモリコントローラ 300内の物理アドレスのビットマップを示し、 A1 2〜A30は不揮発性メモリ 400内の物理アドレスのビットマップを示す。図中、バンク の選択に関係するビットにはハッチングを施してある。
[0030] 以上のように構成された本実施の形態の不揮発性記憶装置について、以下、図 1 〜6を参照して、その動作を説明する。基本的な読み書き制御やアドレス管理制御に ついては一般的に知られている動作と同様であるので、本発明の特徴的な動作につ いて説明する。
[0031] 電源 ON直後、即ち起動時においては、切替レジスタ 305は値 0にリセットされた状 態となつている。この値はアドレスビット制御部 312に転送され、図 2に示すセレクタ 3 15と 316のセレクト入力 Sに入力される。セレクト入力 Sは値 0の時に Aの入力を、値 1 の時に Bの入力を選択するものとする。
[0032] 従って起動時においては、セレクタ 400は a[30 : 15]を選択し、セレクタ 401は al4 を選択し、それぞれ図 4に示した不揮発性メモリの RowAddressの A[30 : 15]及び A14に設定される。ここで [30 : 15]は物理アドレスのビットマップのうちビット番号 30 力 15を表している。一方、 a[13 : 12]は切替レジスタ 305のパラメータ値に関わら ず、常に A[13 : 12]に接続される。図 6 (A)は前述した動作に対応した物理アドレス の関係図である。即ちメモリコントローラ 300内の物理アドレス a[30 : 12]は、そのまま 不揮発性メモリ 400内の物理アドレス（RowAddress)の A[30 : 12]に対応する。
[0033] 図 3 (A)は前述した動作に対応したアクセス形態を示す。即ち、メモリコントローラ 3 00がアドレスの小さい方から大きい方に順にアクセスした場合は、破線矢印で示した アクセス順となる。従って起動時において、アクセス装置 100が切替レジスタ 305に 何も設定しない場合は、図 3 (A)に示したように 8バンク全てを使用する形態でァクセ スされることとなり、高速にアクセスすることが可能となる。但し、 8個の物理ブロックを 同時にアクセスすることになるので、消費電力（ピーク電力）が大きくなる。
[0034] 次に、起動後、アクセス装置 100が切替レジスタ 305にパラメータとして値 1を設定 した場合について説明する。図 2において、切替レジスタ 305に設定されたパラメ一 タ（値 1)がセレクタ 315と 316のセレクト入力 Sに入力され、 Bの入力を選択する。セレ クタ 315は a[29 : 14]を選択し、セレクタ 316は a30を選択し、それぞれ図 4に示した 不揮発性メモリの Row Addressの A[30 : 15]及び A14に設定される。 a[13 : 12] は切替レジスタ 305のパラメータ値に関わらず、常に A[13 : 12]に接続される。
[0035] 図 6 (B)は前述した動作に対応した物理アドレスの関係図である。また図 3 (B)は前 述した動作に対応したアクセス形態を表したものである。メモリコントローラ 300がアド レスの小さレ、方から大きレ、方に順にアクセスした場合は、実線矢印で示したアクセス 順となる。即ちメモリコントローラ 300がアドレスの小さい方から順にアクセスした場合 、 4バンク毎に使用する形態でアクセスされることとなり、図 3 (A)と比較すると低速で はある力 同時にアクティブとなる物理ブロック数が少ない分、消費電力（ピーク電力 )を小さく抑えることが可能となる。
[0036] 以上説明したように、本実施の形態においては、アドレスビット制御部 312において 物理アドレスを変更することにより、不揮発性メモリ 400に対し読み出し又は書き込み を行う際に同時にアクセスするバンクの数を 8から 4に変更しており、アクセス装置 10 0から送られたパラメータに基づいて、不揮発性メモリ 400へのアクセス形態を高速モ ードから省電力モードに簡単に切り替えることができる。
[0037] なお、本実施の形態においては、高速モードと省電力モードを切り替えるためのパ ラメータをアクセス装置 100からメモリコントローラ 300に送付した力 予めメモリコント ローラ 300内の不揮発性記憶デバイス、例えば ROM304や、不揮発性メモリ 400の ある物理ブロック内に、高速モードと省電力モードを切り替えるためのパラメータを記 憶しておき、起動時に当該パラメータを切替レジスタ 305に読み込むようにしてもよい 。更に不揮発性メモリ 400内に ROMを実装し、この ROMにパラメータを記憶してお き、メモリコントローラ 300からの指示に応じて前記 ROMからパラメータを読み出すよ うにしてもよい。
(実施の形態 2)
[0038] 実施の形態 1においては、同時にアクセスするバンク数として 8バンクと 4バンクを切 り替える場合について説明したが、本発明の制御方法は、任意の数である Xバンクと Yバンク (Xは Yの倍数）の切替にも比較的容易に対応できる。
[0039] 図 7は、 8バンクと 2バンクを切り替える本実施の形態 2における不揮発性メモリ 400 のアクセス形態を示した図、図 8はアドレスビット制御部 312の回路図、図 9はメモリコ ントローラ 300内の物理アドレスと不揮発性メモリ 400内の物理アドレスの関係を示す ビットマップである。
[0040] 本実施の形態に使用する不揮発性記憶装置は、基本的に図 1に示した不揮発性 記憶装置と同一の構成であり、アドレスビット制御部の入力と出力が若干異なるだけ である。以下、図 1、図 4及び図 7〜9を参照して、その動作を説明する。なお説明は 実施の形態 1と相違する点を中心に行う。
[0041] 実施の形態 1と同様、電源 ON直後、切替レジスタ 305は値 0にリセットされた状態と なっており、この値は、読み書き制御部 307内のアドレスビット制御部 312に転送され 、図 8に示すセレクタ 315と 316のセレクト入力 Sに入力される。
[0042] 起動時においては、セレクタ 315は a [30 : 15]の 16ビットを選択し、セレクタ 316は a [ 14 : 13]の 2ビットを選択し、それぞれ図 4に示した不揮発性メモリの RowAddress の A[30 : 15]及び A[14 : 13]に設定される。 al 2は切替レジスタ 305のパラメータ値 に関わらず、常に A12に接続される。図 9 (A)は前述した動作に対応したアドレスの 関係図である。即ちメモリコントローラ 300でのアドレス a [30 : 12]は、そのまま不揮発 性メモリ 400内部のアドレス（RowAddress)の A[30 : 12]に対応する。
[0043] 実施の形態 1と同様、起動時において、アクセス装置 100が切替レジスタ 305に何 も設定しない場合は、図 7 (A)に示したように、 8バンク全てを使用する形態でァクセ スされることとなり、高速にアクセスすることが可能となる力 8個の物理ブロックを同時 にアクセスすることになるので、消費電力（ピーク電力）が大きくなる。
[0044] 次に、起動後、アクセス装置 100が切替レジスタ 305にパラメータとして値 1を設定 した場合について説明する。図 8において、切替レジスタ 305に設定されたパラメ一 タ（値 1)がセレクタ 315と 316のセレクト入力 Sに入力され、 Bの入力を選択する。セレ クタ 315ίま a [28 : 13]の 16ビットを選択し、セレクタ 316ίま a [30 : 29]の 2ビットを選択 し、それぞれ図 4に示した不揮発性メモリの RowAddressの A[28 : 13]及び A[30 : 29]に設定される。 al 2は切替レジスタ 305のパラメータ値に関わらず、常に A12に 接続される。
[0045] 図 9 (B)は前述した動作に対応したアドレスの関係図である。また図 7 (B)は前述し た動作に対応したアクセス形態を示す。メモリコントローラ 300がアドレスの小さい方 力 大きい方に順にアクセスした場合は、実線矢印で示したように 2バンク毎に使用 する形態でアクセスされることとなり、図 3 (B)に示す 4バンク毎に使用する形態と比較 して更に低速になるが、同時にアクティブとなる物理ブロック数が少ない分、消費電 力（ピーク電力）を小さく抑えることが可能となる。 [0046] 以上説明したように、本実施の形態によれば、アドレスビット制御部 312の入力の設 定を変えるだけで、不揮発性メモリ 400に対し読み出し又は書き込みを行う際に同時 にアクセスするバンクの数を簡単に変更することができる。従って、使用用途に応じて 、不揮発性メモリ 400へのアクセス形態を高速モードから省電力モードに簡単に切り 替えることができる。
(実施の形態 3)
[0047] 図 10は、本発明の実施の形態 3における不揮発性記憶装置のブロック図である。
実施の形態 1では、メモリコントローラ 300内に切換レジスタ 305とアドレスビット制御 部 312を設けていたが（図 1参照）、本実施の形態では、これらを不揮発性メモリ 400 の制御部 403内に設けている。
[0048] すなわち、実施の形態 1では、読み書き制御部 307内のアドレスビット制御部 312 で物理アドレスの変更を行っていた力 本実施の形態では、不揮発性メモリ 400の制 御部 403内のアドレスビット制御部 405で物理アドレスの変更を行っている。なお、物 理アドレスの変更に関する制御部 403の機能及び動作は、基本的には、実施の形態 1における読み書き制御部 307の機能及び動作と同じである。
[0049] 以下、図 10の制御部 403と図 1の読み書き制御部 307の相違点について説明する 実施の形態 1では、アクセス装置 100から転送されたパラメータの値はメモリコント口 ーラ 300内の切替レジスタ 305に記憶された力 本実施の形態では、読み書き制御 部 307を介して、更に不揮発性メモリ 400内の制御部 403に転送され、切替レジスタ 404に記憶される。同様に、メモリコントローラ 300のアドレス管理情報制御部 311で 指定された物理アドレスは、読み書き制御部 307を介して、不揮発性メモリ 400の制 御部 403に転送される。
[0050] 制御部 403では、切替レジスタ 404に記憶されたパラメータの値をアドレスビット制 御部 405のセレクタに入力し、実施の形態 1で説明したのと同様の処理により物理ァ ドレスの変更を行う。
[0051] 本実施の形態においては、切換レジスタ 404とアドレスビット制御部 405を不揮発 性メモリ 400内に設けているため、既存のメモリコントローラをそのまま使用することが できるという利点がある。その反面、不揮発性メモリ 400の制御部 403内の構成を若 干変更する必要が生じる。
[0052] なお、実施の形態 1と同様に、高速モードと省電力モードを切り替えるためのパラメ ータを不揮発性メモリ 400のある物理ブロック内に記憶しておき、起動時に当該パラ メータを切替レジスタ 404に読み込むようにしてもよい。更に不揮発性メモリ 400内に ROMを実装し、この ROMにパラメータを記憶しておき、制御部 403の指示に応じて 前記 ROMからパラメータを読み出すようにしてもよい。
産業上の利用可能性
[0053] 本発明の制御方法を採用した不揮発性記憶装置は、使用用途、例えば高速性を 重要視する用途、あるいは省電力を重視する用途等に応じて、メモリ領域へのァクセ ス形態を簡単に切り替えできるものであり、静止画記録再生装置や動画記録再生装 置等のポータブル AV機器、あるいは携帯電話等のポータブル通信機器の記録媒体 として有益である。

Claims

請求の範囲
[1] メモリ領域が消去単位である複数の物理ブロックで構成され、かつ前記複数の物理 ブロックが独立にデータの読み出し又は書き込みが可能な複数のバンクに分割され た不揮発性メモリに対しデータの読み出し又は書き込みを行う不揮発性記憶装置の 制御方法であって、
前記不揮発性メモリにアクセスする際の物理アドレスを変更することにより、前記不 揮発性メモリに対し読み出し又は書き込みを行う際に同時にアクセスするバンクの数 を変更する不揮発性記憶装置の制御方法。
[2] アクセス装置から送付されたパラメータに基づいて前記物理アドレスの変更を行う 請求項 1に記載の不揮発性記憶装置の制御方法。
[3] 前記物理アドレスの変更は、前記パラメータに基づいて物理アドレスのビットマップ の配列を変更することにより行う請求項 2に記載の不揮発性記憶装置の制御方法。
[4] リードオンリーメモリに記憶されたパラメータに基づいて前記物理アドレスの変更を 行う請求項 1に記載の不揮発性記憶装置の制御方法。
[5] 前記物理アドレスの変更は、前記パラメータに基づいて物理アドレスのビットマップ の配列を変更することにより行う請求項 4に記載の不揮発性記憶装置の制御方法。
[6] メモリ領域が消去単位である複数の物理ブロックで構成され、かつ前記複数の物理 ブロックが、独立にデータの読み出し又は書き込みが可能な複数のバンクに分割さ れた不揮発性メモリに対しデータの読み出し又は書き込みを行うメモリコントローラで あって、
前記不揮発性メモリに対して読み出し又は書き込みを行う際の物理アドレスを管理 するアドレス管理情報制御部と、
前記不揮発性メモリに対するデータの読み出し又は書き込みを制御する読み書き 制御部とを備え、
前記読み書き制御部は、前記アドレス管理情報制御部で指定された物理アドレス を変更することにより、前記不揮発性メモリに対し読み出し又は書き込みを行う際に 同時にアクセスするバンクの数を変更するメモリコントローラ。
[7] 前記読み書き制御部は、アクセス装置から送付されたパラメータに基づいて前記物 理アドレスの変更を行う請求項 6に記載のメモリコントローラ。
[8] 前記物理アドレスの変更は、前記パラメータに基づいて物理アドレスのビットマップ の配列を変更することにより行う請求項 7に記載のメモリコントローラ。
[9] 前記アクセス装置から送付されたパラメータを一時的に記憶するレジスタを備えた 請求項 7に記載のメモリコントローラ。
[10] 前記読み書き制御部は、リードオンリーメモリに記憶されたパラメータに基づいて前 記物理アドレスの変更を行う請求項 6に記載のメモリコントローラ。
[11] 前記物理アドレスの変更は、前記パラメータに基づいて物理アドレスのビットマップ の配列を変更することにより行う請求項 10に記載のメモリコントローラ。
[12] 前記リードオンリーメモリは前記不揮発性メモリに内蔵されている請求項 10に記載 のメモリコントローラ。
[13] 前記リードオンリーメモリから読み出されたパラメータを一時的に記憶するレジスタ を備えた請求項 10に記載のメモリコントローラ。
[14] メモリ領域が消去単位である複数の物理ブロックで構成され、かつ前記複数の物理 ブロック力 独立にデータの読み出し又は書き込みが可能な複数のバンクに分割さ れた不揮発性メモリと、
外部のアクセス装置から与えられるコマンドと論理アドレスに応じて前記不揮発性メ モリに対するデータの読み出し又は書き込みを行うメモリコントローラとを備えた不揮 発性記憶装置であって、
前記メモリコントローラは、
前記不揮発性メモリに対して読み出し又は書き込みを行う際の物理アドレスを管理 するアドレス管理情報制御部と、
前記不揮発性メモリに対するデータの読み出し又は書き込みを制御する読み書き 制御部とを備え、
前記読み書き制御部は、前記アドレス管理情報制御部で指定された物理アドレス を変更することにより、前記不揮発性メモリに対し読み出し又は書き込みを行う際に 同時にアクセスするバンクの数を変更する不揮発性記憶装置。
[15] 前記読み書き制御部は、前記アクセス装置から送付されたパラメータに基づいて前 記物理アドレスの変更を行う請求項 14に記載の不揮発性記憶装置。
[16] 前記コントローラは、前記アクセス装置から送付されたパラメータを一時的に記憶す るレジスタを備えた請求項 15に記載の不揮発性記憶装置。
[17] 前記読み書き制御部は、リードオンリーメモリに記憶されたパラメータに基づいて前 記物理アドレスの変更を行う請求項 14に記載の不揮発性記憶装置。
[18] 前記リードオンリーメモリは前記不揮発性メモリに内蔵されている請求項 17に記載 の不揮発性記憶装置。
[19] 前記メモリコントローラは、前記リードオンリーメモリから読み出されたパラメータを一 時的に記憶するレジスタを備えた請求項 17に記載の不揮発性記憶装置。
[20] メモリ領域が消去単位である複数の物理ブロックで構成され、かつ前記複数の物理 ブロックが、独立にデータの読み出し又は書き込みが可能な複数のバンクに分割さ れた不揮発性メモリと、
外部のアクセス装置から与えられるコマンドと論理アドレスに応じて前記不揮発性メ モリに対するデータの読み出し又は書き込みを行うメモリコントローラとを備えた不揮 発性記憶装置であって、
前記不揮発性メモリは、前記メモリ領域に対するデータの読み出し又は書き込みを 制御する制御部を備え、
前記制御部は、前記メモリコントローラで指定された物理アドレスを変更することに より、前記メモリ領域に対し読み出し又は書き込みを行う際に同時にアクセスするバ ンクの数を変更する不揮発性記憶装置。
[21] 前記制御部は、前記アクセス装置から送付されたパラメータに基づいて前記物理ァ ドレスの変更を行う請求項 20に記載の不揮発性記憶装置。
[22] 前記不揮発性メモリは、前記アクセス装置から送付されたパラメータを一時的に記 憶するレジスタを備えた請求項 20に記載の不揮発性記憶装置。
[23] 前記制御部は、前記不揮発性メモリ内蔵のリードオンリーメモリに記憶されたパラメ ータに基づいて前記物理アドレスの変更を行う請求項 20に記載の不揮発性記憶装 置。
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