JP2006040497A

JP2006040497A - 半導体記憶装置、不揮発性半導体記憶装置

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Publication number: JP2006040497A
Application number: JP2004223077A
Authority: JP
Inventors: Toru Matsushita; 亨松下; Kenji Kosakai; 健司小堺; Hajime Tanabe; 肇田辺; Takashi Horii; 崇史堀井
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-07-30
Filing date: 2004-07-30
Publication date: 2006-02-09
Also published as: US20060023554A1; KR20060048883A; TW200614250A; CN1741193A

Abstract

【課題】フラッシュメモリ等の複数バンク構成の半導体記憶装置において、大容量データ読み出し時のスループットを改善することができる技術を提供する。
【解決手段】バンクＢＫ０を指定した読み出しコマンドが外部から入力され、バンクＢＫ０においてメモリアレイ１０ａからデータバッファ１３ａへの読み出し動作を行っている間に、バンクＢＫ１を指定した読み出しコマンドを外部から入力することが可能であるものである。また、バンクＢＫ１を指定した読み出しコマンドが外部から入力され、バンクＢＫ１においてメモリアレイ１０ｂからデータバッファ１３ｂへの読み出し動作を行っている間に、バンクＢＫ０を指定したバッファ読み出しコマンドを外部から入力し、バンクＢＫ０のデータバッファ１３ａから外部への読み出しを行うことが可能である。
【選択図】図１

Description

本発明は、半導体記憶装置、不揮発性半導体記憶装置に関し、特に複数バンク構成の不揮発性メモリ等の半導体記憶装置に適用して有効な技術に関するものである。

本発明者が検討した技術として、例えば、フラッシュメモリ等の不揮発性メモリにおいては、複数のメモリセルを含むメモリアレイを複数のバンクに分割し、それぞれのバンクはデコーダ、データバッファなどを備え、バンクごとに独立してメモリセルへの消去・書き込み・読み出し等のメモリ動作を行えるようにしたものがある。そして、このような複数バンク構成のメモリについて、データの書き込み・読み出し等のスループットを向上させるための技術が種々ある。

例えば、複数バンク構成の不揮発性メモリにおいて、書き込み指示コマンド、書き込み開始アドレスおよび書き込み開始アドレスを起点とする書き込み処理領域数を入力した後、書き込み処理領域数分だけ書き込みデータおよび書き込み開始コマンドを順次受け取り可能であり、一つのバンクには一つの書き込み処理領域の書き込みデータをラッチしてから書き込み開始コマンドに応答してメモリセルへの書き込みを開始し、一つのバンクにおけるラッチ動作と他のバンクにおけるメモリセルへの書き込みとを並列可能とする技術がある（特許文献１参照）。

また、複数バンク構成の不揮発性メモリにおいて、バンクはメモリ部と当該メモリ部のアクセス単位の情報をそれぞれ格納可能な２個のバッファ部を有し、アクセス動作の指示に応答して、バンクの一方のバッファ部とメモリ部との間でデータ転送を行い、これに並行して当該バンクの他方のバッファ部と外部との間でデータ転送を行うインタリーブ動作の制御が可能であり、当該インタリーブ動作におけるメモリ部とバッファ部のデータ転送と、バッファ部と外部とのデータ転送が並列化されることによりアクセス速度の高速化を実現する技術がある（特許文献２参照）。この技術では同じワード線に接続されている異なるページ、則ち１つの読み出し動作で同時に読み出すことができない複数にグループ化されたメモリセルに格納されているデータを連続して読み出すことを目的としている。

また、複数バンク構成の複数の不揮発性メモリチップとメモリコントローラを有するメモリシステムにおいて、メモリコントローラは不揮発性メモリチップの複数のバンクに対する同時書き込み動作またはインタリーブ書き込み動作を選択的に指示することが可能であり、同時書き込み動作では書き込みセットアップ時間に対して格段に長い書き込み動作を完全並列化でき、インタリーブ書き込み動作では書き込みセットアップに続く書き込み動作を他のバンクの書き込み動作に部分的に重ねて並列化できる技術がある（特許文献３参照）。
特開２００３−２２３７９２号公報特開２００３−３１７４８７号公報国際公開第０３／０６０７２２号パンフレット

ところで、前記のような複数バンク構成の半導体記憶装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

例えば、メモリアレイから外部へデータを読み出す場合、読み出しアドレス設定コマンドを発行して読み出しアドレスの設定を行い、読み出し開始コマンドを発行すると、メモリアレイからデータバッファ（内部バッファ）への読み出しが実行され、その読み出しの終了を待って、データバッファからの読み出しコマンドを発行して外部への読み出しを行っていた。すなわち、メモリアレイからデータバッファへの読み出し動作を実行している間は、次のコマンドを入力したり、データバッファ内のデータを外部へ出力したりすることができなかった。

また、メモリアレイからデータバッファへの読み出し動作を実行しているバンクがある間は、非活性のバンクに対応するデータバッファ内のデータを外部へ出力することができなかった。そのため、メモリアレイからデータバッファへの読み出し動作中の待ち時間が大容量データ読み出し時のオーバーヘッドとなっていた。

これらは不揮発性メモリの書き込み動作と読み出し動作との比較において、読み出し動作は書き込み動作より比較的速く、メモリアレイからデータバッファへの読み出し動作にかかる時間的オーバーヘッドの削減の要請が少なかったためである。

そこで、本発明の目的は、複数バンク構成の半導体記憶装置において、上記オーバーヘッドを軽減し、大容量データ読み出し時のスループットを改善することができる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明による半導体記憶装置は、フラッシュメモリ等の複数バンク構成の半導体記憶装置において、第１のバンクを指定した読み出しコマンドが外部から入力され、前記第１のバンクにおいてメモリセルから内部バッファへの読み出し動作を行っている間に、第２のバンクを指定した読み出しコマンドを外部から入力可能とする手段を有するものである。

また、本発明による半導体記憶装置は、前記第２のバンクを指定した前記読み出しコマンドが外部から入力され、前記第２のバンクにおいてメモリセルから内部バッファへの読み出し動作を行っている間に、前記第１のバンクを指定したバッファ読み出しコマンドを外部から入力し、前記第１のバンクの内部バッファから外部への読み出し可能とする手段を有するものである。

また、本発明による半導体記憶装置は、前記第１のバンクにおいてメモリセルから内部バッファへの読み出し動作を行っている間に、前記第２のバンクを指定した書き込みコマンドを外部から入力可能とする手段を有するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

複数回連続して読み出しコマンドを発行する場合、外部には、初回のファーストアクセス時間しか見えないため、大容量データ読み出し時のスループットを大幅に改善することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は本発明の一実施の形態による半導体記憶装置の構成を示すブロック図、図２〜図４は本実施の形態の半導体記憶装置において、コマンドバッファ１段の場合における１ページキャッシュ読み出しの動作を示すタイミングチャート、図５は１ページキャッシュ読み出し終了の動作を示すタイミングチャート、図６〜図９はコマンドバッファ１段の場合における２ページキャッシュ読み出しの動作を示すタイミングチャート、図１０は２ページキャッシュ読み出し終了の動作を示すタイミングチャート、図１１〜図１２はコマンドバッファ２段の場合における１ページキャッシュ読み出しの動作を示すタイミングチャート、図１３〜図１５はコマンドバッファ２段の場合における２ページキャッシュ読み出しの動作を示すタイミングチャートである。

まず、図１により、本実施の形態による半導体記憶装置の構成の一例を説明する。なお、以下においては、これに限定されるものではないが、４バンク構成の場合を例に説明する。

本実施の形態の半導体記憶装置は、例えばフラッシュメモリとされ、複数の不揮発性メモリセルを含むメモリアレイ１０ａ，１０ｂ，１０ｃ，１０ｄ、Ｘデコーダ１１ａ，１１ｂ，１１ｃ，１１ｄ、センスアンプ１２ａ，１２ｂ，１２ｃ，１２ｄ、データバッファ１３ａ，１３ｂ，１３ｃ，１３ｄ、Ｙゲーティング／Ｙデコーダ１４ａ，１４ｂ，１４ｃ，１４ｄなどからなる４つのバンクＢＫ０，ＢＫ１，ＢＫ２，ＢＫ３と、ＭＰＵ１５、ＲＯＭ１６、コマンドデコーダ（コマンドバッファを含む）１７などからなるリード／プログラム／イレーズ等の外部からのコマンドに応じたフラッシュメモリの動作を制御するコントローラ１８と、バンク／Ｘ・セレクタ１９、ページアドレスバッファ２０、カラムアドレスカウンタ２１、コントロールシグナルバッファ２２、マルチプレクサ２３、電源（チャージポンプを含む）２４などから構成され、周知の半導体製造技術によって１個の半導体チップ上に形成されている。

このフラッシュメモリは、外部端子を介してコントロールシグナルバッファ２２に、チップイネーブル信号／ＣＥ、リードイネーブル信号／ＲＥ、ライトイネーブル信号／ＷＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、リセット信号／ＲＥＳなどの制御信号が入力され、コントロールシグナルバッファ２２の出力がコントローラ１８に入力している。また、コントローラ１８からは、外部端子を介してレディ／ビジィ信号Ｒ／Ｂが出力されている。また、マルチプレクサ２３へは、外部端子を介して入出力信号Ｉ／Ｏが入力／出力され、マルチプレクサ２３の出力がコントローラ１８、ページアドレスバッファ２０、カラムアドレスカウンタ２１に入力している。コントローラ１８の出力は電源２４およびバンク／Ｘ・セレクタ１９に出力している。ページアドレスバッファ２０の出力はコントローラ１８に入力している。バンク／Ｘ・セレクタ１９の出力はＸデコーダ１１ａ，１１ｂ，１１ｃ，１１ｄおよびＹゲーティング／Ｙデコーダ１４ａ，１４ｂ，１４ｃ，１４ｄに入力している。カラムアドレスカウンタ２１の出力はＹゲーティング／Ｙデコーダ１４ａ，１４ｂ，１４ｃ，１４ｄに入力している。また、マルチプレクサ２３は内部データバスを介してＹゲーティング／Ｙデコーダ１４ａ，１４ｂ，１４ｃ，１４ｄに接続されている。バンクＢＫ０，ＢＫ１，ＢＫ２，ＢＫ３の内部において、Ｙゲーティング／Ｙデコーダ１４ａ，１４ｂ，１４ｃ，１４ｄとデータバッファ１３ａ，１３ｂ，１３ｃ，１３ｄ、また、データバッファ１３ａ，１３ｂ，１３ｃ，１３ｄとセンスアンプ１２ａ，１２ｂ，１２ｃ，１２ｄとが、それぞれ接続されている。また、このフラッシュメモリには、外部端子を介して電源電圧ＶＣＣ，ＶＳＳが印加されている。

このフラッシュメモリにおいて、メモリアレイ１０ａ，１０ｂ，１０ｃ，１０ｄは、ワード線とビット線との交点に配置される電気的に消去および書き込み可能な複数の不揮発性メモリセルからなり、４つのバンクＢＫ０，ＢＫ１，ＢＫ２，ＢＫ３に分割されている。バンクＢＫ０，ＢＫ１，ＢＫ２，ＢＫ３は、それぞれ独立に書き込み／読み出し等のメモリ動作が可能である。

このメモリアレイ１０ａ，１０ｂ，１０ｃ，１０ｄ内の任意のメモリセルがＸデコーダ１１ａ，１１ｂ，１１ｃ，１１ｄおよびＹゲーティング／Ｙデコーダ１４ａ，１４ｂ，１４ｃ，１４ｄにより選択され、この選択されたメモリセルに対して、センスアンプ１２ａ，１２ｂ，１２ｃ，１２ｄ、データバッファ１３ａ，１３ｂ，１３ｃ，１３ｄ、Ｙゲーティング／Ｙデコーダ１４ａ，１４ｂ，１４ｃ，１４ｄ、マルチプレクサ２３を介してデータの書き込み／読み出しが行われる。この書き込み／読み出しの際、選択されるメモリセルのアドレスは、Ｘアドレス（行アドレス）はページアドレスバッファ２０およびバンク／Ｘ・セレクタ１９により、Ｙアドレス（列アドレス）はカラムアドレスカウンタ２１により決定される。また、バンク／Ｘ・セレクタ１９により、バンクＢＫ０，ＢＫ１，ＢＫ２，ＢＫ３の選択が行われる。

データの書き込み／読み出しの際のタイミング信号発生などの制御は、コントローラ１８により行われる。コマンドデコーダ１７は、１段または２段以上のコマンドバッファを含んでおり、入出力端子Ｉ／Ｏおよびマルチプレクサ２３を介して入力されたコマンドを解読する。解読されたコマンドの命令に従い、コントローラ１８は、種々のメモリ動作を実行させる。例えば、以下に述べるページキャッシュ読み出し動作は、このコントローラ１８により制御され実行される。

次に、図２〜図４により、本実施の形態の半導体記憶装置において、コマンドバッファ１段の場合における１ページキャッシュ読み出しの動作を説明する。図２〜図４は、図２から図３へ、図３から図４へと時系列的に連続した動作を示すタイミング図である。図２〜図１５において、Ｉ／Ｏは、入出力端子Ｉ／Ｏから入出力されるデータ信号を示す。ＢＫ０〜ＢＫ３は、各バンクの動作状態を示しており、本信号がロウレベルの期間は、それぞれのバンクＢＫ０，ＢＫ１，ＢＫ２，ＢＫ３において、センスアンプ１２ａ，１２ｂ，１２ｃ，１２ｄを介してメモリアレイ１０ａ，１０ｂ，１０ｃ，１０ｄからデータバッファ１３ａ，１３ｂ，１３ｃ，１３ｄへのデータの読み出しが行われていることを示す。Ｒ／Ｂは、コントローラ１８から出力されるレディ／ビジィ信号を示す。このレディ／ビジィ信号Ｒ／Ｂは、（１）次のコマンドを受け付けられるか否か、（２）前のコマンドによる内部動作が終了したか否か、（３）コマンドバッファが空いているか否か、の３つのステータスを持ち得る。このレディ／ビジィ信号Ｒ／Ｂが３つのステータスのうちいずれのステータスを示す出力であるかは、コマンドにより切り替えることができ、またコマンドにより判別可能とされる。

本実施の形態では、これに限定されるものではないが、レディ／ビジィ信号Ｒ／Ｂがハイレベルのとき、すなわちレディＲのときは、前のコマンドによる内部動作が終了している、又はコマンドバッファに空きがあり、次のコマンドを受け付けられる状態であることを意味するものとして説明する。また、逆に、レディ／ビジィ信号Ｒ／Ｂがロウレベルのとき、すなわちビジィＢのときは、前のコマンドによる内部動作が終了していないか、またはコマンドバッファに空きがないために、次のコマンドを受け付けられない状態を意味するものとする。

まず、図２の（１）の期間において、レディ／ビジィ信号Ｒ／Ｂがレディであり、コマンド入力可能であるので、入出力端子Ｉ／Ｏから、バンクＢＫ０の読み出しアドレスＢ０を入力して読み出し開始コマンドＲＭを入力する。すると、バンクＢＫ０において、メモリアレイ１０ａからデータバッファ１３ａへの読み出し動作が開始される。従来は、このメモリアレイからデータバッファへの読み出し期間中はレディ／ビジィ信号Ｒ／Ｂがビジィであり、次のコマンドを受け付けることができなかった。

（２）の期間では、チップ内部の状態レジスタ設定等の処理を行うため、言い換えるならばコマンドバッファに格納されたコマンドをコマンドデコーダが読み出し、コマンドバッファに空きが生じるまでの短期間だけ、レディ／ビジィ信号Ｒ／Ｂがビジィとなる。チップ内部の状態レジスタ設定等の処理が終了した後、直ちにレディ／ビジィ信号Ｒ／Ｂがレディとなり、次のコマンドを受け付け可能となる。

（３）の期間では、レディ／ビジィ信号Ｒ／Ｂがレディであり、コマンド入力可能であるので、入出力端子Ｉ／Ｏから、バンクＢＫ１の読み出しアドレスＢ１を入力して次の読み出し開始コマンドＲＭを入力する。この時、バンクＢＫ０について、メモリアレイ１０ａからデータバッファ１３ａへの前のコマンドによる読み出し動作が実行中である。従来は、バンクＢＫ０について読み出し動作実行中であり、アドレス／データ／コマンド等の入力ができなかったが、本実施の形態では、レディ／ビジィ信号Ｒ／Ｂがレディであるため、別のバンクに対する読み出しコマンドを受け付け可能である。

（４）の期間では、（３）の期間においてバンクＢＫ１についての読み出し開始コマンドを入力してコマンドバッファがそのコマンドをキャッシュして（取り込んで）いるため、次のコマンドをキャッシュする（取り込む）ことができない。本実施の形態では、コマンドバッファは１段であるため、コマンドのキャッシュは１つまでである。そのため、先に入力したバンクＢＫ０についてのメモリアレイ１０ａからデータバッファ１３ａへの読み出しが終了するまで、レディ／ビジィ信号Ｒ／Ｂはビジィである。

（５）の期間では、バンクＢＫ０についてのメモリアレイ１０ａからデータバッファ１３ａへの読み出しが終了したので、コマンドバッファにキャッシュされているバンクＢＫ１の読み出しコマンドが自動的に開始されメモリアレイ１０ｂからデータバッファ１３ｂへの読み出しが行われる。また、バンクＢＫ１の読み出しと同時に、コマンドバッファが空くため、レディ／ビジィ信号Ｒ／Ｂがレディになる。すなわち、キャッシュ動作では、レディ／ビジィ信号Ｒ／Ｂがレディになるということは、前に入力した読み出しコマンドが終了したことを意味する。レディ／ビジィ信号Ｒ／Ｂがレディになったのを受けて、入出力端子Ｉ／Ｏから、バンクＢＫ０の読み出しアドレスＢ０を入力してバッファ読み出しコマンドＲＢを入力すると、Ｙゲーティング／Ｙデコーダ１４ａ、マルチプレクサ２３および入出力端子Ｉ／Ｏを介して、バンクＢＫ０のデータバッファ１３ａから外部へデータＤｏｕｔが出力される。本実施例では、データバッファからから外部へのデータ出力の期間は、メモリアレイからデータバッファへの読み出しの期間より長いものとして説明している。例えば、図２の（５）の期間では、バンクＢＫ０のデータバッファ１３ａから外部へのデータ出力を行っている途中で、バンクＢＫ１のメモリアレイ１０ｂからデータバッファ１３ｂへの読み出しが終了している。

次に図３へ進み、（６）の期間では、バンクＢＫ０のデータバッファ１３ａから外部へのデータ読み出しが終了した後、入出力端子Ｉ／Ｏから、バンクＢＫ２の読み出しアドレスＢ２を入力して次の読み出し開始コマンドＲＭを入力する。すると、バンクＢＫ２について、メモリアレイ１０ｃからデータバッファ１３ｃへの読み出し動作が開始される。

（７）の期間では、前記（２）の期間と同様に、短期間だけ、レディ／ビジィ信号Ｒ／Ｂがビジィとなる。チップ内部の状態レジスタ設定等の処理が終了した後、直ちにレディ／ビジィ信号Ｒ／Ｂがレディとなり、次のコマンドを受け付け可能となる。

（８）の期間では、レディ／ビジィ信号Ｒ／Ｂがレディになったのを受けて、入出力端子Ｉ／Ｏから、バンクＢＫ１の読み出しアドレスＢ１を入力してバッファ読み出しコマンドＲＢを入力すると、Ｙゲーティング／Ｙデコーダ１４ｂ、マルチプレクサ２３および入出力端子Ｉ／Ｏを介して、バンクＢＫ１のデータバッファ１３ｂから外部へデータＤｏｕｔが出力される。

（９）の期間では、バンクＢＫ１のデータバッファ１３ｂから外部へのデータ読み出しが終了した後、入出力端子Ｉ／Ｏから、バンクＢＫ３の読み出しアドレスＢ３を入力して次の読み出し開始コマンドＲＭを入力する。すると、バンクＢＫ３について、メモリアレイ１０ｄからデータバッファ１３ｄへの読み出し動作が開始される。

（１０）の期間では、前記（２）、（７）の期間と同様に、短期間だけ、レディ／ビジィ信号Ｒ／Ｂがビジィとなる。チップ内部の状態レジスタ設定等の処理が終了した後、直ちにレディ／ビジィ信号Ｒ／Ｂがレディとなり、次のコマンドを受け付け可能となる。

（１１）の期間では、レディ／ビジィ信号Ｒ／Ｂがレディになったのを受けて、入出力端子Ｉ／Ｏから、バンクＢＫ２の読み出しアドレスＢ２を入力してバッファ読み出しコマンドＲＢを入力すると、Ｙゲーティング／Ｙデコーダ１４ｃ、マルチプレクサ２３および入出力端子Ｉ／Ｏを介して、バンクＢＫ２のデータバッファ１３ｃから外部へデータＤｏｕｔが出力される。

次に図４へ進み、（１２）の期間では、バンクＢＫ２のデータバッファ１３ｃから外部へのデータ読み出しが終了した後、入出力端子Ｉ／Ｏから、バンクＢＫ０の読み出しアドレスＢ０を入力して次の読み出し開始コマンドＲＭを入力する。すると、バンクＢＫ０について、メモリアレイ１０ａからデータバッファ１３ａへの読み出し動作が開始される。

（１３）の期間では、前記（２）、（７）、（１０）の期間と同様に、短期間だけ、レディ／ビジィ信号Ｒ／Ｂがビジィとなる。チップ内部の状態レジスタ設定等の処理が終了した後、直ちにレディ／ビジィ信号Ｒ／Ｂがレディとなり、次のコマンドを受け付け可能となる。

（１４）の期間では、レディ／ビジィ信号Ｒ／Ｂがレディになったのを受けて、入出力端子Ｉ／Ｏから、バンクＢＫ３の読み出しアドレスＢ３を入力してバッファ読み出しコマンドＲＢを入力すると、Ｙゲーティング／Ｙデコーダ１４ｄ、マルチプレクサ２３および入出力端子Ｉ／Ｏを介して、バンクＢＫ３のデータバッファ１３ｄから外部へデータＤｏｕｔが出力される。

（１５）の期間では、バンクＢＫ３のデータバッファ１３ｄから外部へのデータ読み出しが終了した後、入出力端子Ｉ／Ｏから、バンクＢＫ１の読み出しアドレスＢ１を入力して次の読み出し開始コマンドＲＭを入力する。すると、バンクＢＫ１について、メモリアレイ１０ｂからデータバッファ１３ｂへの読み出し動作が開始される。

（１６）の期間では、前記（２）、（７）、（１０）、（１３）の期間と同様に、短期間だけ、レディ／ビジィ信号Ｒ／Ｂがビジィとなる。チップ内部の状態レジスタ設定等の処理が終了した後、直ちにレディ／ビジィ信号Ｒ／Ｂがレディとなり、次のコマンドを受け付け可能となる。

（１７）の期間では、レディ／ビジィ信号Ｒ／Ｂがレディになったのを受けて、入出力端子Ｉ／Ｏから、バンクＢＫ０の読み出しアドレスＢ０を入力してバッファ読み出しコマンドＲＢを入力すると、Ｙゲーティング／Ｙデコーダ１４ａ、マルチプレクサ２３および入出力端子Ｉ／Ｏを介して、バンクＢＫ０のデータバッファ１３ａから外部へデータＤｏｕｔが出力される。

以下、同様にして、バンクＢＫ０，ＢＫ１，ＢＫ２，ＢＫ３を切り替えながら、メモリアレイ１０ａ，１０ｂ，１０ｃ，１０ｄからデータバッファ１３ａ，１３ｂ，１３ｃ，１３ｄへの読み出し中に、すでに読み出しが完了した他のバンクのデータバッファから外部への出力と次のアドレス／コマンドの入力を行う。

図には示していないが、本実施の形態では、レディ／ビジィ信号Ｒ／Ｂがハイレベルのとき、すなわちレディＲのときは、前のコマンドによる内部動作が終了して、コマンドバッファに空きがあり、次のコマンドを受け付けられる状態であることを意味しているため、例えば、（５）の期間の途中でバンクＢＫ１のメモリアレイ１０ｂからデータバッファ１３ｂへの読み出しが終了しなかった場合も、Ｒ／Ｂはレディであるので、図３（６）のバンクＢＫ２に対する読み出しアドレスの入力と読み出し開始コマンドＲＭの入力が可能である。この場合、バンクＢＫ１のメモリアレイ１０ｂからデータバッファ１３ｂへの読み出しが終了した後、バンクＢＫ２についてメモリアレイ１０ｃからデータバッファ１３ｃへの読み出しを自動的に開始する。また、この場合のレディ／ビジィ信号Ｒ/Ｂの振る舞いは、バンクＢＫ１のメモリアレイ１０ｂからデータバッファ１３ｂへの読み出しが終了し、コマンドキャッシュに空きができた時点でレディになる。

次に図５により、１ページキャッシ読み出しの終わり方を説明する。データ読み出しの最後は、メモリ読み出しのコマンドを入力しないため、前に入力したコマンドが終了したタイミングがレディ／ビジィ信号Ｒ／Ｂで判別することができない。そこで、図５に示すように、終了コマンドＥＮＤを用意し、この終了コマンドＥＮＤにより、内部の動作状態をレディ／ビジィ信号Ｒ／Ｂに出力する（図５のＡの部分）。

例えば、前記図３の（１１）の期間で、バンクＢＫ２の読み出しアドレスＢ２を入力してバッファ読み出しコマンドＲＢを入力し、バンクＢＫ２のデータバッファ１３ｃから外部へのデータＤｏｕｔの出力が早く終了した場合、続いて終了コマンドＥＮＤを入力することにより、バンクＢＫ３についてメモリアレイ１０ｄからデータバッファ１３ｄへの読み出しが終了したか否かが分かる。すなわち、入出力端子Ｉ／Ｏから終了コマンドＥＮＤを入力すると、内部動作が完了していない場合は、レディ／ビジィ信号Ｒ／Ｂがビジィとなり（図５のＡの部分）、内部動作が完了した時点でレディとなる。レディ／ビジィ信号Ｒ／Ｂがレディになることにより、バンクＢＫ３についてデータバッファ１３ｄから外部へのデータＤｏｕｔの出力が可能となる。

したがって、本実施の形態の半導体記憶装置によれば、複数ページに跨るような大容量データの読み出しにおいて、外部に見えるメモリアレイからデータバッファへの読み出し時間は、最初の読み出しコマンドに対する処理だけであり、２回目以降は外部に見えないため、スループットが改善できる。

次に、図６〜図９により、本実施の形態の半導体記憶装置において、コマンドバッファ１段の場合における２ページキャッシュ読み出しの動作を説明する。図６〜図９は、４バンク構成で２ページ分のアドレスと読み出しコマンドをキャッシュする場合のタイミングチャートを示す。前記実施の形態による読み出し動作が同時に動作するバンクが１バンクであるのに対し、本実施の形態による読み出し動作は同時に動作するバンクを２バンクとしたものである。なお、図６〜図９は、図６から図７へ、図７から図８へ、図８から図９へと時系列的に連続した動作を示すタイミング図である。

まず、図６の（１）において、レディ／ビジィ信号Ｒ／Ｂがレディであり、コマンド入力可能であるので、入出力端子Ｉ／Ｏから、バンクＢＫ０の読み出しアドレスＢ０とバンクＢＫ１の読み出しアドレスＢ１を入力して読み出し開始コマンドＲＭを入力する。すると、バンクＢＫ０，ＢＫ１において、メモリアレイ１０ａ，１０ｂからデータバッファ１３ａ，１３ｂへの読み出し動作が開始される。

（３）の期間では、レディ／ビジィ信号Ｒ／Ｂがレディであり、コマンド入力可能であるので、入出力端子Ｉ／Ｏから、バンクＢＫ２の読み出しアドレスＢ２とバンクＢＫ３の読み出しアドレスＢ３とを入力して次の読み出し開始コマンドＲＭを入力する。この時、バンクＢＫ０，ＢＫ１について、メモリアレイ１０ａ，１０ｂからデータバッファ１３ａ，１３ｂへの前のコマンドによる読み出し動作が実行中である。

（４）の期間では、（３）においてバンクＢＫ２，ＢＫ３についての読み出し開始コマンドを入力してコマンドバッファがそのコマンドをキャッシュして（取り込んで）いるため、次のコマンドをキャッシュする（取り込む）ことができない。本実施の形態では、コマンドバッファは１段であるため、コマンドのキャッシュは１つまでである。そのため、先に入力したバンクＢＫ０，ＢＫ１についてのメモリアレイ１０ａ，１０ｂからデータバッファ１３ａ，１３ｂへの読み出しが終了するまで、レディ／ビジィ信号Ｒ／Ｂはビジィである。

（５）の期間では、バンクＢＫ０，ＢＫ１についてのメモリアレイ１０ａ，１０ｂからデータバッファ１３ａ，１３ｂへの読み出しが終了したので、コマンドバッファにキャッシュされているバンクＢＫ２，ＢＫ３の読み出しコマンドが自動的に開始されメモリアレイ１０ｃ，１０ｄからデータバッファ１３ｃ，１３ｄへの読み出しが行われる。また、バンクＢＫ２，ＢＫ３の読み出しと同時に、コマンドバッファが空くため、レディ／ビジィ信号Ｒ／Ｂがレディになる。レディ／ビジィ信号Ｒ／Ｂがレディになったのを受けて、入出力端子Ｉ／Ｏから、バンクＢＫ０の読み出しアドレスＢ０を入力してバッファ読み出しコマンドＲＢを入力すると、Ｙゲーティング／Ｙデコーダ１４ａ、マルチプレクサ２３および入出力端子Ｉ／Ｏを介して、バンクＢＫ０のデータバッファ１３ａから外部へデータＤｏｕｔが出力される。

次に図７へ進み、（６）の期間では、入出力端子Ｉ／Ｏから、バンクＢＫ１の読み出しアドレスＢ１を入力してバッファ読み出しコマンドＲＢを入力すると、Ｙゲーティング／Ｙデコーダ１４ｂ、マルチプレクサ２３および入出力端子Ｉ／Ｏを介して、バンクＢＫ１のデータバッファ１３ｂから外部へデータＤｏｕｔが出力される。

（７）の期間では、バンクＢＫ１のデータバッファ１３ｂから外部へのデータ読み出しが終了した後、入出力端子Ｉ／Ｏから、バンクＢＫ０の読み出しアドレスＢ０とバンクＢＫ１の読み出しアドレスＢ１を入力して次の読み出し開始コマンドＲＭを入力する。すると、バンクＢＫ０，ＢＫ１について、メモリアレイ１０ａ，１０ｂからデータバッファ１３ａ，１３ｂへの読み出し動作が開始される。

この（７）の期間ではバンクＢＫ０とＢＫ１の両方についての読み出しコマンドを入力しているが、バンクＢＫ０の読み出しアドレスＢ０についての読み出しコマンドを入力するのであっても良い。

（８）の期間では、前記（２）の期間と同様に、短期間だけ、レディ／ビジィ信号Ｒ／Ｂがビジィとなる。チップ内部の状態レジスタ設定等の処理が終了した後、直ちにレディ／ビジィ信号Ｒ／Ｂがレディとなり、次のコマンドを受け付け可能となる。

（９）の期間では、レディ／ビジィ信号Ｒ／Ｂがレディになったのを受けて、入出力端子Ｉ／Ｏから、バンクＢＫ２の読み出しアドレスＢ２を入力してバッファ読み出しコマンドＲＢを入力すると、Ｙゲーティング／Ｙデコーダ１４ｃ、マルチプレクサ２３および入出力端子Ｉ／Ｏを介して、バンクＢＫ２のデータバッファ１３ｃから外部へデータＤｏｕｔが出力される。

次に図８へ進み、（１０）の期間では、バンクＢＫ２のデータバッファ１３ｃから外部へのデータ読み出しが終了した後、入出力端子Ｉ／Ｏから、バンクＢＫ３の読み出しアドレスＢ３を入力してバッファ読み出しコマンドＲＢを入力すると、Ｙゲーティング／Ｙデコーダ１４ｄ、マルチプレクサ２３および入出力端子Ｉ／Ｏを介して、バンクＢＫ３のデータバッファ１３ｄから外部へデータＤｏｕｔが出力される。

（１１）の期間では、バンクＢＫ３のデータバッファ１３ｄから外部へのデータ読み出しが終了した後、入出力端子Ｉ／Ｏから、バンクＢＫ２の読み出しアドレスＢ２とバンクＢＫ３の読み出しアドレスＢ３を入力して次の読み出し開始コマンドＲＭを入力する。すると、バンクＢＫ２，ＢＫ３について、メモリアレイ１０ｃ，１０ｄからデータバッファ１３ｃ，１３ｄへの読み出し動作が開始される。

（１２）の期間では、前記（２）、（８）の期間と同様に、短期間だけ、レディ／ビジィ信号Ｒ／Ｂがビジィとなる。チップ内部の状態レジスタ設定等の処理が終了した後、直ちにレディ／ビジィ信号Ｒ／Ｂがレディとなり、次のコマンドを受け付け可能となる。

（１３）の期間では、レディ／ビジィ信号Ｒ／Ｂがレディになったのを受けて、入出力端子Ｉ／Ｏから、バンクＢＫ０の読み出しアドレスＢ０を入力してバッファ読み出しコマンドＲＢを入力すると、Ｙゲーティング／Ｙデコーダ１４ａ、マルチプレクサ２３および入出力端子Ｉ／Ｏを介して、バンクＢＫ０のデータバッファ１３ａから外部へデータＤｏｕｔが出力される。

次に図９へ進み、（１４）の期間では、バンクＢＫ０のデータバッファ１３ａから外部へのデータ読み出しが終了した後、入出力端子Ｉ／Ｏから、バンクＢＫ１の読み出しアドレスＢ１を入力してバッファ読み出しコマンドＲＢを入力すると、Ｙゲーティング／Ｙデコーダ１４ｂ、マルチプレクサ２３および入出力端子Ｉ／Ｏを介して、バンクＢＫ１のデータバッファ１３ｂから外部へデータＤｏｕｔが出力される。

以下、同様にして、バンクＢＫ０，ＢＫ１，ＢＫ２，ＢＫ３を切り替えながら、メモリアレイ１０ａ，１０ｂ，１０ｃ，１０ｄからデータバッファ１３ａ，１３ｂ，１３ｃ，１３ｄへの２バンクずつの読み出し中に、すでに読み出しが完了した他のバンクのデータバッファから外部への出力と次のアドレス／コマンドの入力を行う。

図には示していないが、本実施の形態では、レディ／ビジィ信号Ｒ／Ｂがハイレベルのとき、すなわちレディＲのときは、前のコマンドによる内部動作が終了して、コマンドバッファに空きがあり、次のコマンドを受け付けられる状態であることを意味しているため、例えば、（５）及び（６）の期間の途中でバンクＢＫ２，ＢＫ３のメモリアレイ１０ｃ，１０ｄからデータバッファ１３ｃ，１３ｄへの読み出しが終了しなかった場合も、Ｒ／Ｂはレディであるので、図７（７）のバンクＢＫ０，ＢＫ１に対する読み出しアドレスの入力と読み出し開始コマンドＲＭの入力が可能である。この場合、バンクＢＫ２，ＢＫ３のメモリアレイ１０ｃ，１０ｄからデータバッファ１３ｃ，１３ｄへの読み出しが終了した後、バンクＢＫ０，ＢＫ１についてメモリアレイ１０ａ，１０ｂからデータバッファ１３ａ，１３ｂへの読み出しを自動的に開始する。また、この場合のレディ／ビジィ信号Ｒ／Ｂの振る舞いは、バンクＢＫ２，ＢＫ３のメモリアレイ１０ｃ，１０ｄからデータバッファ１３ｃ，１３ｄへの読み出しが終了し、コマンドキャッシュに空きができた時点でレディになる。

次に図１０により、２ページキャッシ読み出しの終わり方を説明する。データ読み出しの最後は、メモリ読み出しのコマンドを入力しないため、前に入力したコマンドが終了したタイミングがレディ／ビジィ信号Ｒ／Ｂで判別することができない。そこで、図１０に示すように、終了コマンドＥＮＤを用意し、この終了コマンドＥＮＤにより、内部の動作状態をレディ／ビジィ信号Ｒ／Ｂに出力する（図１０のＡの部分）。

例えば、前記図９の（１４）の期間で、バンクＢＫ１の読み出しアドレスＢ１を入力してバッファ読み出しコマンドＲＢを入力し、バンクＢＫ１のデータバッファ１３ｂから外部へのデータＤｏｕｔの出力が早く終了した場合、続いて終了コマンドＥＮＤを入力することにより、バンクＢＫ２，ＢＫ３についてメモリアレイ１０ｃ，１０ｄからデータバッファ１３ｃ，１３ｄへの読み出しが終了したか否かが分かる。すなわち、入出力端子Ｉ／Ｏから終了コマンドＥＮＤを入力すると、内部動作が完了していない場合は、レディ／ビジィ信号Ｒ／Ｂがビジィとなり（図１０のＡの部分）、内部動作が完了した時点でレディとなる。レディ／ビジィ信号Ｒ／Ｂがレディになることにより、バンクＢＫ２，ＢＫ３についてデータバッファ１３ｃ，１３ｄから外部へのデータＤｏｕｔの出力が可能となる。

したがって、本実施の形態の２ページキャッシュ読み出しによれば、前記実施の形態の１ページキャッシュ読み出しと同様に、外部に見えるメモリアレイからデータバッファへの読み出し時間は、最初の読み出しコマンドに対する処理だけであり、２回目以降は外部に見えないため、スループットが改善できる。

また、前記実施の形態の１ページキャッシュ読み出しにおいて、データバッファから外部へのデータ出力の時間内に、メモリアレイからデータバッファへの読み出しが終わらないような場合には、メモリアレイからデータバッファへの読み出しが終了するまで待ち時間が生じ、スループットが低下する。このような場合、本実施の形態による２ページキャッシュ読み出しを用いることで、１ページキャッシュに対し、メモリアレイからデータバッファへの読み出し時間が実効的に１／２になるため、スループットがさらに改善できる。

次に、図１１〜図１２により、本実施の形態の半導体記憶装置において、コマンドバッファ２段の場合における１ページキャッシュ読み出しの動作を説明する。図１１〜図１２は、図１１から図１２へと時系列的に連続した動作を示すタイミング図である。

まず、図１１の（１）において、レディ／ビジィ信号Ｒ／Ｂがレディであり、コマンド入力可能であるので、入出力端子Ｉ／Ｏから、バンクＢＫ０の読み出しアドレスＢ０を入力して読み出し開始コマンドＲＭを入力する。すると、バンクＢＫ０において、メモリアレイ１０ａからデータバッファ１３ａへの読み出し動作が開始される。

（３）の期間では、レディ／ビジィ信号Ｒ／Ｂがレディであり、コマンド入力可能であるので、入出力端子Ｉ／Ｏから、バンクＢＫ１の読み出しアドレスＢ１を入力して次の読み出し開始コマンドＲＭを入力する。この時、バンクＢＫ０について、メモリアレイ１０ａからデータバッファ１３ａへの前のコマンドによる読み出し動作が実行中である。

（４）の期間では、前記（２）の期間と同様に、短期間だけ、レディ／ビジィ信号Ｒ／Ｂがビジィとなる。

（５）の期間では、レディ／ビジィ信号Ｒ／Ｂがレディであり、コマンド入力可能であるので、入出力端子Ｉ／Ｏから、バンクＢＫ２の読み出しアドレスＢ２を入力して次の読み出し開始コマンドＲＭを入力する。この時、バンクＢＫ０について、メモリアレイ１０ａからデータバッファ１３ａへの前のコマンドによる読み出し動作が実行中である。

（６）の期間では、（５）においてバンクＢＫ２についての読み出し開始コマンドを入力してコマンドバッファがそのコマンドをキャッシュして（取り込んで）いるため、次のコマンドをキャッシュする（取り込む）ことができない。本実施の形態では、コマンドバッファは２段であるため、コマンドのキャッシュは２つまでである。そのため、先に入力したバンクＢＫ０についてのメモリアレイ１０ａからデータバッファ１３ａへの読み出しが終了するまで、レディ／ビジィ信号Ｒ／Ｂはビジィである。

（７）の期間では、バンクＢＫ０についてのメモリアレイ１０ａからデータバッファ１３ａへの読み出しが終了したので、コマンドバッファにキャッシュされているバンクＢＫ１の読み出しコマンドが自動的に開始されメモリアレイ１０ｂからデータバッファ１３ｂへの読み出しが行われる。また、バンクＢＫ１の読み出しと同時に、コマンドバッファが空くため、レディ／ビジィ信号Ｒ／Ｂがレディになる。すなわち、キャッシュ動作では、レディ／ビジィ信号Ｒ／Ｂがレディになるということは、前に入力した読み出しコマンドが終了したことを意味する。レディ／ビジィ信号Ｒ／Ｂがレディになったのを受けて、入出力端子Ｉ／Ｏから、バンクＢＫ０の読み出しアドレスＢ０を入力してバッファ読み出しコマンドＲＢを入力すると、Ｙゲーティング／Ｙデコーダ１４ａ、マルチプレクサ２３および入出力端子Ｉ／Ｏを介して、バンクＢＫ０のデータバッファ１３ａから外部へデータＤｏｕｔが出力される。図１１の（７）の期間では、バンクＢＫ０のデータバッファ１３ａから外部へのデータ出力を行っている途中で、バンクＢＫ１のメモリアレイ１０ｂからデータバッファ１３ｂへの読み出しが終了している。バンクＢＫ１のメモリアレイ１０ｂからデータバッファ１３ｂへの読み出しが終了すると、コマンドバッファにキャッシュされているバンクＢＫ２の読み出しコマンドが自動的に開始されメモリアレイ１０ｃからデータバッファ１３ｃへの読み出しが行われる。

次に図１２へ進み、（８）の期間では、バンクＢＫ０のデータバッファ１３ａから外部へのデータ読み出しが終了した後、入出力端子Ｉ／Ｏから、バンクＢＫ３の読み出しアドレスＢ３を入力して次の読み出し開始コマンドＲＭを入力する。

（９）の期間では、前記（２）、（４）の期間と同様に、短期間だけ、レディ／ビジィ信号Ｒ／Ｂがビジィとなる。

（１０）の期間では、レディ／ビジィ信号Ｒ／Ｂがレディになったのを受けて、入出力端子Ｉ／Ｏから、バンクＢＫ１の読み出しアドレスＢ１を入力してバッファ読み出しコマンドＲＢを入力すると、Ｙゲーティング／Ｙデコーダ１４ｂ、マルチプレクサ２３および入出力端子Ｉ／Ｏを介して、バンクＢＫ１のデータバッファ１３ｂから外部へデータＤｏｕｔが出力される。バンクＢＫ２のメモリアレイ１０ｃからデータバッファ１３ｃへの読み出しが終了すると、コマンドバッファにキャッシュされているバンクＢＫ３の読み出しコマンドが自動的に開始されメモリアレイ１０ｄからデータバッファ１３ｄへの読み出しが行われる。

（１１）の期間では、バンクＢＫ１のデータバッファ１３ｂから外部へのデータ読み出しが終了した後、入出力端子Ｉ／Ｏから、バンクＢＫ０の読み出しアドレスＢ０を入力して次の読み出し開始コマンドＲＭを入力する。

（１２）の期間では、前記（２）、（４）、（９）の期間と同様に、短期間だけ、レディ／ビジィ信号Ｒ／Ｂがビジィとなる。

（１３）の期間では、レディ／ビジィ信号Ｒ／Ｂがレディになったのを受けて、入出力端子Ｉ／Ｏから、バンクＢＫ２の読み出しアドレスＢ２を入力してバッファ読み出しコマンドＲＢを入力すると、Ｙゲーティング／Ｙデコーダ１４ｃ、マルチプレクサ２３および入出力端子Ｉ／Ｏを介して、バンクＢＫ２のデータバッファ１３ｃから外部へデータＤｏｕｔが出力される。バンクＢＫ３のメモリアレイ１０ｄからデータバッファ１３ｄへの読み出しが終了すると、コマンドバッファにキャッシュされているバンクＢＫ０の読み出しコマンドが自動的に開始されメモリアレイ１０ａからデータバッファ１３ａへの読み出しが行われる。

したがって、本実施の形態によれば、２段のコマンドバッファを用いることにより、さらにスループットが改善できる。

次に、図１３〜図１４により、本実施の形態の半導体記憶装置において、コマンドバッファ２段の場合における２ページキャッシュ読み出しの動作を説明する。図１３〜図１４は、４バンク構成で２ページ分のアドレスと読み出しコマンドをキャッシュする場合のタイミングチャートを示す。図１１および図１２に示した前記実施の形態による読み出し動作が同時に動作するバンクが１バンクであるのに対し、本実施の形態による読み出し動作は同時に動作するバンクを２バンクとしたものである。なお、図１３〜図１４は、図１３から図１４へと時系列的に連続した動作を示すタイミング図である。

まず、図１３の（１）の期間において、レディ／ビジィ信号Ｒ／Ｂがレディであり、コマンド入力可能であるので、入出力端子Ｉ／Ｏから、バンクＢＫ０の読み出しアドレスＢ０とバンクＢＫ１の読み出しアドレスＢ１を入力して読み出し開始コマンドＲＭを入力する。すると、バンクＢＫ０，ＢＫ１において、メモリアレイ１０ａ，１０ｂからデータバッファ１３ａ，１３ｂへの読み出し動作が開始される。

（２）の期間では、チップ内部の状態レジスタ設定等の処理を行うため、言い換えるならばコマンドバッファに格納されたコマンドをコマンドデコーダが読み出し、コマンドバッファに空きが生じるまでの短期間だけ、レディ／ビジィ信号Ｒ／Ｂがビジィとなる。

（５）の期間では、コマンドバッファが２段であるためレディ／ビジィ信号Ｒ／Ｂがレディであり、コマンド入力可能であるので、入出力端子Ｉ／Ｏから、バンクＢＫ０の読み出しアドレスＢ０とバンクＢＫ１の読み出しアドレスＢ１とを入力して次の読み出し開始コマンドＲＭを入力する。バンクＢＫ０，ＢＫ１についてのメモリアレイ１０ａ，１０ｂからデータバッファ１３ａ，１３ｂへの読み出しが終了すると、コマンドバッファにキャッシュされているバンクＢＫ２，ＢＫ３の読み出しコマンドが自動的に開始されメモリアレイ１０ｃ，１０ｄからデータバッファ１３ｃ，１３ｄへの読み出しが行われる。

（６）の期間では、前記（２）、（４）の期間と同様に、短期間だけ、レディ／ビジィ信号Ｒ／Ｂがビジィとなる。この時、コマンドバッファに空きがあるため、チップ内部の状態レジスタ設定等の処理が終了した後、直ちにレディ／ビジィ信号Ｒ／Ｂがレディとなり、次のコマンドを受け付け可能となる。

（５）および（６）の期間において、バンクＢＫ０，ＢＫ１についてのメモリアレイ１０ａ，１０ｂからデータバッファ１３ａ，１３ｂへの読み出しに時間がかかった場合は、図１５に示すように、レディ／ビジィ信号Ｒ／Ｂがビジィとなる時間が長くなる。

（７）の期間では、レディ／ビジィ信号Ｒ／Ｂがレディになったのを受けて、入出力端子Ｉ／Ｏから、バンクＢＫ０の読み出しアドレスＢ０を入力してバッファ読み出しコマンドＲＢを入力すると、Ｙゲーティング／Ｙデコーダ１４ａ、マルチプレクサ２３および入出力端子Ｉ／Ｏを介して、バンクＢＫ０のデータバッファ１３ａから外部へデータＤｏｕｔが出力される。図１３の（７）の期間では、バンクＢＫ０のデータバッファ１３ａから外部へのデータ出力を行っている途中で、バンクＢＫ２，ＢＫ３のメモリアレイ１０ｃ，１０ｄからデータバッファ１３ｄ，１３ｄへの読み出しが終了している。

次に図１４へ進み、（８）の期間では、入出力端子Ｉ／Ｏから、バンクＢＫ１の読み出しアドレスＢ１を入力してバッファ読み出しコマンドＲＢを入力すると、Ｙゲーティング／Ｙデコーダ１４ｂ、マルチプレクサ２３および入出力端子Ｉ／Ｏを介して、バンクＢＫ１のデータバッファ１３ｂから外部へデータＤｏｕｔが出力される。

（９）の期間では、バンクＢＫ１のデータバッファ１３ｂから外部へのデータ読み出しが終了した後、入出力端子Ｉ／Ｏから、バンクＢＫ２の読み出しアドレスＢ２とバンクＢＫ３の読み出しアドレスＢ３を入力して次の読み出し開始コマンドＲＭを入力する。すると、バンクＢＫ０，ＢＫ１について、メモリアレイ１０ａ，１０ｂからデータバッファ１３ａ，１３ｂへの読み出し動作が開始される。

なお、（８）および（９）の期間において、バンクＢＫ０，ＢＫ１のデータバッファ１３ａ，１３ｂから外部へのデータＤｏｕｔの出力が完了するまでは、次のバンクＢＫ０，ＢＫ１についてのメモリアレイ１０ａ，１０ｂからデータバッファ１３ａ，１３ｂへの読み出し動作は開始しない。図１４では、バンクＢＫ２，ＢＫ３についての読み出し開始コマンドＲＭにより、バンクＢＫ０，ＢＫ１についてデータバッファ１３ａ，１３ｂから外部へのデータＤｏｕｔの出力が完了したと認識し、次のバンクＢＫ０，ＢＫ１についてのメモリアレイ１０ａ，１０ｂからデータバッファ１３ａ，１３ｂへの読み出し動作を開始する。

（１０）の期間では、前記（２）、（４）、（６）の期間と同様に、短期間だけ、レディ／ビジィ信号Ｒ／Ｂがビジィとなる。

また、レディ／ビジィ信号Ｒ／Ｂの出力しているステータスが前述の３つのステータスのうちいずれであるかについて判別するためには、図１に図示しないステータスレジスタをコントローラ１８に有し、ステータスレジスタにレディ／ビジィ信号Ｒ／Ｂのステータスを示す情報を格納し、ステータスリードコマンドによりステータスレジスタの内容を読み出すことで可能となる。

さらにまた、図５等で説明をした終了コマンドＥＮＤについては、コマンドバッファに終了コマンドＥＮＤを格納し入力されたコマンドの順にコマンド処理が実行されるとすると、最後に処理を行っている読み出し処理（図５の期間（Ａ））の終了までの期間のみ外部に出力をすることができる。

しかし、終了コマンドＥＮＤについては入力されたコマンドの順にコマンド処理を実行するのではなく、終了コマンドＥＮＤが入力された場合は直ちに、他の処理の実行を開始していないコマンドがあったとしてもそれらに優先して終了コマンドＥＮＤの処理を実行するようにしても良い。具体的に説明すると、コマンドバッファが複数段ある場合に図２乃至図５の制御を行おうとした場合に、図２の（４）の期間の終了が不明となる。このような場合であってもバンクＢＫ１のアドレスＢ１を指定した読み出しコマンドの入力（図２の期間（３））の後に終了コマンドＥＮＤを入力しておくことで、（４）の期間の終了を知ることが可能となる。

本実施の形態による２ページキャッシュ読み出しを用いることで、１ページキャッシュに対し、メモリアレイからデータバッファへの読み出し時間が実効的に１／２になるため、スループットがさらに改善できる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態においては、メモリの読み出し動作について説明したが、これに限定されるものではなく、メモリの書き込み動作についても適用可能であり、メモリの読み出しと書き込みを多重化して行うこともできる。すなわち、任意のバンクを指定した読み出しコマンドが外部から入力され、そのバンクのメモリアレイからデータバッファへ読み出しを行っている間に、他のバンクを指定した書き込みコマンドを外部から入力してデータバッファに書き込みを行うことも可能である。

また、前記実施の形態においては、フラッシュメモリ等の不揮発性メモリについて説明したが、これに限定されるものではなく、ＤＲＡＭ、ＳＲＡＭ等の他のメモリについても適用可能である。

本願において開示される発明は、半導体記憶装置について適用可能である。

本発明の一実施の形態による半導体記憶装置の構成を示すブロック図である。本発明の一実施の形態による半導体記憶装置において、コマンドバッファ１段の場合における１ページキャッシュ読み出しの動作を示すタイミングチャートである。本発明の一実施の形態による半導体記憶装置において、コマンドバッファ１段の場合における１ページキャッシュ読み出しの動作を示すタイミングチャートである。本発明の一実施の形態による半導体記憶装置において、コマンドバッファ１段の場合における１ページキャッシュ読み出しの動作を示すタイミングチャートである。本発明の一実施の形態による半導体記憶装置において、１ページキャッシュ読み出し終了の動作を示すタイミングチャートである。本発明の一実施の形態による半導体記憶装置において、コマンドバッファ１段の場合における２ページキャッシュ読み出しの動作を示すタイミングチャートである。本発明の一実施の形態による半導体記憶装置において、コマンドバッファ１段の場合における２ページキャッシュ読み出しの動作を示すタイミングチャートである。本発明の一実施の形態による半導体記憶装置において、コマンドバッファ１段の場合における２ページキャッシュ読み出しの動作を示すタイミングチャートである。本発明の一実施の形態による半導体記憶装置において、コマンドバッファ１段の場合における２ページキャッシュ読み出しの動作を示すタイミングチャートである。本発明の一実施の形態による半導体記憶装置において、２ページキャッシュ読み出し終了の動作を示すタイミングチャートである。本発明の一実施の形態による半導体記憶装置において、コマンドバッファ２段の場合における１ページキャッシュ読み出しの動作を示すタイミングチャートである。本発明の一実施の形態による半導体記憶装置において、コマンドバッファ２段の場合における１ページキャッシュ読み出しの動作を示すタイミングチャートである。本発明の一実施の形態による半導体記憶装置において、コマンドバッファ２段の場合における２ページキャッシュ読み出しの動作を示すタイミングチャートである。本発明の一実施の形態による半導体記憶装置において、コマンドバッファ２段の場合における２ページキャッシュ読み出しの動作を示すタイミングチャートである。本発明の一実施の形態による半導体記憶装置において、コマンドバッファ２段の場合における２ページキャッシュ読み出しの動作を示すタイミングチャートである。

符号の説明

１０ａ，１０ｂ，１０ｃ，１０ｄメモリアレイ
１１ａ，１１ｂ，１１ｃ，１１ｄＸデコーダ
１２ａ，１２ｂ，１２ｃ，１２ｄセンスアンプ
１３ａ，１３ｂ，１３ｃ，１３ｄデータバッファ
１４ａ，１４ｂ，１４ｃ，１４ｄＹゲーティング／Ｙデコーダ
１５ＭＰＵ
１６ＲＯＭ
１７コマンドデコーダ
１８コントローラ
１９バンク／Ｘ・セレクタ
２０ページアドレスバッファ
２１カラムアドレスカウンタ
２２コントロールシグナルバッファ
２３マルチプレクサ
２４電源
ＢＫ０，ＢＫ１，ＢＫ２，ＢＫ３バンク

Claims

電気的に消去および書き込み可能な複数の不揮発性メモリセルを備えそれぞれ独立にメモリ動作可能な複数のバンクを有する半導体記憶装置であって、
第１のバンクを指定した読み出しコマンドが外部から入力され、前記第１のバンクにおいて前記メモリセルからの読み出し動作を行っている間に、第２のバンクを指定した前記読み出しコマンドを外部から入力可能とする手段を有することを特徴とする半導体記憶装置。
電気的に消去および書き込み可能な複数の不揮発性メモリセルを備えそれぞれ独立にメモリ動作可能な複数のバンクを有する半導体記憶装置であって、
前記バンクはそれぞれ、前記メモリセルに対して書き込みおよび読み出しを行うため一時的にデータが保存されるバッファを備え、
第１のバンクを指定した読み出しコマンドが外部から入力され、前記第１のバンクにおいて前記メモリセルから前記バッファへの読み出し動作を行っている間に、第２のバンクを指定した前記読み出しコマンドを外部から入力可能とする手段を有することを特徴とする半導体記憶装置。
請求項２記載の半導体記憶装置において、
前記読み出しコマンドは、前記メモリセルから前記バッファへの読み出し動作を実行するための読み出し開始コマンド、または、前記バッファから外部への読み出し動作を実行するためのバッファ読み出しコマンドであることを特徴とする半導体記憶装置。
請求項３記載の半導体記憶装置において、
前記第２のバンクを指定した前記読み出し開始コマンドが外部から入力され、前記第２のバンクにおいて前記メモリセルから前記バッファへの読み出し動作を行っている間に、前記第１のバンクを指定したバッファ読み出しコマンドを外部から入力し、前記第１のバンクにおいて前記バッファから外部への読み出し可能とする手段を有することを特徴とする半導体記憶装置。
電気的に消去および書き込み可能な複数の不揮発性メモリセルを備えそれぞれ独立にメモリ動作可能な複数のバンクを有する半導体記憶装置であって、
前記バンクは、それぞれ前記メモリセルに対して書き込みおよび読み出しを行うため一時的にデータが保存されるバッファを備え、
第１のバンクを指定した読み出しコマンドが外部から入力され、前記第１のバンクにおいて前記メモリセルから前記バッファへの読み出し動作を行っている間に、第２のバンクを指定した書き込みコマンドを外部から入力可能とする手段を有することを特徴とする半導体記憶装置。
複数のメモリセルを備えそれぞれ独立にメモリ動作可能な複数のバンクを有する半導体記憶装置であって、
前記バンクはそれぞれ、前記メモリセルに対して書き込みおよび読み出しを行うため一時的にデータが保存されるバッファを備え、
第１のバンクを指定した読み出しコマンドが外部から入力され、前記第１のバンクにおいて前記メモリセルから前記バッファへの読み出し動作を行っている間に、第２のバンクを指定した前記読み出しコマンドを外部から入力可能とする手段を有することを特徴とする半導体記憶装置。
１つの半導体基板上に制御回路と、入出力端子と、不揮発性記憶部とを有し、
前記不揮発性記憶部は複数のメモリアレイとそれぞれのメモリアレイに対応したデータバッファとを有し、
前記制御回路は前記入出力端子を介して、第１のメモリアレイを指定した読み出し動作指示を入力可能とされ、前記入出力端子を介して第１信号を第１の期間出力した後、前記第１のメモリアレイにおいて対応するデータバッファへデータを読み出している期間中において前記第１のメモリアレイとは異なる第２のメモリアレイを指定した読み出し動作指示を入力可能とされることを特徴とする不揮発性半導体記憶装置。
請求項７記載の不揮発性半導体記憶装置において、
前記制御回路は命令バッファを有し、
前記命令バッファは前記入出力端子を介して入力される動作指示を、前記制御回路において該動作指示に関する動作を開始するまでの期間一時的に格納し、
前記入出力端子を介して前記第１信号を出力する前記第１の期間は、前記命令バッファに該動作指示を一時的に格納している期間であることを特徴とする不揮発性半導体記憶装置。
請求項７又は８記載の不揮発性半導体記憶装置において、
前記制御回路は前記入出力端子を介して状態出力動作指示を入力可能とされ、前記状態出力動作指示の入力に応じて、前記複数のメモリアレイの少なくとも１つのメモリアレイから対応するデータバッファへデータの読み出しを行っている期間、前記入出力端子を介して前記第１信号を出力することを特徴とする不揮発性半導体記憶装置。
請求項７乃至８記載の不揮発性半導体記憶装置において、
前記制御回路は前記第１のメモリアレイにおいて対応するデータバッファへのデータの読み出しが完了した後、前記第２のメモリアレイにおいて対応するデータバッファへのデータの読み出しを開始し、前記第２のメモリアレイにおいてデータの読み出しを行っている期間中において、前記第１のメモリアレイから対応するデータバッファへ読み出した前記データを前記入出力端子を介して出力可能とすることを特徴とする不揮発性半導体記憶装置。
１つの半導体基板上に制御回路と、入出力端子と、不揮発性記憶部とを有し、
前記不揮発性記憶部は複数のメモリアレイとそれぞれのメモリアレイに対応した複数のデータバッファとを有し、
前記制御回路は命令バッファを有し、
前記命令バッファは前記入出力端子を介して読み出し動作指示を含む動作指示を格納可能とされ、
前記読み出し動作指示はアドレス指定部と動作指定部とからなり、前記アドレス指定部は１つ又は複数のメモリアレイを指定したアドレス指定が可能であり、
前記複数のメモリアレイのうち１つ又は複数のメモリアレイのアドレス指定を含むアドレス指定部と動作指定部とからなる第１の読み出し動作指示が入力された後、前記第１の読み出し動作指示のアドレス指定部において指定された前記１又は複数のメモリアレイのそれぞれについて対応するデータバッファへデータを読み出している期間中において、前記複数のメモリアレイのうち１つ又は複数のメモリアレイのアドレス指定を含むアドレス指定部と動作指定部とからなる第２の読み出し動作指示を入力可能とされ、
前記制御回路は、前記命令バッファにおいて前記動作指示を格納可能である場合は前記入出力端子に第１状態を出力し、前記動作指示を格納不可能である場合は前記入出力端子に第２状態を出力することを特徴とする不揮発性半導体記憶装置。
請求項１１記載の不揮発性半導体記憶装置において、
前記命令バッファは前記入出力端子を介して入力された前記動作指示を格納し、格納されている動作指示に応じた動作制御を前記制御回路が開始することに応じて、前記命令バッファにおいて前記入出力端子を介して新たな動作指示を格納可能とすることを特徴とする不揮発性半導体記憶装置。
請求項１１記載の不揮発性半導体記憶装置において、
前記第１の読み出し動作指示のアドレス指定部において指定された前記１つ又は複数のメモリアレイのそれぞれについて対応するデータバッファへデータの読み出しが終了した後、前記第２の読み出し動作指示のアドレス指定部において指定された前記１つ又は複数のメモリアレイを除く１つのメモリアレイを指定して、指定されたメモリアレイに対応するデータバッファに読み出されたデータを前記入出力端子を介して出力可能とすることを特徴とする不揮発性半導体記憶装置。
請求項１１乃至１３記載の不揮発性半導体記憶装置において、
前記動作指示は更に状態出力動作指示を含み、
前記状態出力動作指示は動作指定部からなり、
前記制御回路は前記入出力端子を介して前記命令バッファへ前記状態出力動作指示が入力されたことに応じて、前記入出力端子への前記命令バッファにおいて前記動作指示を格納可能であるか否かを示す状態の出力に替えて、前記複数のメモリアレイのうち少なくとも１つのメモリアレイにおいて、データの書き込み又は読み出しの動作を行っていることを示す第１状態を出力し、又は前記複数のメモリアレイの全てにおいてデータの書き込み又は読み出しの動作を行っていないことを示す第２状態を出力することを特徴とする不揮発性半導体記憶装置。