JP4209708B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電気的に書き込み消去可能なフラッシュメモリ等の半導体記憶装置に関する。
【０００２】
【従来の技術】
単位としてのフラッシュメモリを２チップ以上搭載したＭＣＰ（Ｍｕｌｔｉ‐Ｃｈｉｐ‐Ｐａｃｋａｇｅ）において、一度に複数のチップを並列処理で書き込むことは理論的には可能である。但し、ハードウエア上の制約から、通常は実現不可能である。
【０００３】
例えば、ｎ（個の）チップ搭載のＭＣＰフラッシュメモリにおいてチップへの書き込みを並列で行おうとする場合、（データロードに続く）書き込み完了の確認の処理で、チップのステータスデータのｎ個全部に関して同時にＡＮＤ処理を行なうことができれば、簡易且つ迅速に確認処理が可能となる。しかし、ｎチップ搭載のフラッシュメモリでは通常そのようなＡＮＤ回路を備えていない。結局それは概念上図２に示されるようなＡＮＤ回路となるが、図２の概念を直接実現する回路をメモリ内に設置することは、他の要素との兼ね合いから実効的ではないともいえるからである。
【０００４】
つまり、現状では、ＭＣＰのフラッシュメモリでのチップ書き込みの並列処理は、実質的には１チップずつのシリアル処理を採用していることになる。図４に、ＭＣＰフラッシュメモリでのチップ書き込みの（並列）処理の概要のフローの例を示す。なお、以下において「＃」はアクティブ・ロー（ロー信号のときアクティブ）を示す。
【０００５】
（工程０１）「＃ＣＥ１＝Ｌ／＃ＣＥ２〜＃ＣＥｎ＝Ｈ」とし、書き込みコマンド（４１ｈ：データライト）を発効する。１チップ目につき２５６バイトのデータロードを行なう。
【０００６】
（判断０１）１チップ目の書き込み完了か、が確認される。ここでは、
ＤＱ７＝Ｈ
であればよい。
【０００７】
（工程０２）「＃ＣＥ２＝Ｌ／＃ＣＥ１，＃ＣＥ３〜＃ＣＥｎ＝Ｈ」とし、書き込みコマンド（４１ｈ：データライト）を発効する。２チップ目につき２５６バイトのデータロードを行なう。
【０００８】
（判断０２）２チップ目の書き込み完了か、が確認される。
【０００９】
（以降、３チップ目から（ｎ−１）チップ目まで、繰り返される。）
【００１０】
（工程ｎ）「＃ＣＥｎ＝Ｌ／＃ＣＥ１〜＃ＣＥｎ−１＝Ｈ」とし、書き込みコマンド（４１ｈ：データライト）を発効する。ｎチップ目につき２５６バイトのデータロードを行なう。
【００１１】
（判断ｎ）ｎチップ目の書き込み完了か、が確認される。
【００１２】
以上のシリアルな処理を経て終了する。なお、「＃ＣＥｎ」はｎチップ目のチップイネーブル信号を表し、
＃ＣＥｎ＝Ｌ
にすることでｎ番目のチップがイネーブルになる、というものである。
【００１３】
上記のようなフローの簡易化若しくは短時間化が、現状挙げられる問題点である。
【００１４】
なお、下記特許文献１では、ＥＥＰＲＯＭが夫々イネーブル端子ＣＥとＲｅａｄｙ／Ｂｕｓｙ端子Ｒ／Ｂを有し、各ＥＥＰＲＯＭでの並列的なデータ書き込みを可能とする技術が開示される。ただし、特許文献１ではＲ／ＢのＡＮＤ回路による処理を、チップの外で行なわなければならない。
【００１５】
特許文献２では、複数のフラッシュＥＥＰＲＯＭを並行して動作する半導体ディスク装置に関して開示する。特許文献３では、同一のチップイネーブル信号を複数のフラッシュメモリに同時に供給し、チップイネーブル信号の供給タイミングを早める記憶制御装置を開示する。特許文献４では、大容量のデータを短時間でアクセスすることができる不揮発性のメモリカードに関するもので、各メモリデバイスに書き込みイネーブル信号を供給するためのアドレスデコーダとメモリデバイスごとにレジスタバッファを設ける方法が開示される。
【００１６】
【特許文献１】
特開２００１−１６７５８６
【特許文献２】
特開平７−３０２１７６号
【特許文献３】
特開平１１−３２８０１１号
【特許文献４】
特開平７−３１１７０８号
【００１７】
【発明が解決しようとする課題】
本発明は、ｎチップ搭載のフラッシュメモリの書き込みを並列で行う場合、１チップを書き込むのと同様の書き込みフローにより複数（ｎ）チップを書き込むことを目的とする。
【００１８】
本発明は、上記の目的を達成するために為されたものである。本発明に係る半導体記憶装置は、
複数のメモリセルを有するフラッシュメモリのチップが複数搭載された半導体記憶装置である。その半導体記憶装置において、
その各チップが、
チップ外部から複数回に分けて連続して入力される書き込みデータを保持し、前記メモリセルに前記書き込みデータを書き込む書き込み回路と、
前記書き込みデータの入力回数をカウントし、特定の入力回数をカウントする期間の間、前記書き込み回路に前記書き込みデータのチップ外部からの入力を指示する書き込み指示信号を与えるカウンターとを備え、
前記特定の入力回数をカウントする期間は、チップ毎に異なる期間である。
【００１９】
【発明の実施の形態】
以下、図面を参照しつつ本発明に係る好適な実施の形態を説明する。
【００２０】
実施の形態１．
図１は、本発明に係る実施の形態１のＭＣＰ２の概略構成図である。図１のＭＣＰ２では、ｎ個のチップ４が備わる（但し、説明の便宜上、チップ〔１〕、チップ〔２〕、及びチップ〔ｎ〕に関してのみ、主に示している）。
【００２１】
フラッシュメモリでは、各メモリセルにデータを書き込む動作において、チップ外部から複数回に分けて連続的に書き込みデータが入力される。この複数回の回数をロード回数と呼ぶ。各々のチップ４には、ＡＮＤ回路６、チップ外部から入力される書き込み動作を制御する書き込み信号「／ＷＥ（＃ＷＥ）」の変化に応じてロード回数をカウントするカウンタ８、及び、外部からの書き込みデータ等を保持しメモリセルにデータを書き込む書き込み回路１０が備わる。夫々の書き込み回路１０には、アドレス信号が入力する。更に夫々の書き込み回路１０には、「ＤＱ０−７」（即ち、入出力データ）が入力する。アドレス信号及び入出力データは、書き込み信号に同期して変化する。
【００２２】
なお、図１のチップでは、１バイト単位でデータが入出力する。１チップには、２５６バイト（１２８ワード：１ページ）のデータが書き込まれ得る。
【００２３】
各々のチップ４において、カウンタ８から書き込み回路１０へは、後で説明する条件成立時に有効信号が入力されるように構成されている。更に、各々のチップ４において、書き込み回路１０からの書き込み完了信号がＡＮＤ回路６へ入力されるように構成されている。ここで、書き込み完了信号は、チップ４における書き込みが完了したときに、“Ｈ”となる信号である。
【００２４】
ＡＮＤ回路６は、通常のそれであり、該回路に入力する全ての信号が“Ｈ”となったときにのみ、“Ｈ”が出力される論理回路である。夫々のチップ４におけるＡＮＤ回路６は、２つの信号が入力し１つの信号が出力する。２つの入力信号のうち一方は、上述したように、同一チップ４の書き込み回路１０からの書き込み完了信号に係るものである。もう一方は、後で説明するが、隣接するチップ４のＡＮＤ回路６からの出力信号である。ただし、１番目のチップ（チップ〔１〕）のＡＮＤ回路６の「書き込み回路１０からの書き込み完了信号に係るもの」ではない入力は、（図に示すように、）“Ｈ”に固定されている。また、ｎ番目のチップ（チップ〔ｎ〕）のＡＮＤ回路６の出力は、最終的に「ＤＱ７」としてＭＣＰ２外へ出力される。
【００２５】
カウンタ８は、上記のように書き込み信号「＃ＷＥ」が入力する。即ち、チップ外部から入力される書き込み動作を制御する書き込み信号「＃ＷＥ」の変化に応じてロード回数をカウントしている。ここで、ｋ番目のチップ（チップ〔ｋ〕）においては、ＣＥｋ信号との論理回路により、２５６（ｋ−１）＋１〜２５６ｋ番目のデータが入力したときのみ有効信号を出力する。
【００２６】
書き込み回路１０は、従来技術のものと略同じであるが、更に（カウンタ８からの）有効信号が入力されたときのみ動作するように構成されている。
【００２７】
実施の形態１では、図２に示すように、概念上は、個々のチップの書き込み完了信号の出力の、ｎ個全体の論理積を求めていることになる。即ち、ｎ個のチップ全てにおいて書き込み完了信号が出力されるという条件が成り立てば、ＭＣＰ全体の書き込み完了信号が出力される、ということになる。しかし、図２のＡＮＤ回路を直接実現しようとすれば、ｎ個の信号を入力信号とするＡＮＤ回路をわざわざ構築しなければならない。
【００２８】
そこで、実施の形態１では、図３に明示するように、各チップにＡＮＤ回路を分けて置きそれらを繋ぐ。つまり、チップ〔ｋ〕におけるＡＮＤ回路６の入力は、書き込み完了に係る信号と、チップ〔ｋ−１〕におけるＡＮＤ回路６の出力とである。チップ〔ｋ〕におけるＡＮＤ回路６の出力は、チップ〔ｋ＋１〕におけるＡＮＤ回路６の入力となる。従って、図３の回路は、概念上は図２の回路と同じ機能を果たす。
【００２９】
図５は、本発明の実施の形態１に係るＭＣＰ２のフラッシュメモリでのチップ書き込みの並列処理の概要フローを示す。
【００３０】
まず、
・＃ＣＥ１〜＃ＣＥｎ＝Ｌ
とし、全てのＣＥ信号をＬにする（全てのチップがイネーブルとなる）。ここで、
・“ＸＸｈ”
なるデータライトコマンドが発効される（このコマンドは、並列書き込み専用コマンドであり任意に設定され得る）。
【００３１】
１チップ目から順にデータロードが実施される。このとき、確かに全てのチップがイネーブル状態になっているが、個々のチップにおけるカウンタ８の作用により、
（１）１〜２５６バイト目（回目）のデータは、チップ〔１〕に取り込まれ、
（２）２５７〜５１２バイト目（回目）のデータは、チップ〔２〕に取り込まれ、
（ｎ）２５６（ｎ−１）＋１〜２５６ｎバイト目（回目）のデータは、チップ〔ｎ〕に取り込まれることになる。
【００３２】
本実施の形態１では、図５に示されるシリアルなデータロード処理の背後で、各チップの書き込み回路１０からの書き込み完了信号の出力が「並行して」行なわれる。よって、問題なく書き込み処理が為されていれば、チップ〔１〕からチップ〔ｎ〕へと、ＡＮＤ回路６による“Ｈ”の伝達が行なわれることになる。
【００３３】
最後に、ＤＱ７が“Ｈ”であるか否かが確認され、“Ｈ”であれば並列書き込み処理が問題なく終了したことを示す。
【００３４】
実施の形態１を利用することにより、ＭＣＰフラッシュメモリへの書き込みを短縮できる。なお、ＡＮＤ回路を例に示したが、入力値の論理積を出力する論理回路であればよい。また、ＤＱ７を例に示したが、他のＤＱピンを用いてもよい。なお、ＤＱピンはデータの出力可能なピンのため、他にデータ出力可能なピンを特別に設ける必要が無い点で、ピンの増加を抑制できる。
【００３５】
実施の形態２．
本発明は、上記の実施の形態１に限定されるものではない。例えば、ＤＱ７の代わりに、チップ動作の状態を示す「Ｒｅａｄｙ／Ｂｕｓｙ信号」（レディービジー信号）が出力されるピンを用いて書き込み完了を確認することも可能である。この場合、書き込み動作中にＤＱピンの使用が制限されているフラッシュメモリにおいて有用である。
【００３６】
更に、上記では、ページプログラムの書き込みシーケンスを用いて説明を行ったが、バイト（ワード）プログラムでも同一の回路を用いて、本発明を実現することは可能である。
【００３７】
実施の形態２を利用することによっても、ＭＣＰフラッシュメモリへの書き込みを短縮できる。
【００３８】
【発明の効果】
本発明を利用することにより、ｎチップ搭載のフラッシュメモリの書き込みを並列で行う場合に、１チップを書き込むのと同様の書き込みフローにより複数（ｎ）チップを書き込むことができる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態１のＭＣＰフラッシュメモリの概略構成図である。
【図２】 本発明に係る実施の形態１のＭＣＰフラッシュメモリの構成概念図（１）である。
【図３】 本発明に係る実施の形態１のＭＣＰフラッシュメモリの構成概念図（２）である。
【図４】 従来のＭＣＰフラッシュメモリでのチップ書き込みの処理の概要のフローの例である。
【図５】 本発明の実施の形態１に係るＭＣＰフラッシュメモリでのチップ書き込みの並列処理の概要フローである。
【符号の説明】
２ ＭＣＰフラッシュメモリ、 ４ チップ、 ６ ＡＮＤ回路、 ８ カウンタ、 １０ 書き込み回路。
【発明の属する技術分野】
本発明は、電気的に書き込み消去可能なフラッシュメモリ等の半導体記憶装置に関する。
【０００２】
【従来の技術】
単位としてのフラッシュメモリを２チップ以上搭載したＭＣＰ（Ｍｕｌｔｉ‐Ｃｈｉｐ‐Ｐａｃｋａｇｅ）において、一度に複数のチップを並列処理で書き込むことは理論的には可能である。但し、ハードウエア上の制約から、通常は実現不可能である。
【０００３】
例えば、ｎ（個の）チップ搭載のＭＣＰフラッシュメモリにおいてチップへの書き込みを並列で行おうとする場合、（データロードに続く）書き込み完了の確認の処理で、チップのステータスデータのｎ個全部に関して同時にＡＮＤ処理を行なうことができれば、簡易且つ迅速に確認処理が可能となる。しかし、ｎチップ搭載のフラッシュメモリでは通常そのようなＡＮＤ回路を備えていない。結局それは概念上図２に示されるようなＡＮＤ回路となるが、図２の概念を直接実現する回路をメモリ内に設置することは、他の要素との兼ね合いから実効的ではないともいえるからである。
【０００４】
つまり、現状では、ＭＣＰのフラッシュメモリでのチップ書き込みの並列処理は、実質的には１チップずつのシリアル処理を採用していることになる。図４に、ＭＣＰフラッシュメモリでのチップ書き込みの（並列）処理の概要のフローの例を示す。なお、以下において「＃」はアクティブ・ロー（ロー信号のときアクティブ）を示す。
【０００５】
（工程０１）「＃ＣＥ１＝Ｌ／＃ＣＥ２〜＃ＣＥｎ＝Ｈ」とし、書き込みコマンド（４１ｈ：データライト）を発効する。１チップ目につき２５６バイトのデータロードを行なう。
【０００６】
（判断０１）１チップ目の書き込み完了か、が確認される。ここでは、
ＤＱ７＝Ｈ
であればよい。
【０００７】
（工程０２）「＃ＣＥ２＝Ｌ／＃ＣＥ１，＃ＣＥ３〜＃ＣＥｎ＝Ｈ」とし、書き込みコマンド（４１ｈ：データライト）を発効する。２チップ目につき２５６バイトのデータロードを行なう。
【０００８】
（判断０２）２チップ目の書き込み完了か、が確認される。
【０００９】
（以降、３チップ目から（ｎ−１）チップ目まで、繰り返される。）
【００１０】
（工程ｎ）「＃ＣＥｎ＝Ｌ／＃ＣＥ１〜＃ＣＥｎ−１＝Ｈ」とし、書き込みコマンド（４１ｈ：データライト）を発効する。ｎチップ目につき２５６バイトのデータロードを行なう。
【００１１】
（判断ｎ）ｎチップ目の書き込み完了か、が確認される。
【００１２】
以上のシリアルな処理を経て終了する。なお、「＃ＣＥｎ」はｎチップ目のチップイネーブル信号を表し、
＃ＣＥｎ＝Ｌ
にすることでｎ番目のチップがイネーブルになる、というものである。
【００１３】
上記のようなフローの簡易化若しくは短時間化が、現状挙げられる問題点である。
【００１４】
なお、下記特許文献１では、ＥＥＰＲＯＭが夫々イネーブル端子ＣＥとＲｅａｄｙ／Ｂｕｓｙ端子Ｒ／Ｂを有し、各ＥＥＰＲＯＭでの並列的なデータ書き込みを可能とする技術が開示される。ただし、特許文献１ではＲ／ＢのＡＮＤ回路による処理を、チップの外で行なわなければならない。
【００１５】
特許文献２では、複数のフラッシュＥＥＰＲＯＭを並行して動作する半導体ディスク装置に関して開示する。特許文献３では、同一のチップイネーブル信号を複数のフラッシュメモリに同時に供給し、チップイネーブル信号の供給タイミングを早める記憶制御装置を開示する。特許文献４では、大容量のデータを短時間でアクセスすることができる不揮発性のメモリカードに関するもので、各メモリデバイスに書き込みイネーブル信号を供給するためのアドレスデコーダとメモリデバイスごとにレジスタバッファを設ける方法が開示される。
【００１６】
【特許文献１】
特開２００１−１６７５８６
【特許文献２】
特開平７−３０２１７６号
【特許文献３】
特開平１１−３２８０１１号
【特許文献４】
特開平７−３１１７０８号
【００１７】
【発明が解決しようとする課題】
本発明は、ｎチップ搭載のフラッシュメモリの書き込みを並列で行う場合、１チップを書き込むのと同様の書き込みフローにより複数（ｎ）チップを書き込むことを目的とする。
【００１８】
本発明は、上記の目的を達成するために為されたものである。本発明に係る半導体記憶装置は、
複数のメモリセルを有するフラッシュメモリのチップが複数搭載された半導体記憶装置である。その半導体記憶装置において、
その各チップが、
チップ外部から複数回に分けて連続して入力される書き込みデータを保持し、前記メモリセルに前記書き込みデータを書き込む書き込み回路と、
前記書き込みデータの入力回数をカウントし、特定の入力回数をカウントする期間の間、前記書き込み回路に前記書き込みデータのチップ外部からの入力を指示する書き込み指示信号を与えるカウンターとを備え、
前記特定の入力回数をカウントする期間は、チップ毎に異なる期間である。
【００１９】
【発明の実施の形態】
以下、図面を参照しつつ本発明に係る好適な実施の形態を説明する。
【００２０】
実施の形態１．
図１は、本発明に係る実施の形態１のＭＣＰ２の概略構成図である。図１のＭＣＰ２では、ｎ個のチップ４が備わる（但し、説明の便宜上、チップ〔１〕、チップ〔２〕、及びチップ〔ｎ〕に関してのみ、主に示している）。
【００２１】
フラッシュメモリでは、各メモリセルにデータを書き込む動作において、チップ外部から複数回に分けて連続的に書き込みデータが入力される。この複数回の回数をロード回数と呼ぶ。各々のチップ４には、ＡＮＤ回路６、チップ外部から入力される書き込み動作を制御する書き込み信号「／ＷＥ（＃ＷＥ）」の変化に応じてロード回数をカウントするカウンタ８、及び、外部からの書き込みデータ等を保持しメモリセルにデータを書き込む書き込み回路１０が備わる。夫々の書き込み回路１０には、アドレス信号が入力する。更に夫々の書き込み回路１０には、「ＤＱ０−７」（即ち、入出力データ）が入力する。アドレス信号及び入出力データは、書き込み信号に同期して変化する。
【００２２】
なお、図１のチップでは、１バイト単位でデータが入出力する。１チップには、２５６バイト（１２８ワード：１ページ）のデータが書き込まれ得る。
【００２３】
各々のチップ４において、カウンタ８から書き込み回路１０へは、後で説明する条件成立時に有効信号が入力されるように構成されている。更に、各々のチップ４において、書き込み回路１０からの書き込み完了信号がＡＮＤ回路６へ入力されるように構成されている。ここで、書き込み完了信号は、チップ４における書き込みが完了したときに、“Ｈ”となる信号である。
【００２４】
ＡＮＤ回路６は、通常のそれであり、該回路に入力する全ての信号が“Ｈ”となったときにのみ、“Ｈ”が出力される論理回路である。夫々のチップ４におけるＡＮＤ回路６は、２つの信号が入力し１つの信号が出力する。２つの入力信号のうち一方は、上述したように、同一チップ４の書き込み回路１０からの書き込み完了信号に係るものである。もう一方は、後で説明するが、隣接するチップ４のＡＮＤ回路６からの出力信号である。ただし、１番目のチップ（チップ〔１〕）のＡＮＤ回路６の「書き込み回路１０からの書き込み完了信号に係るもの」ではない入力は、（図に示すように、）“Ｈ”に固定されている。また、ｎ番目のチップ（チップ〔ｎ〕）のＡＮＤ回路６の出力は、最終的に「ＤＱ７」としてＭＣＰ２外へ出力される。
【００２５】
カウンタ８は、上記のように書き込み信号「＃ＷＥ」が入力する。即ち、チップ外部から入力される書き込み動作を制御する書き込み信号「＃ＷＥ」の変化に応じてロード回数をカウントしている。ここで、ｋ番目のチップ（チップ〔ｋ〕）においては、ＣＥｋ信号との論理回路により、２５６（ｋ−１）＋１〜２５６ｋ番目のデータが入力したときのみ有効信号を出力する。
【００２６】
書き込み回路１０は、従来技術のものと略同じであるが、更に（カウンタ８からの）有効信号が入力されたときのみ動作するように構成されている。
【００２７】
実施の形態１では、図２に示すように、概念上は、個々のチップの書き込み完了信号の出力の、ｎ個全体の論理積を求めていることになる。即ち、ｎ個のチップ全てにおいて書き込み完了信号が出力されるという条件が成り立てば、ＭＣＰ全体の書き込み完了信号が出力される、ということになる。しかし、図２のＡＮＤ回路を直接実現しようとすれば、ｎ個の信号を入力信号とするＡＮＤ回路をわざわざ構築しなければならない。
【００２８】
そこで、実施の形態１では、図３に明示するように、各チップにＡＮＤ回路を分けて置きそれらを繋ぐ。つまり、チップ〔ｋ〕におけるＡＮＤ回路６の入力は、書き込み完了に係る信号と、チップ〔ｋ−１〕におけるＡＮＤ回路６の出力とである。チップ〔ｋ〕におけるＡＮＤ回路６の出力は、チップ〔ｋ＋１〕におけるＡＮＤ回路６の入力となる。従って、図３の回路は、概念上は図２の回路と同じ機能を果たす。
【００２９】
図５は、本発明の実施の形態１に係るＭＣＰ２のフラッシュメモリでのチップ書き込みの並列処理の概要フローを示す。
【００３０】
まず、
・＃ＣＥ１〜＃ＣＥｎ＝Ｌ
とし、全てのＣＥ信号をＬにする（全てのチップがイネーブルとなる）。ここで、
・“ＸＸｈ”
なるデータライトコマンドが発効される（このコマンドは、並列書き込み専用コマンドであり任意に設定され得る）。
【００３１】
１チップ目から順にデータロードが実施される。このとき、確かに全てのチップがイネーブル状態になっているが、個々のチップにおけるカウンタ８の作用により、
（１）１〜２５６バイト目（回目）のデータは、チップ〔１〕に取り込まれ、
（２）２５７〜５１２バイト目（回目）のデータは、チップ〔２〕に取り込まれ、
（ｎ）２５６（ｎ−１）＋１〜２５６ｎバイト目（回目）のデータは、チップ〔ｎ〕に取り込まれることになる。
【００３２】
本実施の形態１では、図５に示されるシリアルなデータロード処理の背後で、各チップの書き込み回路１０からの書き込み完了信号の出力が「並行して」行なわれる。よって、問題なく書き込み処理が為されていれば、チップ〔１〕からチップ〔ｎ〕へと、ＡＮＤ回路６による“Ｈ”の伝達が行なわれることになる。
【００３３】
最後に、ＤＱ７が“Ｈ”であるか否かが確認され、“Ｈ”であれば並列書き込み処理が問題なく終了したことを示す。
【００３４】
実施の形態１を利用することにより、ＭＣＰフラッシュメモリへの書き込みを短縮できる。なお、ＡＮＤ回路を例に示したが、入力値の論理積を出力する論理回路であればよい。また、ＤＱ７を例に示したが、他のＤＱピンを用いてもよい。なお、ＤＱピンはデータの出力可能なピンのため、他にデータ出力可能なピンを特別に設ける必要が無い点で、ピンの増加を抑制できる。
【００３５】
実施の形態２．
本発明は、上記の実施の形態１に限定されるものではない。例えば、ＤＱ７の代わりに、チップ動作の状態を示す「Ｒｅａｄｙ／Ｂｕｓｙ信号」（レディービジー信号）が出力されるピンを用いて書き込み完了を確認することも可能である。この場合、書き込み動作中にＤＱピンの使用が制限されているフラッシュメモリにおいて有用である。
【００３６】
更に、上記では、ページプログラムの書き込みシーケンスを用いて説明を行ったが、バイト（ワード）プログラムでも同一の回路を用いて、本発明を実現することは可能である。
【００３７】
実施の形態２を利用することによっても、ＭＣＰフラッシュメモリへの書き込みを短縮できる。
【００３８】
【発明の効果】
本発明を利用することにより、ｎチップ搭載のフラッシュメモリの書き込みを並列で行う場合に、１チップを書き込むのと同様の書き込みフローにより複数（ｎ）チップを書き込むことができる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態１のＭＣＰフラッシュメモリの概略構成図である。
【図２】 本発明に係る実施の形態１のＭＣＰフラッシュメモリの構成概念図（１）である。
【図３】 本発明に係る実施の形態１のＭＣＰフラッシュメモリの構成概念図（２）である。
【図４】 従来のＭＣＰフラッシュメモリでのチップ書き込みの処理の概要のフローの例である。
【図５】 本発明の実施の形態１に係るＭＣＰフラッシュメモリでのチップ書き込みの並列処理の概要フローである。
【符号の説明】
２ ＭＣＰフラッシュメモリ、 ４ チップ、 ６ ＡＮＤ回路、 ８ カウンタ、 １０ 書き込み回路。
Claims (4)
- 複数のメモリセルを有するフラッシュメモリのチップが複数搭載された半導体記憶装置において、
その各チップが、
チップ外部から複数回に分けて連続して入力される書き込みデータを保持し、前記メモリセルに前記書き込みデータを書き込む書き込み回路と、
前記書き込みデータの入力回数をカウントし、特定の入力回数をカウントする期間の間、前記書き込み回路に前記書き込みデータのチップ外部からの入力を指示する書き込み指示信号を与えるカウンターとを備え、
前記特定の入力回数をカウントする期間は、チップ毎に異なる期間である半導体記憶装置。 - 複数のチップは順に付番され、
各チップには入力値の論理積を出力する論理回路が備わり、該論理回路には２つの信号が入力し且つ該論理回路は１つの信号を出力し、
最初のチップの該論理回路は、自チップの書き込み回路での書き込み完了を示す書き込み完了信号とこの書き込み完了信号により出力信号が決まるような論理とを入力とし、出力を２番目のチップの該論理回路への入力とし、
２番目のチップからは、チップの該論理回路は、１つ直前のチップの該論理回路からの出力信号と自チップの書き込み完了信号とを入力とし、その論理積を出力し、
そのチップが、最後のチップの場合には、前記論理回路の出力を半導体記憶装置の全体の出力とする、
請求項１に記載の半導体記憶装置。 - 上記の半導体記憶装置全体の出力が、前記書き込みデータが入力されるピンである、
請求項２に記載の半導体記憶装置。 - 上記の半導体記憶装置全体の出力が、チップの動作状態を示すＲｅａｄｙ／Ｂｕｓｙ信号が出力されるピンである、
請求項２に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003077370A JP4209708B2 (ja) | 2003-03-20 | 2003-03-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2003077370A JP4209708B2 (ja) | 2003-03-20 | 2003-03-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004288267A JP2004288267A (ja) | 2004-10-14 |
| JP4209708B2 true JP4209708B2 (ja) | 2009-01-14 |
Family
ID=33292139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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