JPH03105796A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に書込み可能な不揮発性記憶素子を含む
半導体記憶装置に関し、例えばＥＰＲＯＭ（イレーザブ
ル・アンド・プログラマブル・リード・オンリ・メモリ
）に適用して有効な技術に関するものである。

〔従来技術〕

例えばＥＰＲＯＭに対する書込み動作は、チツプイネー
ブル信号やアウトプットイネーブル信号、そして書込み
高電圧のような外部制御信号のレベルによって決定され
、書込み高電圧が印加されている状態では，前記チップ
イネーブル信号やアウトプットイネーブル信号のレベル
の組合せによりプログラム禁止モード、プログラムモー
ド、及びプログラムベリファイモードが選択される。プ
ログラム禁止モードはチップイネーブル信号及びアウト
プットイネーブル信号の双方がハイレベルにされている
ことによって選択される．前記プログラムモードはアウ
トプットイネープル信号がハイレベルにされている状態
からチップイネーブル信号がローレベルに変化されるこ
とにより設定され，外部アドレスによって指定されたメ
モリセルに書込みが行われる。前記プログラムベリファ
イモードは、書込み後にチップイネーブル信号がハイレ
ベルそしてアウトプットイネーブル信号がローレベルに
されることによって設定され、プログラムモードによっ
て書き込まれたアドレスのメモリセルデータを外部に読
出し可能にする。このようなＥＰＲＯＭに関しては、例
えば昭和６３年８月に株式会社日立製作所発行の「日立
ＩＣメモリデータブック」第７４３頁〜第８３９頁があ
る。

ところで、ＥＰＲＯＭに対するプログラムやプログラム
ベリファイは通常ＥＰＲＯＭライタなどの書込み装置に
よって行われるが、一旦プログラムしたＥＰＲＯＭをマ
イクロコンピュータシステムに組み込んだ後，システム
バージョンアップ等に起因してＥＰＲＯＭの空きアドレ
スに新たな情報を書き込んだりする場合には、マイクロ
コンピュータシステムに組込まれたオンボード状態のＥ
ＰＲＯＭに対してマイクロプロセッサがプログラム並び
にプログラムベリファイのための制御を行わなければな
らない。このため比較的長い時間を要する書込み動作の
間、マイクロプロセッサ等自身が上記制御信号を生成し
続ける必要があり、この間、マイクロプロセッサ等の動
作が実質的に行われなくなってしまうため、システムの
スループットが極端に悪化してしまう． そこで本発明者は、ＥＰＲＯＭライタによる書込みはも
とより、オンボード状態においても書込みを容易化もし
くは効率化するために所定の制御信号の入力により，内
部回路で書込み時間を設定すると共に外部から指定され
るアドレスの不揮発性記憶素子に書込みを行い、その後
で自動的にプログラムベリファイのための読出し動作を
行うオートベリファイモードをＥＰＲＯＭに追加するこ
とを検討した。

ここで，新たな動作モードを追加する場合に，制御信号
を追加してその動作モード設定を行うことはパッケージ
や外部端子数の制約から実現性に乏しいため、既存の外
部制御信号に対する３値入力検出やパルス変化回数又は
パルス幅検出によるモード設定手法をさらに検討した。

しかしながら、３値入力検出を採用する場合には．ＴＴ
Ｌレベルのような論理動作レベルにおけるハイレベル（
例えば２Ｖ）よりも格段に高いレベル（例えば１０Ｖ〉
の入力を検出するためのアナログ回路をさらに追加しな
ければならなくなる．また、パルス変化回路やパルス幅
によるモード設定手法を採用した場合には、通常のＥＦ
ＲＯＭライタはそのようなパルス制御機能を一般的にサ
ポートしないため、専用のＥＰＲＯＭライタしか利用で
きなくなる。

また、ＥＦＲＯＭのパッケージや外部端子数の制約とい
う点に関連し、ＥＰＲＯＭをその記憶容量の相違に拘ら
ず同一パッケージで展開する場合に、記憶容量を増大さ
せるために必要なアドレス入力端子を確保するには、通
常外部制御信号数を低減したり、複数の外部制御信号を
共通の外部端子から入力させることが行われている。例
えば２Ｍ（メガ）ビットの記憶容量を持つＥＰＲＯＭの
ための外部制御信号は、プログラム信号、アウトプット
イネーブル信号、チップイネーブル信号、及び書込み用
高電圧とされ、これに対して４Ｍバイトの記憶容量を持
つＥＰＲＯＭのための外部制御信号にはプログラム信号
が用いられずその分の外部端子が外部アドレス信号の入
力端子に割り当てられる。さらに、８Ｍビットの記憶容
量を持つＥＦＲＯＭのための外部制御信号の種類は４Ｍ
ビットＥＦＲＯＭと同じであるがアウトプットイネーブ
ル信号と書込み用高電圧の入力端子が共通化され、これ
によって余った一つの外部端子が外部アドレス信号の入
力端子に割り当てられる。このように記憶容量に応じて
外部制御信号の種類や数が異なる状況においてＥＰＲＯ
Ｍは，その記憶容量や外部制御信号に関する仕様もしく
は属性をシリコンシグネチャーとしてＥＰＲＯＭライタ
に与えることができるようになっている．これにより、
ＥＰＲＯＭライタの汎用化さらには汎用ＥＰＲＯＭライ
タによる書込み制御が最適化される。

ところで、メモリセルの欠陥を冗長構成によって救済す
る場合にはその冗長構成に含まれる冗長ワード線、冗長
ビット線、並びに冗長ビットの範囲でしか救済されず、
それを超える欠陥に対しては救済を施すことができない
．そこで本発明者は欠陥の規模に応じて２のべき乗単位
で記憶容量を減少させることによってメモリチップ全体
を救済することについて検討したが、ＥＰＲＯＭの場合
には記憶容量に応じて外部制御信号の種類や数も相違さ
れるため、この点についても対処しなければ実質的に欠
陥メモリチップを救済することができないという点を見
出した． 〔発明が解決しようとする課題〕 前記オートベリファイモードのような新たな動作モード
をＥＰＲＯＭに追加する場合に、メモリパッケージや外
部端子数の制約から新たな制御信号を追加して対応させ
ることができないという状況において、当該動作モード
の設定を３値入力検出機能の追加によって達成しようと
すると、通常の論理動作レベルよりもレベルの高い第３
値の入力検出のためのアナログ回路を新たに追加しなけ
ればならなくなって、電力消費さらにはスペースファク
タの点で容易に採用することができないことがあり、ま
た、汎用ＥＰＲＯＭライタのような書込み装置が通常サ
ポートしていないパルス変化回数やパルス幅によるモー
ド設定手法を採用する場合にはＥＰＲＯＭライタの専用
化が必要になってしまう。

また、ＥＰＲＯＭのパッケージや外部端子数の制約とい
う点に関連し、ＥＰＲＯＭをその記憶容量の相違に拘ら
ず同一パッケージで展開するとき、外部制御信号数を低
減したり、複数の外部制御信号を共通の外部端子から入
力させることによって記憶容量増大のために必要なアド
レス入力端子を確保するような場合に、メモリセルの欠
陥の規模に応じて２のべき乗単位で記憶容量を減少させ
ることによってメモリチップ全体を救済しようとしても
、外部制御信号の種類や数が記憶容量に応じて相違され
ているという点についても対処しなければ実質的に欠陥
メモリチップを救済することはできない． 本発明の目的は、新たに追加すべき動作モードの設定を
，書込み装置の専用化を伴わず、しかも回路構成上そし
てスペースファクタの点から容易に行うことができる電
気的に書込み可能な半導体記憶装置を提供することにあ
る。

また、本発明の別の目的は，記憶容量に応じて外部制御
信号の種類や数が相違されるという制約の下においても
、メモリセルの欠陥の規模に応じて２のべき乗単位で記
憶容量を減少させてチップ全体を救済することができる
半導体記憶装置を提供することにある． 〔課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである．すなわち、電
気的に書込み可能な不揮発性記憶素子がマトリクス配置
されて成るメモリセルアレイを含み、外部制御信号の状
態に従って内部動作モードが決定される半導体記憶装置
において、第１及び第２外部制御信号のレベルの組合せ
によって設定されるデータ読出しを可能とする第１動作
モードと、第１動作モードの設定に続けて前記第１外部
制御信号のレベルだけを変化させることによって設定さ
れる第２動作モードと、この第２動作モード設定状態に
おいて前記第１外部制御信号を元の状態に戻すことによ
って前記第２動作モードの設定状態を示す特定情報を読
出し可能にする第３動作モードとを、選択的に設定可能
にするものである． ここで前記第２動作モードが新たに追加されるべき動作
モードであり，第３動作モードがその第２動作モードの
設定状態確認のための動作モードである．このとき，第
３動作モードによる確認を容易化するには、前記第１動
作モードをプログラムベリファイのためのデータ読出し
モードとし、前記第３動作モードを、第１動作モードで
指定されたメモリセルデータに対する反転データを外部
に読出し可能にする動作モードにするとよい．そして．
ＥＰＲＯＭライタによる書込みはもとよりオンボード状
態においても書込み確認を伴う書込み動作制御の簡素化
を図るには，内部回路で書込み時間を設定すると共に外
部から指定されるアドレスの不揮発性記憶素子に書込み
を行い、その書込み後に自動的にプログラムベリファイ
のための読出し動作を行うオートベリファイモードを第
２動作モードとして割り当てるとよい。

また、ＥＰＲＯＭなどのような電気的に書込み可能な半
導体記憶装置において，記憶容量に応じて外部制御信号
の種類や数が相違される複数種類の半導体記憶装置のた
めの動作制御機能を含む制御手段を設け，特定の外部端
子に，外部アドレス信号の特定ビットに応するアドレス
入力回路の入力端子と、特定外部制御信号を前記制御手
段に導くための信号線とを共通接続し、アドレス入力回
路の動作又は前記特定外部制御信号を利用する動作制御
機能を選択制御する動作選択回路と，前記特定外部制御
信号を利用する制御機能の選択状態においてメモリセル
アレイの欠陥部分を非選択にするために前記アドレス入
力回路の出力状態を決定するアドレス選択回路とを設け
るものである。

この場合に，前記動作選択回路及びアドレス選択回路の
状態はメモリセルの欠陥位置や規模に応じて決定される
が，その処理を容易化するには，夫々の回路に予めヒュ
ーズを含めておき、それらヒューズに対する熔断の可否
によってその選択状態をプログラムするようにすればよ
い。

〔作　用〕

上記した手段によれば，既存の２種類の外部制御信号の
レベルを相違させることに基づいて第１動作モードを設
定した後に、外部制御信号の一方をさらに変化させて当
該２種類の外部制御信号のレベルを一致させることによ
り新たに追加すべき第２動作モードを設定することは、
双方の外部制御信号を全く同じタイミングで同一レベル
に変化させて第２動作モードを設定するというような厳
格なタイミング制御を不要とするように働き、また換言
すれば２種類の外部制御信号のレベルが第１動作モード
設定のためのレベルとは逆転して不所望な動作モードが
設定されてしまうことを予め防止するように作用する。

このように既存の外部制御信号の変化によって新たに追
加すべき動作モードの設定が可能になるから、新たに追
加すべき動作モードの設定を、ＥＰＲＯＭライタのよう
な書込み装置の専用化を伴わず、しかも３値入力検出を
採用するときに問題になるような回路構戒上そしてスペ
ースファクタの点においても容易化することを達成する
ものである。そして、第２動作モード設定の後に当該外
部制御信号を第１動作モードと同じ状態に戻すことによ
り、その第２動作モードの設定状態が確認可能にされる
第３動作モードが設定されることは、新たに追加される
べき第２動作モードの設定に対する信頼性を向上させる
ことにもなる． また、特定外部制御信号のための動作選択回路は記憶容
量に応じて外部制御信号の種類や数が相違される複数種
類の半導体記憶装置の動作制御機能を選択し得るように
働き、また，外部アドレス信号の特定ビットのためのア
ドレス選択回路はメモリセルの欠陥の規模並びに欠陥位
置に応じて２のべき乗単位で記憶容量を減少させるよう
に作用するから，記憶容量に応じて外部制御信号の種類
や数が相違されるという制約の下においても、メモリセ
ルの欠陥の規模並びに欠陥位置に応じて２のべき乗単位
で記憶容量を減少させてチップを救済することを達或す
る。

〔実　施　例Ｉ〕

第１図には、新たに追加すべき動作モードの設定に関す
る発明を適用したＥＰＲＯＭの一実施例ブロック図が示
されている．同図の各回路ブロックは，公知の半導体集
積回路の製造技術によって，単結晶シリコンのような１
個の半導体基板上において形成される． 同図のメモリセルアレイＭＡＲＹは，公知のＥＰＲＯＭ
と同様にワード線とデータ線との各交差点にコントロー
ルゲートとフローティングゲートとを有するスタックゲ
ート構造の不揮発性記憶素子が配置されて成り、例えば
上記記憶素子のコントロールゲートはワード線に、ドレ
インはデータ線に、ソースには回路の接地電位点にそれ
ぞれ結合されている．同図においては，上記のメモリセ
ルアレイＭＡＲＹとそれに関連する入出力回路は１ビッ
ト分のみに限定されない．したがって、ＥＰＲＯＭ全体
として８ビットのように複数ビットの単位で読出しを行
う場合には、メモリセルアレイＭＡＲＹは８メモリマッ
トに分割され，入出力回路も８ビット構成になる。

アドレスバッファＡＤＢは、外部端子から供給されるア
ドレス信号ＡＤを受けて、内部アドレス信号を形成する
．この実施例では，特に制限されないが、後述するよう
なオートベリファイモード等のために上記内部アドレス
信号は一旦アドレスラッチ回路ＡＤＬに取り込まれる。

上記内部アドレス信号のうち、Ｘ系（ロウ系）のアドレ
ス信号は，ロウデコーダ回路ＬＤＣに供給され，ここで
その解読が行われる。ロウデコーダ回路ＬＤＣは、上記
アドレス信号を解読して、メモリセルアレイＭＡＲＹの
所定ワード線を選択する．上記内部アドレス信号のうち
、Ｙ系（カラム系）のアドレス信号は，カラムデコーダ
回路ＣＤＣに供給され、ここでその解読が行われる．カ
ラムデコーダ回路ＣＤＣは、上記アドレス信号を解読し
てデータ線選択信号を形成する．カラム選択ゲート回路
ＣＳＧは、上記データ線選択信号によりスイッチ制御さ
れるスイッチＭＯＳＦＥＴを含み、選択されたデータ線
を共通データ線に接続させる．上記記憶素子の書き込み
動作においては，そのドレインとコントロールゲートに
比較的高い電圧を供給することが必要である．それ故、
上記各デコーダ回路ＬＣＤとＣＤＣは、書込み動作のた
めに５ｖ系の比較的低いレベルのデコード出力を受けて
，約１２Ｖ系の高いレベルに変換するレベル変換機能を
持つ． なお，後述するように同時にＮバイトを書き込むという
ページプログラム機能が設けられる場合，上記力ラム選
択ゲート回路ＣＳＧは、複数のデータ線を複数の共通デ
ータ線に接続させる構成を採る。そして、上記複数の共
通データ線にはデータラッチ回路が設けられ，それぞれ
にシリアルに書込みデータを取込んだ後に上記力ラム選
択ゲート回路ＣＳＧを通して複数のデータ線にパラレル
に書込み信号が伝えられるようにする．このよ゜うなア
ドレス構威では、上記カラムデコーダ回路ＣＤＣは、第
１と第２のカラムデコーダ回路に分割され．第１のカラ
ムデコーダ回路により上記力ラム選択ゲート回路ＣＳＧ
の選択信号を形威し，書込み動作では第２のカラムデコ
ーダ回路により上記複数のデータラッチ回路の選択信号
を形威し，読出し動作では複数からなる共通データ線の
うちの１つを選択する読出しゲート回路の選択信号を形
或する． 上記共通データ線には，プログラム回路ＰＭＣが接続さ
れ，このプログラム回路ＰＭＣにはデータラッチ回路Ｄ
Ｌを介して書込みデータが与えられる．上記データラッ
チ回路ＤＬは、書込みデータの一時記憶に利用される．
したがって、上記のようなページプログラム機能を備え
ていない場合にはそのデータラッチ回路ＤＬは外部端子
Ｉ／Ｏのビット数分の容量を持てばよく、上記のような
ページプログラムモードを備える場合にはページ書込み
の単位ビット数分の容量が必要になる。

データ人カバッファＤＩＢは，外部端子Ｉ／Ｏから供給
される書込みデータや、後述するオートベリファイモー
ド時の制御データなどの取り込みのためにも用いられる
．それ故、データ入カバッファＤＩＲの出力信号は、上
記データラッチ回路ＤＬの他、オートベリファイ制御回
路ＡＶＣＮＴにも供給される． 上記データラッチ回路ＤＬの出力信号である書込みデー
タＤｉと，オートベリファイモードでの読出し信号であ
るセンスアンプＳＡの出力信号ＤＯとはデータ比較回路
ＦＯＲに供給される．このデータ比較回路ＥＯＲは、排
他的論理和回路等のような一致／不一致回路から構成さ
れ、上記書込みデータと読出しデータとを比較して、一
致／不一致信号を形成する。すなわち、データ比較回路
ＦＯＲは，オートベリファイモードのとき、上記データ
の比較をしてその一致／不一致の判定を行うものである
。尚，データ読出しモードにおいてセンスアンプＳＡか
ら出力されるデータＤ．はデータ出力バッファＤＯＢを
介して外部に与えられる。

リングオシレータ回路ＲＯは、基準時間信号を形威して
、書込み時間の設定や書込み動作からベリファイモード
への移行等のようなシーケンシャルな動作タイミング信
号を形或する． 分周カウンタ回路ＰＣＴＲは、上記リングオシレータ回
路ＲＯで形成された基本パルスを分周して，設定された
書込み条件に応じて書込み時間にされた単位の書込みパ
ルスや、ベリファイバルス等を形或する．出力カウンタ
回路ＣＣＴＲは、上記書込みパルスを計数して，実質的
な書込み時間の設定に用いられる． 制御回路ＣＯＮＴは，書込み用高電圧ＶＰＰとチップイ
ネーブル信号ＣＥ及び出力イネーブル信号ＯＥとを受け
て、内部の動作モードの設定制御や、設定された動作モ
ードで必要な各種制御信号並びにタイミング信号を形或
する。

上記コントローラＣＯＮＴによって設定される内部動作
モードは，特に制限されないが、スタンバイモード，リ
ードモード、プログラム禁止モード，プログラムモード
、プログラムベリファイモード、オートベリファイモー
ドなどとされる６スタンバイモードは電源投入後におけ
る低消費電力モードであり、書込み用高電圧ＶＰＰが印
加されていない状態においてチップイネーブル信号ＣＥ
がハイレベルにされることによって設定される。

リードモードはメモリセルデータの読出しモードであり
，書込み用高電圧ＶＰＰが印加されていない状態におい
てチップイネーブル信号ＣＥがローレベル、そしてアウ
トプットイネーブル信号ＯＥがローレベルにされること
によって設定される。

プログラムモードはメモリセルに対する書込みモードで
あり、第２図に示されるように書込み用高電圧ＶＰＰが
印加されている状態においてチップイネーブル信号ＣＥ
がローレベル、そしてアウトプットイネーブル信号ＯＥ
がハイレベルにされることによって設定され，外部から
指定されている書込みアドレスに書込みデータが書き込
まれる。

前記プログラムベリファイモードは，プログラムモード
が設定されてチップイネーブル信号ＣＥがハイレベルに
戻された後アウトプットイネーブル信号ＯＥがローレベ
ルに変化されることによって設定され，プログラム動作
で指定されている書込みアドレスのメモリセルデータが
外部に読み出される。これらの動作モードは通常のＥＰ
ＲＯＭが持つ動作モードと何等変わりない。

前記オートベリファイモードは，本実施例特有の動作モ
ードであり、内部回路で書込み時間を設定すると共に指
定されるアドレスの不揮発性メモリセルに書込みを行い
、その書込み後に自動的にプログラムベリファイのため
のデータ読出し動作を行うためのモードであり，第３図
に示されるように，書込み用高電圧ＶＰＰが印加されて
いる状態において，チップイネーブル信号ＣＥ及びアウ
トプットイネーブル信号ＯＥが前記プログラムベリファ
イモードと同様にレベル変化されてリードモード（以下
単にプレリードモードとも記す）が設定された後、チッ
プイネーブル信号ＣＥがローレベルに反転されることに
よって設定され，それに連続してチップイネーブル信号
ＣＥを再びハイレベルに戻すことにより、オートベリフ
ァイ動作の開始前に当該モードの設定状態を示す情報の
リードモード（以下単にチェックリードモードとも記す
）が設定される．ここで、前記プレリードモードが設定
されると，その時外部から指示されたアドレスのメモリ
セルデータが外部に読み出される。また、オートベリフ
ァイモードが設定された後に前記チェックリードモード
が指示されると、オートベリファイモードの設定完了を
意味するデータが外部に読み出される。特にその設定完
了を意味するデータをプレリードモードによって読み出
されるデータに関連させるには，前記プレリードモード
で読み出されたデータの反転レベルデータを設定完了指
示データとして採用することができる．このとき　１１
：Ｉ記プレリードモード設定時において指示さ，１シた
アドレスをチェックモード設定時まで維持させるように
するならば、出カバッファＤＯＢを介してリードデータ
の位相反転を行うようにすることができる．或いはプレ
リードモードによって読み出されたデータを図示しない
データラッチ回路に保持し、これをチェックリードモー
ドで反転して出力するようにしてもよい．第４図には，
前記オートベリファイモードなどに利用する制御情報を
保持するためのコントロールラッチ回路の一例が示され
ている。

コントロールラッチ回路は、前記オートベリファイ制御
回路ＡＶＣＮＴに含まれ，８ビットの制御情報Ｄｏ−Ｄ
７を保持可能な８個のラッチ回路ＦＦＯ−ＦＦ７を備え
る。同図には、そのうち、オートベリファイ信号ＡＰ，
ＡＰを生戊するラッチ回路ＦＦ７の具体的回路が代表と
して例示的に示され、同様な構威からなる他のラッチ回
路ＦＦＯ〜ＦＦ４等は点線によるブラックボックスで表
している． 上記ラッチ回路ＦＦ７は、上記制御情報Ｄ７を受ける入
力用クロックドインバータ回路ＣＮＩと、情報保持（帰
還）用クロックドインバータ回路ＣＮ２及び上記クロッ
クドインバー夕回路ＣＮ２の入力と出力にその出力と一
方がそれぞれ結合されたナンド（ＮＡＮＤ）ゲート回路
Ｇｌとから構成され、その出力部にはインバータ回路Ｎ
１とＮ２が縦列形態に接続されて、上記オートベリファ
イ信号ＡＰ，ＡＰを出力する。上記クロックドインバー
タ回路ＣＮＩとＣＮ２とは、上記オートベリファイモー
ドセット時に制御回路ＣＯＮＴから発生される制御信号
ＡＣＤとＡＣＤにより相補的に動作状態にされる．すな
わち、信号ＡＣＤがハイレベル（論理“ｌ”）とき、入
力用クロックドインバータ回路ＣＮＩが動作状態になり
、帰還用クロックドインバータ回路ＣＮ２が出力ハイイ
ンピーダンスの非動作状態になる。そして、上記取り込
み信号ＡＣＤがハイレベルからローレベル（論理“Ｏ″
）になると入力用クロックドインバー夕回路ＣＮＩが出
力ハイインピーダンスの非動作状態になり、その反転信
号ＡＣＤがハイレベルになり帰還用クロックドインバー
タ回路ＣＮ２が動作状態になってオートベリファイモー
ドのとき論理Ｎ　Ｏ　Ｉ＋にされる制御情報Ｄ７の保持
動作を行う。

本実施例に従えばその制御情報Ｄ７はオートベリファイ
モード設定時に制御回路ＣＯＮＴから出力される．なお
，ナンドゲート回路０１には、電圧ＶｐｐＳ書込み用の
高電圧にされるときハイレベルにされる信号ＶＰが供給
されているので、上記オートベリファイモードの設定に
は、上記電圧Ｖｐｐが高電圧であることが条件とされる
。したがって、上記高電圧ＶＰｐが５ｖ又はＯｖにされ
る書込み動作以外のときには、信号ｖＰのロウレベルに
より上記ラッチ回路ＦＦ７はリセット状態にされる。

制御情報Ｄ４とＤ３は、単位の書込み時間設定用情報で
ある．すなわち，ラッチ回路ＦＦ３とＦＦ４により保持
された上記２ビットの情報Ｄ３とＤ４が、ナンドゲート
回路とインバータ回路からなるデコーダ回路に入力され
、Ｔ１００、ＴＯ２５、ＴＯ５０及びＴ２００の４通り
の単位の書込みパルス時間の設定が行われる．制御情報
Ｄ２ないしＤｏは，単位の書込み回数設定用情報である
。

すなわち，ラッチ回路ＦＦＯないしＦＦ２によリ保持さ
れた上記３ビットの情報ｎｏないしＤ２が，ノアゲート
回路からなるデコーダ回路に入力され、ＮＯＩないしＮ
１５等のような実質的に５通りの最大書込み回数の設定
が行われる。ラッチ回路ＦＦＯ〜ＦＦ４に対する情報設
定はオートベリファイモードなどの設定時に外部から行
われ、オートベリファイモード設定からチェックモード
に到るまでの間を利用して行うことができる．図示しな
い残り２ビットの制御情報Ｄ５及びＤ６のうち１ビット
は、後述する内部動作状態の出力を許可する信号として
用いることができる。

第３Ａ図から第３Ｃ図には、上記ＥＰＲＯＭのオートベ
リプアイモードを説明するためのタイミング図が示され
ている。

第３Ａ図において、上記オートベリファイモードに加え
て書込み時間の短縮化のためにページプログラムモード
が般定されると、次のようにして書込みデータがシリア
ルに入力される．上記ぺ一ジプログラムモードの設定は
、例えば上記残り１ビットの制御情報を用いるか，オー
トベリファイモードの設定により自動的に設定されるよ
うにすることができる． ページプログラムモードが設定されていると，アウトプ
ットイネーブル信号○Ｅのローレベルをクロックとして
、アドレス端子からアドレス信号を供給するとともに、
入出力端子Ｉ／Ｏから書込みデータＤエないしＤ４をシ
リアルに供給する。

すなわち、上記信号ＯＥのローレベルに同期してページ
プログラムデータラッチ制御信号ＰＤＬＣが生成され、
これを基にアドレス信号に従ってデータラッチ信号ＤＬ
ＩないしＤＬ４が発生される。

すなわち、上位ビットのアドレス信号Ａｉ（Ｈ）は、一
定のアドレス信号とされ、例えば下位２ビットのアドレ
ス信号Ａｊ　　（Ｌ）により指示されたアドレスＡ１〜
Ａ４に対応してデータラッチ信号ＤＬＬないしＤＬ４が
生戊されることにより，図示しないデータラッチ回路が
順番に指定されて書込みデータＤＩないしＤ４が各デー
タラッチ回路にシリアルに取り込まれる． その後第３Ａ図において、チップイネーブル信号ＣＥを
ローレベルにすると、オートプログラムモードになり、
第１回目の書込み動作が行われる。

すなわち、信号ＣＥのローレベルに応じて、リングオシ
レータＲＯの動作が有効になって，クロックパルスＣＬ
Ｋを発生する。分周カウンタ回路ＰＣＴＲは、上記クロ
ックパルスＣＬＫを受けて、例えば４ビッ！・からなる
計数出力ＴＰ１ないしＴＰ４を形威して，制御回路ＣＯ
ＮＴに伝える。制御回路ＣＯＮＴは、上記コントロール
ラッチ回路により設定された書込み時間信号と上記計数
出力ＴＰＩないしＴＰ４からオートベリファイライト信
号ＡＷＥを発生させる．この実施例では、クロックパル
スＣＬＫの８周期分の時間が書込み時間ライトイネーブ
ル信号ＷＥも上記信号ＡＷＥに対応してローレベルにさ
れる． これにより、上記取り込まれたデータＤ１ないしＤ４が
同時に書き込まれるというオートプログラムＮ１が実行
される． 上記書込み時間の経過により，高電位にされたデータ線
の電位が、書込みデータ線電位引き抜きパルスφｄｄに
より高速に引き抜かれて読出し動作に備える．そして、
上記電位引き抜きの後レ三オートベリファイリード信号
ＡＶＲがローレベルにアサートされる． このオートベリファイリード信号ＡＶＲは，計数回路に
入力されて、上記ページプログラムモードの下位２ビッ
トのアドレス信号Ａｊに対応した２ビットからなるオー
トベリファイアドレス信号ＡＶＡＯとＡＶＡＩが形成さ
れる．上記オートベリファイリード信号ＡＶＲと上記ク
ロックバルスＣＬＫからオートベリファイ比較データ取
込みクロックＡＶＥＲが形威される．そして、上記アド
レス信号ＡＶＡＯとＡＶＡ１が図示しないデコーダでデ
コードされて，上記クロックＡＶＥＲに同期したデータ
ラッチ選択信号ＤＲＦＩないしＤＲＦ４が時系列的に発
生される．これにより、データラッチ回路に保持されて
いるデータＤｉないしＤ４の選択が行われる． 上記オートベリファイ信号ＡＶＲに同期して，センスア
ンプの活性化パルスＳＡＣが形成され，上記アドレスラ
ッチ回路ＡＤＬに保持されているアドレス信号Ａｉによ
り指定されている４ビットからなる読出し信号のうち，
上記アドレス信号ＡＶＡＯとＡＶＡ１のデコード出力に
より１ビットが指定されて、上記データラッチ回路から
の出方ＤエないしＤ４とともに、データ比較回路ＦＯＲ
に入力される．データ比較回路ＦＯＲは、それが一致し
たなら、言い換えるならば、書込みが確認されたなら，
オートベリファイバス信号ＡＶＰＳをローレベルにする
．第３Ａ図では、不一致の例が示されている。第３Ａ図
において、適当なタイミングで信号ＯＥをローレベルに
すると、その間内部状態ＳＣが端子Ｉ／Ｏから出力され
る．この内部状態ＳＣは，上記設定された情報や動作シ
ーケンスの内容等が出力される．これにより，後述する
ようなマイクロプロセッサＭＰＵは、適当なタイミング
でＥＰＲＯＭの動作状態を読み出して監視することがで
きる． 上記のようにオートベリファイバス信号ＡＶＰＳがハイ
レベルなら、第３Ｂ図のように、第２回目（Ｎ２）の書
込み動作が行われる． 第３Ｂ図において、上記オートベリファイの後に、再び
オートベリファイライトイネーブル信号ＡＷＥ　（ＷＥ
）がローレベルにされて，前記第３Ａ図と同様に制御情
報Ｄ３とＤ４により設定された時間だけ書込み動作が行
われ，その書込み動作の終了とともに高電位にされたデ
ータ線の電位が、書込みデータ線電位引き抜きパルスφ
ｄｄにより高速に引き抜かれて読出し動作に備える。そ
して、上記電位引き抜きの後に再びオートベリファイリ
ード信号ＡＶＲがローレベルにアサートされ、前記同様
なオートベリファイモードが実行される。

このオートベリファイモードにより、上記パス信号ＡＶ
ＰＳがローレベルにアサー卜されると、メモリセルへの
書込みが確認されたので、引き続き第３Ｃ図に示すよう
なオーバープログラムモードに移行する． この実施例のオーバープログラム（追込み書込み）は、
上記書込みに要したのと同じ時間だけ番き込むようにす
る。そのため、上記のように２回で書込みが確認された
場合には、２回分のオーバープログラム（追込み書込み
）ＮｌとＮ２が実行される．このオーバープログラム動
作の終了により、オートプログラムエンド信号ＡＰＥが
出力されて、単位のオートベリファイモードが終了する
．上記のようなオートベリファイモードの終了のタイミ
ングで出力イネーブル信号ＯＥをローレベルにして内部
状態の読出しを行うと、上記終了タイミングで出力され
るステータス情報がＳＣからＳＣ′のように変化するも
のとなる。

なお，前記制御情報ＤＯないしＤ２により設定した最大
書込み回数を限度として上記オートベリファイバス信号
ＡＶＰＳが出力されるまで、上記同様な単位の書込み動
作とべリファイ動作とが繰り返して行われる。そして、
書込みの確認がなされると，その回数分だけの単位の書
込みに対応した追込み書込みが行われるものとなる。カ
ウンタ回路ＣＣＴＲにより計数された書込み回数が上記
設定された書込み回数を超えると、制御回路ｃｏＮＴは
書込み不能と判断してその旨が含まれるメモリエンド信
号ＭＥをデータ出力バッファＤＯＢを通して出力させる
．この信号ＭＥは、上記のように正常に書込みが行われ
て終了した場合もその旨を含むように出力されるもので
ある。

なお、上記内部状態ＳＣを出力させる場合も、上記制御
回路ＣＯＮＴからデータ出力バッファＤＯＢを通して出
力されることになる。それ故、データ出力バッファＤＯ
Ｂの入力部には，マルチプレクサ回路が設けられ、その
動作モードに応じてセンスアンプＳＡからの読出し信号
，上記内部状態の出力、オートベリファイ終了信号等を
選択的に出力する。

第５図には、上記実施例のようなＥＰＲＯＭが実装され
るマイクロコンピュータシステムの一実施例の概略ブロ
ック図が示されている。

マイクロプロセッサＭ　Ｐ　Ｕを中心として、バスＢＵ
Ｓを介してＲＡＭ　（ランダム・アクセス・メモリ），
ＲＯＭ（リード・オンリ・メモリ）及びＥＰＲＯＭが接
続される。上記バスＢＵＳには、マイクロプロセッサＭ
ＰＵにより生或されたアドレス信号を伝えるアドレスバ
スと、各装置間でデータの授受のために用いられるデー
タバス及び各種制御信号を伝えるコントロールバスから
なる。

この実施例のＥＰＲＯＭは、前記のようなオートベリフ
ァイ機能を備えており、未書込みの記憶エリアを持つも
のである． 例えばマイクロコンピュータシステムがボード構成から
なる場合、マイクロプロセッサＭＰＵ、ＲＡＭ，ＲＯＭ
及びＥＰＲＯＭのそれぞれがプリント基板等の実装基板
に搭載される．それ故、ＥＰＲＯＭが実装される実装基
板には、書込み用の高電圧ＶＰＰを発生させる電源回路
が搭載されるものである。この電源回路としては、チャ
ージポンプ回路等を利用して、５■のような比較的低い
電源電圧から１１　＋　２　Ｖのような高い電圧を発生
させる回路を用いるものとしてもよい。また、上記ＥＰ
ＲＯＭの実装基板には，特に制限されないが、書込み制
御回路が設けられる。この書込み制御回路は、マイクロ
プロセッサＭＰＵからの書込み動作が指示されると，前
記のようなオートベリファイ設定のための制御信号ＣＥ
とＯＥを発生させる．このとき、マイクロプロセッサＭ
ＰＵがＥＰＲＯＭの連続したアドレスへの書込みを行う
ときには、書込み短縮化のためにページプログラムモー
ドが指示される。それ故，上記書込み制御回路は、それ
に応じたページプログラムモードの設定も行う。

そして、マイクロプロセッサＭＰＵから供給されるアド
レス信号のうち、上位アドレス信号Ａｉは前記のように
ラッチ回路に保持するとともに、下位のアドレス信号に
応じて４バイトのデータがシリアルに入力される．この
ようなデータの入力は、マイクロプロセッサＭＰＵから
みれば．ＲＡＭに対する書込みと同様な動作によって行
われる。

上記のようなデータの入力の後に書込み制御回路が上記
チツプイネーブル信号ＣＥをローレベルに維持するので
、ＥＰＲＯＭでは前記のようなオートベリファイモード
が実行される。

それ故、マイクロプロセッサＭＰＵは、その間ＲＡＭや
ＲＯＭをアクセスして他のデータ処理のための動作を行
うことができる。例えば、前記のようなＥＰＲＯＭ内部
においてオートプログラムエンド信号ＡＰＥが形或され
、単位のオートベリファイモードが終了すると、マイク
ロプロセッサＭＰＵに割込み等をかけてＥＰＲＯＭのア
クセスを促して書込み終了又は書込み不能を知られる。

これにより，システムのスループットの大幅な向上が可
能になる。また、ＥＰＲＯＭの実装基板にＲＡＭ等から
なるバッファメモリを設け、それにマイクロプロセッサ
ＭＰＵから一連のデータを書き込んでおいて、それをＥ
ＰＲＯＭに連続して書き込むようにしてもよい。

この実施例のようなオートベリファイ機能が付加された
ＥＰＲＯＭでは、上記のようにマイクロプロセッサＭＰ
Ｕからの書込みが簡単に行える６それ故、専らシステム
に実装される前にＥＰＲＯＭライタにより書込みが行わ
れる従来のＥＰＲＯＭに比べて、その用途の拡大を図る
ことができるものとなる．例えばＥＰＲＯＭの特徴であ
るデータの不揮発性を生かして、マイクロプロセッサＭ
ＰＵが処理した不揮発化したいデータの保持が簡単にな
る。

上記実施例によれば以下の作用効果を得ることができる
． （１）チップイネーブル信号ＣＥとアウトプットイネー
ブル信号ＯＥのレベルを相違させることによってプログ
ラムベリファイモードのようなプレリードモードを設定
した後に、チップイネーブル信号ＣＥをローレベルから
ハイレベルに変化させて双方の外部制御信号ＣＥ，ＯＥ
のレベルを一致させることにより新たに追加すべきオー
トベリファイモードを設定するから、双方の外部制御信
号ＣＥ，ＯＥを同じタイミングで同一レベルに変化させ
て当該オートベリファイモードを設定するというような
厳格なタイミング制御が不要になり，また換言すれば外
部制御信号ＣＥ，ＯＥのレベルが前記プレリードモード
設定のためのレベルとは逆転してプログラムモードが設
定されてしまうことを完全に防止することができるよう
になる．したがって、チップイネーブル信号ＣＥ及びア
ウトプットイネーブル信号ＯＥの変化によってオートベ
リファイモードの設定を容易に行うことができるため、
そのオートベリファイモードの設定を、ＥＰＲＯＭライ
タのような書込み装置の専用化を伴わず、しかも３値入
力検出を採用するときに問題になるような回路構或上そ
してスペースファクタの点においても容易化することが
できるという効果がある６ （２）オートベリファイモードの設定後にチップイネー
ブル信号ＧＥ及びアウトプットイネーブル信号ＯＥのレ
ベルを前記プレリードモードと同じ状態に戻すことによ
り、そのオートベリファイモードの設定状態を確認可能
とするチェックリードモードが設定されることにより、
オートベリファイモードの設定操作に対する信頼性が向
上する。

（３）チェックリードモードが設定されたときに、その
前のプレリードモードで読み出されたメモリセルデータ
の反転データを外部に読み出すようにすることにより、
チェックリードモードによるオートベリファイモードの
設定状態確認を容易化することかできる． （４）内部回路で書込み時間を管理すると共に外部から
指定されるアドレスの不揮発性記憶素子に書込みを行い
、その書込み後に自動的にプログラムベリファイのため
の読出し動作を行うオートベリファイモードをＥＰＲＯ
Ｍが採り得るようにすることにより、ＥＰＲＯＭライタ
による書込みはもとより、オンボード状態においても、
書込み確認を伴う書込み動作の制御を簡素化することが
できる。

（５）オートベリファイモードにおけるオートベリファ
イでは内部でデータ比較を行って一致／不一致信号を出
力する構成を採用することにより、そのような比較動作
をマイクロプロセッサが行わなくても済むようになり，
完全に書込みが終了するまでマイクロプロセッサを他の
データ処理に振り向けることができ、システムのスルー
プットを一層向上させることができる。

〔実　施　例２〕 第６図には、欠陥救済に関する本発明を適用したＥＰＲ
ＯＭの一実施例ブロック図が示されている．同図に示さ
れる各回路ブロックは、公知の半導体集積回路製造技術
によって，単結晶シリコンのような１個の半導体基板に
形成されている。

特に制限されないが、本実施例のＥＰＲＯＭは４Ｍビッ
トの記憶容量を持つメモリセルアレイＭＡＲＹｘを含み
，アドレス入力端子Ａ．〜Ａｎ．データ入出力端子Ｄ０
〜Ｄ７、及び制御信号の入力端子Ｃａ−Ｃ，を備える．
ここで制御端子Ｃ０は、チップイネーブル信号ＣＥの入
力端子，制御端子Ｃ４はアウトプットイネーブル信号Ｏ
Ｅの入力端子、そして制御端子Ｃ２は書込み高電圧ＶＰ
Ｐの入力端子とされる．尚、第６図において１対の電源
端子は図示されていない。

前記メモリセルアレイＭ　Ａ　Ｒ　Ｙ　ｘは、公知のＥ
ＰＲＯＭと同様にワード線とデータ線との各交差点にコ
ントロールゲー１〜とフローティングゲートとを有する
スタックゲート構造の不揮発性記憶素子が配置されてな
り、上記記憶素子のコントロールゲートはワード線に、
ドレインはデータ線に、ソースは回路の接地電位点にそ
れぞれ結合されている．ロウアドレスバッファＲＡＤＢ
ｘ及びカラムアドレスバッファＣＡＤＢｘは，外部端子
から供給されるアドレス信号を受けて、内部アドレス信
号を形成する．上記内部アドレス信号のうち、Ｘ系（ロ
ウ系）のアドレス信号は、ロウデコーダ回路ＬＤＣｘに
供給され、ここでその解読が行われる．ロウデコーダ回
路ＬＤＣｘは、上記アドレス信号を解読して、メモリセ
ルアレイＭＡＲＹｘの１本のワード線を選択する．上記
内部アドレス信号のうち、Ｙ系（カラム系）のアドレス
信号は、カラムデコーダ回路ＣＤＣｘに供給され、ここ
でその解読が行われる．カラムデコーダ回路ＣＤＣＸは
、上記アドレス信号を解読してデータ線選択信号を形成
する．カラム選択ゲート回路ＣＳＧｘは，上記データ線
選択信号によりスイッチ制御されるスイッチＭＯＳＦＥ
Ｔから構威され、選択されたデータ線を共通データ線Ｃ
Ｄ，〜ＣＤ，に接続させる．上記記憶素子の書込み動作
においては、そのドレインとコントロールゲートに比較
的高い電圧を供給することが必要である．それ故、上記
各デコーダ回路ＬＣＤｘとＣＤＣｘは、書込み動作のた
めに５ｖ系の比較的低いレベルのデコード出力を受けて
、約１２Ｖ系の高いレベルに変換するレベル変換機能を
持つ． 前記共通データ線ＣＤ，〜ＣＤ，には、書込みデータに
従った書込み電圧を与える書込み回路ＰＭＣｘの出力端
子とセンスアンプＳＡｘの入力端子が結合されている．
書込み回路ＰＭＣｘはデータ人カバッファＤＩＢｘを介
してデータ入出力端子Ｄ６〜Ｄ１から書込みデータが与
えられる６また、センスアンブＳＡｘの出力はデータ出
力バツファＤＯＢｘを介してデータ入出力端子Ｄ０〜Ｄ
７に与えられる。

制御回路ＣＯＮＴｘは，書込み用高電圧ＶＰＰ、チップ
イネーブル信号ＣＥ、及びアウトプットイネーブル信号
ＯＥを受けて内部動作モード制御や指定された動作モー
ドに従った各種制御信号を生或する． 本実施例のＥＰＲＯＭは、メモリセルアレイＭＡＲＹｘ
に欠陥がある場合には２ＭビットのＥＰＲＯＭとして救
済されるようになっている．２ＭビットのＥＦＲＯＭは
，通常その内部動作制御のための外部制御信号としてプ
ログラム信号の入力を必要とする．したがって、前記制
御回路ＣＯＮＴｘは、制御信号φＳｅ，によって２Ｍビ
ットＥＰＲＯＭとしての動作が選択される場合にはプロ
グラム信号ＰＧＭをも含めて内部動作制御を行うための
論理も備えている。即ち、制御回路ＣＯＮＴｘは４Ｍビ
ットＥＦＲＯＭとしての動作制御論理と２ＭビットＥＦ
ＲＯＭとしての動作制御論理とを選択可能に内蔵してい
る． ここで，本実施例のＥＰＲＯＭの動作モードは，特に制
限されないが，電源投入後における低消費電力モードと
してのスタンバイモード、メモリセルデータの読出しモ
ードとしてのリードモード、メモリセルに対する書込み
モードとしてのプログラムモード，書込みデータの検証
のための読出しモードとしてのプログラムベリファイモ
ードを含む．例えば４ＭビットＥＦＲＯＭの場合、スタ
ンバイモードは書込み用高電圧ＶＰＰが印加されていな
い状態においてチップイネーブル信号ＣＥがハイレベル
にされることによって設定される．リードモードは書込
み用高電圧ＶＰＰが印加されていない状態においてチッ
プイネーブル信号ＧＥがローレベル、そしてアウトプッ
トイネーブル信号ＯＥがローレベルにされることによっ
て設定される．プログラムモードは書込み用高電圧Ｖｐ
Ｐが印加されている状態においてチップイネーブル信号
ＣＥがローレベル、そしてアウトプットイネーブル信号
ＯＥがハイレベルにされることによって設定され、外部
から指定されている書込みアドレスに書込みデータが書
き込まれる．前記プログラムベリファイモードは、プロ
グラムモードが設定されてチップイネーブル信号ＧＥが
ハイレベルに戻された後アウトプットイネーブル信号Ｏ
Ｅがローレベルに変化されることによって設定され、プ
ログラム動作で指定されている書込みアドレスのメモリ
セルデータが外部に読み出される。また、２ＭビットＥ
ＦＲＯＭの場合には、プログラムモ一ドの設定や書込み
動作タイミングの生成にプログラム信号ＰＧＭを用いる
．尚，制御回路ＣＯＮＴｘは，内部動作制御信号として
、チップ選択状態に呼応して内部回路を活性化するため
の制御信号ｃｅ、データ読出し動作を制御するための制
御信号ｄｏｃ、センスアンプの活性化信号ＳａＱ、書込
み動作の制御信号ｗｅなどを出力すると共に，アドレス
デコーダに対する電源電圧Ｖｄｄと書込み用高電圧Ｖｐ
Ｐの選択制御を行う。

前述のように本実施例のＥＰＲＯＭは，メモリセルアレ
イＭＡＲＹｘに欠陥がある場合には２ＭビットのＥＰＲ
ＯＭとして救済されるようになっているが、２Ｍビット
ＥＦＲＯＭは通常プログラム信号ＰＧＭの入力も必要と
する反面、アドレス信号は４ＭビットＥＦＲＯＭに比べ
てｌビット少なくて済む。そこで、前記アドレス入力端
子Ａｎを、４ＭビットＥＦＲＯＭにおける最上位アドレ
スビットａｎの入力端子と，救済を受ける場合の２Ｍビ
ットＥＰＲＯＭにおけるプログラム信号ＰＧＭの入力端
子とに兼用する。このアドレス入力端子Ａｎには１ビッ
ト分のアドレス入カバッファＡＩＢｎ及びプログラム信
号ＰＧＭのための制御信号入カバソファＣＩＢの入力端
子に結合されている． 前記アドレス人カバソファＡＩＢｎ及び制御信号人カバ
ソファＣＩＢは動作選択回路ＳＥＬＬのプログラム状態
によって何れか一方が動作可能な状態即ちチップ選択状
態において活性化され得る状態に制御される。動作選択
回路ＳＥＬＬは、例えば第７Ａ図に示されるように電源
端子Ｖｄｄにｌ対のＰチャンネル型ＭＯＳＦＥＴＱＩ，
Ｑ２が並列接続されると共に、双方のドレイン電極と接
地端子Ｖｓｓとの間にプログラムヒューズＦＵＳ１が結
合されている。そして、ＭＯＳＦＥＴＱＩ，Ｑ２とプロ
グラムヒューズＦＵＳＩとの結合ノードに帰還用インバ
ータＩＮＶＩの入力端子を結合してその出記端子をＭＯ
ＳＦＥＴＱ２のゲート電極に接続し、さらに前記インバ
ータＩＮＶＩに別のインバータＩＮＶ２を直列接続する
．尚、前記ＭＯＳＦＥＴＱＩのゲート電極には、チップ
イネ？ブル信号ＧＥが選択レベルにされることに呼応し
てローレベルにアサー卜される内部制御信号Ｃｅが与え
られる．この動作選択回路ＳＥＬＬにおいて、ヒューズ
ＦＵＳｌの非熔断状態では制御信号φｓｅ■はローレベ
ルに固定され、また，ヒューズＦＵＳｌの熔断状態では
制御信号φｓｅエはハイレベルに固定される．したがっ
て、ヒューズＦＵＳ１の熔断の可否によってアドレス人
カバッファＡＩＢｎ又は制御信号人カバソファＣＩＢの
何れか一方が動作可能な状態に制御される。例えば制御
信号φｓｅ■，φｓｅ，は夫々ローレベルが動作選択レ
ベルもしくはイネーブルレベルとされる。

前記アドレス人カバソファＡＩＢｎは、その動作が選択
される場合にはアドレス入力端子Ａｎから供給されるア
ドレスビットａ０を内部相補アドレス信号に変換してロ
ウデコーダＬＤＣｘに出力する。このとき制御信号人カ
バッファＣＩＢの出力はアドレス入力端子Ａｎの入力レ
ベルとは無関係に所定のレベルに固定されると共に、制
御信号？ｓｅエが制御回路ＣＯＮＴｘに与えられること
により当該制御回路ＣＯＮＴｘでは４ＭビットＥＰＲＯ
Ｍとしての動作制御論理が選択される．一方、アドレス
人カバッファＡ　Ｉ　Ｂ　ｎの動作が非選択にされる場
合には、制御信号入力バッファＣＩＢの動作が選択され
、アドレス入力端子Ａｎから供給されるプログラム信号
ＰＧＭが制御回路ＣＯＮＴｘに供給可能にされ、且つ、
制御信号φｓｅ■にて当該制御回路ＣＯＮＴｘでは２Ｍ
ビットＥＦＲＯＭとしての動作制御論理が選択される。

このとき、入力動作が禁止されるアドレス人カバッファ
Ａ４Ｂｎはアドレス入力端子Ａｎの入力レベルとは無関
係な所定のレベルの信号を出力する。

この出力レベルはメモリセルの欠陥位置に従って決定さ
れる．例えば欠陥メモリセルが最上位アドレスビットで
決定される上位側に含まれている場合には下位側を選択
し得る信号を出力することが必要になり、欠陥メモリセ
ル位置が逆の場合には上位側を選択し得る信号を出力す
ることが必要になる。そこで、斯る選択を行うためのア
ドレス選択回路ＳＥＬ２の出力がアドレス人カバソファ
ＡＩＢｎに与えられるようになっている。このアドレス
選択回路ＳＥＬ２は、例えば第７Ｂ図に示されるように
、電源端子Ｖｄｄに１対のＰチャンネル型ＭＯＳＦＥＴ
Ｑ３，Ｑ４が並列接続されると共に、双方のドレイン電
極と接地端子Ｖｓｓとの間にプログラムヒューズＦＵＳ
２が結合されている．そして、ＭＯＳＦＥＴＱ３，Ｑ４
とプログラムヒューズＦＵＳ１との結合ノードに帰還用
インバータＩＮＶ３の入力端子を結合してその出力端子
をＭＯＳＦＥＴＱ４のゲート電極に接続し、さらに前記
インバータＩＮＶ３に別のインバータＩＮＶ４を直列接
続して構成される。尚、前記ＭＯＳＦＥＴＱ３のゲート
電極には，チップイネーブル信号ＧＥが選択レベルにさ
れることに呼応してローレベルにアサー卜される内部制
御信号Ｃｅが与えられる．この動作選択回路ＳＥＬ２に
おいて、ヒューズＦＵＳ２の非熔断状態では制御信号φ
Ｓｅ２はローレベルに固定され，また、ヒューズＦＵＳ
２の熔断状態では制御信号φｓｅ，はハイレベルに固定
される。したがって、ヒューズＦＵＳ２の熔断の可否に
よってアドレス人カバッフ７ＡＩＢ，の出力レベルを決
定することができる．本実施例のＥＰＲＯＭによれば以
下の作用効果を得ることができる。

（１）ウエーハプロセスを完了した後のブローブテスト
などによりメモリセルに欠陥がないと判断された場合に
は前記選択回路ＳＥＬＬ，ＳＥＬ２に含まれるヒューズ
ＦＵＳＩ，ＦＵＳ２を熔断することなくそのままの状態
にしておく。これによりＥＦＲＯＭは４ＭビットのＥＰ
ＲＯＭとして動作可能になる．一方、メモリセルに欠陥
がある場合には、ヒューズＦＵＳ　１を熔断すると共に
欠陥ビットの位置に応じてヒューズＦＵＳ２の熔断の可
否を決定する。これによりＥＰＲＯＭは２ＭビットのＥ
ＰＲＯＭとして動作可能にされる。したがって、４Ｍビ
ットＥＦＲＯＭチップにメモリセルの欠陥があってもそ
れを２ＭビットのＥＰＲ○Ｍチップとして救済すること
が可能になる。尚，このようにして救済された場合には
ＥＰＲＯＭライタなどによって書込みを行うために必要
な製品チップの情報を変更しなければならないが、その
ようなシリコンシグネチャーをメモリセルアレイＭ　Ａ
　Ｒ　Ｙ　ｘに含まれる所定の不揮発性記憶素子で構成
している場合にはその領域に２ＭビットＥＦＲＯＭを特
定するために必要な情報を書き込んでおけばよい． （２）欠陥メモリセルがアドレス信号の最上位ビットの
レベルによって決定される上位側又は下位側の何れか一
方に存在している限り欠陥ビットの数がいくらあっても
２ＭビットＥＦＲＯＭチップとして救済することができ
る． 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく，その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、オートベリフ
ァイモードを設定可能なＥＰＲＯＭとしては，ベリファ
イモードやオートベリファイモードのとき読出し信号を
外部に出力する構成であってもよい。この場合には、外
部のマイクロプロセッサ又は書込み装置により書込みデ
ータとの一致／不一致の判定が行われるものとなる． また、オートベリファイモードのような新規動作モード
の設定に用いる外部制御信号はチップイネーブル信号Ｃ
Ｅ及びアウトプットイネーブル信号ＯＥに限定されず、
適宜のレベル信号に変更することができる．また、オー
トベリファイモードのような新規動作モードの設定状態
を確認するために読み出されるデータはその前に設定さ
れるプログラムベリファイモードのような動作モードに
よって読み出されるメモリセルデータの反転レベルに限
定されず、予め決定されているコード情報であってもよ
い．また、オートベリファイモードは必ずしもページプ
ログラムモードと対を成して設定される場合に限定され
ず，最小アクセス単位ビット毎に動作させるようにする
こともできる。

また、記憶容量を２のべき乗単位で減少させてチップを
救済可能なＥＰＲＯＭにおいて所要のアドレスビットの
間で選択される外部制御信号はプログラム信号ＰＧＭに
限定されない。また、上記実施例では救済されるべきＥ
ＰＲＯＭの記憶容量は半分にされるが，例えば１／４の
記憶容量をもって救済するようにしてもよい．この場合
にはアドレス信号の上位２ビットに関して個別的なアド
レス入力バッファとアドレス選択回路が必要になる。

以上の説明では主として本発明者によってなされた発明
をＥＰＲＯＭに適用した場合について説明したが、本発
明はそれに限定されるものではなく、電気的に書込み消
去可能なＥＥＰＲＯＭにも適用することができ、またメ
モリ単体チップだけでなくそのような半導体記憶装置を
１チップのマイクロコンピュータのような半導体集積回
路に含めて構成することもできる． 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである． すなわち、２種類の外部制御信号のレベルを相違させる
ことに基づいて第１動作モードを設定した後に、外部制
御信号の一方をさらに変化させて当該２種類の外部制御
信号のレベルを一致させることにより新たに追加すべき
第２動作モードを設定するから、双方の外部制御信号を
全く同じタイミングで同一レベルに変化させて第２動作
モードを設定するというような厳格なタイミング制御が
不要になり、また換言すれば２種類の外部制御信号のレ
ベルが第１動作モード設定のためのレベルとは逆転して
不所望な動作モードが設定されてしまうことを完全に防
止することができる。したがって既存の外部制御信号の
変化によって新たに追加すべき動作モードの設定を容易
に行うことができるため、新たに追加すべき動作モード
の設定を、ＥＰＲＯＭライタのような書込み装置の専用
化を伴わず、しかも３値入力検出を採用するときに問題
になるような回路構或上そしてスペースファクタの点に
おいても容易化することができるという効果がある． そして第２動作モード設定の後に当該外部制御信号を第
１動作モードと同じ状態に戻すことにより、その第２動
作モードの設定状態が確認可能にされる第３動作モード
が設定されるから、新たに追加されるべき第２動作モー
ドの設定に対する信頼性を向上させることができるとい
う効果がある。

また，第３動作モードを設定したとき、その前の第１動
作モードで読み出されたメモリセルデータの反転データ
を外部に読み出すようにすることにより、第３動作モー
ドによる第２動作モードの設定状態確認を容易化するこ
とができる。

そして，内部回路で書込み時間を管理すると共に外部か
ら指定されるアドレスの不揮発性記憶素子に書込みを行
い、その書込み後に自動的にプログラムベリファイのた
めの読出し動作を行うオートベリファイモードをＥＰＲ
ＯＭが採り得るようにすることにより、ＥＰＲＯＭライ
タによる書込みはもとより、オンボード状態においても
、書込み確認を伴う書込み動作の制御を簡素化すること
ができる． また、記憶容量に応じて外部制御信号の種類や数が相違
される複数種類の半導体記憶装置の動作制御機能が選択
されると共に、メモリセルの欠陥の規模並びに欠陥位置
に応じて２のべき乗単位で記憶容量が減少されることに
より、記憶容量に応じて外部制御信号の種類や数が相違
されるという制約の下において、メモリセルの欠陥の規
模並びに欠陥位置に応じて２のべき乗単位で記憶容量を
減少させてチップを救済することができるという効果が
ある．

【図面の簡単な説明】

第１図はモード設定に関する本発明が適用されたＥＰＲ
ＯＭの一実施例ブロック図、 第２Ａ図はプログラムモードとプログラムベリファイモ
ードの説明図、 第２Ｂ図はオートベリファイモード設定に関する説明図
、 第３Ａ図はそのオートベリファイモードの設定から第１
回目の書込みとべリファイモードまでを全体的に説明す
るためのタイミング図、第３Ｂ図は第２回目の書込みと
べリファイモードを説明するためのタイミング図， 第３Ｃ図は追加書込み動作と終了動作を説明するための
タイミング図、 第４図はコントロールラッチ回路の一例回路図、第５図
は第１図のＥＰＲＯＭが用いられるマイクロコンピュー
タシステムの一例概略ブロック図、第６図は欠陥救済に
関する本発明が適用されたー実施例ブロック図、 第７Ａ図は動作選択回路の一例回路図、第７Ｂ図はアド
レス選択回路の一例回路図である。 ＭＡＲＹ・・・メモリセルアレイ、ＡＤＢ・・・アドレ
スバッファ、ＡＤＬ・・・アドレスラッチ回路、ＬＤＣ
・・・ローデコーダ回路、ＣＤＣ・・・カラムデコーダ
回路．ＣＳＧ・・・カラム選択ゲート回路、ＳＡ・・・
センスアンプ．ＰＭＣ・・・プログラム回路．ＤＬ・・
・データラッチ回路、ＤＯＢ・・・データ出力バッファ
、ＦＯＲ・・・データ比較回路．ＤＩＢ・・・データ人
カバソファ，ＡＶＣＮＴ・・・オートベリファイ制御回
路、ＲＯ・・・リングオシレータ．ＰＣＴＲ・・・分周
カウン夕回路、ＣＣＴＲ・・・出力カウンタ回路、ＣＯ
ＮＴ・・・制御回路、ＣＥ・・・チップイネーブル信号
、ＯＥ・・・アウトプットイネーブル信号，ＣＩＢ・・
・制御信号人カバッファ、ＡＩＢｎ・・・アドレス人カ
バソファ、ＳＥＬＬ・・・動作選択回路、ＳＥＬ２・・
・アドレス選択回路。 第　　１　　図 第２ＡｖＡ 第２ＢＥ テ゛′−ダ　　　　　　　　　　　　　　ぞりぐルチ＋
ク耳千ｒ゛−ク第 第 ４ 図 ５ 図 第 ６ 図

Claims (1)

1. 【特許請求の範囲】 １、電気的に書込み可能な不揮発性記憶素子がマトリク
   ス配置されて成るメモリセルアレイを備え、外部制御信
   号の状態に従って内部動作モードを決定する制御手段を
   含んだ半導体記憶装置において、 前記外部制御信号は第１外部制御信号及び第２外部制御
   信号を含み、 前記制御手段は、 前記第１及び第２外部制御信号のレベルの組合せによっ
   て設定されるデータ読出しを可能とする第１動作モード
   と、 第１動作モードの設定後に続けて前記第１外部制御信号
   のレベルだけを変化させることによって設定される第２
   動作モードと、 この第２動作モード設定状態において前記第１外部制御
   信号を元の状態に戻すことによって前記第２動作モード
   の設定状態を示す特定情報を読出し可能にする第３動作
   モードと、 を選択的に設定可能にされて成る、 ものであることを特徴とする半導体記憶装置。 ２、前記第１動作モードはプログラムベリファイのため
   のデータ読出しモードであり、 前記第３動作モードは、第１動作モードで指定されたア
   ドレスのメモリセルデータに対する反転データを外部に
   読出し可能にする動作モードである、 請求項１記載の半導体記憶装置。 ３、前記第２モードは、内部回路で書込み時間を設定す
   ると共に外部から指定されるアドレスの不揮発性記憶素
   子に書込みを行い、その書込み後に自動的にプログラム
   ベリファイのための読出し動作を行うオートベリファイ
   モードである、 請求項２記載の半導体記憶装置。 ４、電気的に書込み可能な不揮発性記憶素子がマトリク
   ス配置されて成るメモリセルアレイを備え、外部制御信
   号の状態に従って内部動作モードを決定する制御手段を
   含んだ半導体記憶装置において、 前記制御手段は、記憶容量に応じて外部制御信号の種類
   や数が相違される複数種類の半導体記憶装置のための動
   作制御機能を含み、 外部アドレス信号の特定ビットに応するアドレス入力回
   路の入力端子と、特定外部制御信号を前記制御手段に導
   くための信号線とに共通接続された外部端子と、 前記アドレス入力回路の動作又は前記特定外部制御信号
   を利用する動作制御機能を選択制御する動作選択回路と
   、 前記特定外部制御信号を利用する制御機能の選択状態に
   おいてメモリセルアレイの欠陥部分を非選択にするため
   に前記アドレス入力回路の出力状態を決定するアドレス
   選択回路と、 を含んで成るものであることを特徴とする半導体記憶装
   置。 ５、前記動作選択回路及びアドレス選択回路は、内蔵ヒ
   ューズに対する熔断の可否によってその選択状態がプロ
   グラムされて成る、 請求項４記載の半導体記憶装置。