JPH0660200A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 汎用的に利用されるＰＲＯＭライタを利用し
て内蔵フラッシュメモリを書換え可能にするマイクロコ
ンピュータを提供することにある。 【構成】 ＣＰＵ１１と、電気的に書換え可能な不揮発
性のフラッシュメモリＦＭＲＹ２とを、１個の半導体基
板に含み、ＰＲＯＭライタ３０の指示に従って内蔵フラ
ッシュメモリを書換え可能にする動作モードを備え、そ
の動作モードが設定された状態において外部から書込み
可能にされるコマンドラッチ手段２１と、これにラッチ
されたコマンドを解析するコマンド解析手段２２と、解
析された内容に応じてフラッシュメモリの書換えのため
の手順制御を行うシーケンス制御手段２３とを備えてマ
イクロコンピュータＭＣＵ１を構成する。コマンド解析
手段２１及びシーケンス制御手段はＣＰＵ１０によって
実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に書換え可能な
不揮発性のフラッシュメモリを内蔵したデータ処理装
置、さらには当該内蔵フラッシュメモリを単体フラッシ
ュメモリと同様にＰＲＯＭライタのような外部装置で書
換え可能にする技術に係り、例えばマイクロコンピュー
タに適用して有効な技術に関するものである。

【０００２】

【従来の技術】特開平１−１６１４６９号には、プログ
ラム可能な不揮発性メモリとしてＥＰＲＯＭ（イレーザ
ブル・アンド・プログラマブル・リード・オンリ・メモ
リ）またはＥＥＰＲＯＭ（エレクトリカリ・イレーザブ
ル・アンド・プログラマブル・リード・オンリ・メモ
リ）を単一の半導体チップに搭載したマイクロコンピュ
ータについて記載されている。そのようなマイクロコン
ピュータにオン・チップ化された不揮発性メモリにはプ
ログラムやデータが保持される。ＥＰＲＯＭは紫外線に
より記憶情報を消去するものであるから、それを実装シ
ステムから取り外さなければ書換えを行うことができな
い。ＥＥＰＲＯＭは電気的に消去・書込みを行うことが
できるので、システムに実装された状態でその記憶情報
を書換えることができるが、それを構成するメモリセル
は、ＭＮＯＳ（メタル・ナイトライド・オキサイド・セ
ミコンダクタ）のような記憶素子のほかに選択トランジ
スタを必要とするため、ＥＰＲＯＭのメモリセルに比べ
て例えば２．５倍から５倍程度の大きさになり、相対的
に大きなチップ占有面積を必要とする。

【０００３】特開平２−２８９９９７号には一括消去型
ＥＥＰＲＯＭについて記載されている。この一括消去型
ＥＥＰＲＯＭは本明細書におけるフラッシュメモリと同
意義に把握することができる。フラッシュメモリは、電
気的な消去・書込みによって情報を書換え可能であっ
て、ＥＰＲＯＭと同様にそのメモリセルを１個のトラン
ジスタで構成することができ、メモリセルの全てを一括
して、またはメモリセルのブロックを一括して電気的に
消去する機能を持つ。したがって、フラッシュメモリ
は、システムに実装された状態（オンボード）でそれの
記憶情報を書換えることができると共に、その一括消去
機能により書換え時間の短縮を図ることができ、さら
に、チップ占有面積の低減にも寄与する。

【０００４】

【発明が解決しようとする課題】本発明者はフラッシュ
メモリを搭載したマイクロコンピュータについて検討し
た。フラッシュメモリを内蔵したマイクロコンピュータ
は、オンボード書き換えが可能であるが、ユーザの使い
方を考えた場合には初期の書き込みはオンボードではな
く基板実装前にＰＲＯＭライタのような書込み装置を利
用して書き込んだ方が効率のよい場合がある。そこで、
斯るフラッシュメモリ内蔵マイクロコンピュータにおい
ても、ソケットアダプタを介してＰＲＯＭライタのよう
なＥＰＲＯＭやＥＥＰＲＯＭの書込みなどに汎用的に利
用される書込み装置に結合し、この書込み装置で書込み
可能な機能をサポートすることの必要性を見出した。こ
のとき、フラッシュメモリの書込み並びに消去は、ＥＰ
ＲＯＭやＥＥＰＲＯＭに比べて複雑な制御が要求され
る。特に消去の場合フラッシュメモリ特有の問題である
過消去（消去を行い過ぎるとメモリセルトランジスタの
しきい値電圧が小さく成り過ぎ、さらには負になって、
正常な読み出しができなくなる現象）を避けるため、消
去前に書込みレベルを均一化するためのプレライトを行
ったり、ベリファイを行いながら少しずつ消去を行うと
いった消去手法が必要になる。このような処理のための
制御手順を汎用的なＰＲＯＭライター側に委ねようとす
ると無理があり、また、フラッシュメモリ内蔵マイクロ
コンピュータ専用のＰＲＯＭライタのような書込み装置
で対処することも現実的ではない。

【０００５】本発明の目的は、回路基板実装前にＰＲＯ
Ｍライタのような外部装置を利用して情報書込みを行う
ときの使い勝手の良好なフラッシュメモリ内蔵型のデー
タ処理装置を提供することにある。本発明の別の目的
は、汎用的に利用されるＰＲＯＭライタのような外部装
置を利用して内蔵フラッシュメモリを書換え可能にする
データ処理装置を提供することにある。さらにこのと
き、外部装置による情報書込みのために新たに内蔵すべ
き回路規模の増大を極力抑えたデータ処理装置を提供す
ることにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、中央処理装置と、電気的に書換
え可能な不揮発性のフラッシュメモリとを、１個の半導
体基板に含み、外部装置の指示に従って内蔵フラッシュ
メモリを書換え可能にする動作モードを備え、その動作
モードが設定された状態において外部から書込み可能に
されるコマンドラッチ手段と、これにラッチされたコマ
ンドを解析するコマンド解析手段と、解析された内容に
応じてフラッシュメモリの書換えのための手順制御を行
う制御手段とを、備えてデータ処理装置を構成する。

【０００９】外部装置によるフラッシュメモリの書換え
中において内蔵中央処理装置は、それとは別の処理を行
わなければならない必然性はなく、実質的に休眠状態で
あっても差し支えない。このとき、前記コマンド解析手
段や制御手段での処理を、内蔵中央処理装置に実行させ
ることによって、コマンド解析手段や制御手段のような
書換えのための専用回路を削減する。

【００１０】汎用的に利用されるＥＰＲＯＭライタのよ
うな外部装置は、少なくとも、不揮発性記憶素子に対す
る書換え用高電圧を印加し、書換えのためのアドレスや
データを書込み信号などに従ってフラッシュメモリを含
む対象半導体装置（ＬＳＩ）に供給するようになってい
る。このような外部装置は、コマンド、データ、及びア
ドレスを、データ処理装置に内蔵された中央処理装置と
は非同期で供給してくる。そこで、前記コマンドラッチ
手段にコマンドが書き込まれたことを示すフラグ手段
と、このフラグ手段が前記コマンドラッチ状態を示すと
きに、前記コマンドラッチ手段に代えて外部から書込み
可能にされるデータラッチ手段と、外部からアドレス情
報が書込み可能にされるアドレスラッチ手段とを更に備
え、外部装置から相互に別サイクルで書き込まれるコマ
ンドとデータ情報とのラッチ手段上での衝突を防止する
と共に、前記中央処理装置は、前記フラグ手段のコマン
ドラッチ状態に基づいてコマンドラッチ手段のコマンド
をリードするものである。

【００１１】前記フラグ手段に対する制御も中央処理装
置に委ねるならば、中央処理装置はバスサイクルを起動
して常にコマンドラッチ手段の内容をモニタしなければ
ならず、動作上無駄を生ずる。そこで、前記コマンドラ
ッチ手段のラッチ内容をデコードし、前記所定のコマン
ドをデコードすることによって前記フラグ手段をコマン
ドラッチ状態にセットするコマンドデコーダを備える。

【００１２】ラッチした全てのコマンドを中央処理装置
が解析していたのではそのコマンドで指示される動作が
タイミング上間に合わないものがある。例えば、フラッ
シュメモリからデータを読出すようなリードコマンドで
ある。これに対処するため、コマンドラッチ手段、デー
タラッチ手段、及びアドレスラッチ手段がフラッシュメ
モリと中央処理装置に接続される状態と、前記コマンド
ラッチ手段、データラッチ手段、及びアドレスラッチ手
段がフラッシュメモリに接続され中央処理装置には非接
続とされる状態とを、選択可能なゲート手段を内部バス
に設け、そのゲート手段を、前記所定のコマンド以外の
コマンドをデコードすることによって前記コマンドデコ
ーダで生成される信号によって制御するようにする。斯
るゲート手段が開いた状態において、フラッシュメモリ
はデータ処理装置の外部から直接リードアクセス可能に
される。前記リードコマンドが所定のコマンド以外のコ
マンドとされる。

【００１３】前記中央処理装置が実行すべきフラッシュ
メモリ書換えのための手順制御用プログラムは、フラッ
シュメモリに予め格納しておき、外部装置による書換え
動作モードの設定に呼応してそのプログラムをＲＡＭに
転送し、そのＲＡＭに転送された前記プログラムを中央
処理装置に実行させることができる。

【００１４】用途に応じてフラッシュメモリに格納すべ
き情報量がその情報の種類例えばプログラム、データテ
ーブル、制御データなどに応じて相違されることを考慮
した場合、システム（回路基板）への実装後、内蔵フラ
ッシュメモリの保持情報の部分的若しくは一部の書換え
に伴って、メモリブロックを一括消去した後の書込み動
作の無駄をなくして、書換え効率を向上させるには、前
記フラッシュメモリにおける一括消去可能な単位とし
て、相互に記憶容量の相違される複数個のメモリブロッ
クを割当てるとよい。

【００１５】

【作用】上記した手段によれば、外部装置から非同期で
与えられるコマンドに応じた書換えシーケンスを内蔵回
路で実現することは、外部装置にとってデータ情報とア
ドレス情報を与える前に、データ情報を与えるのと同様
にしてコマンドをデータ処理装置に与えればよく、汎用
的に利用されるＰＲＯＭライタのような外部装置にソケ
ットアダプタを介して結合することによって、データ処
理装置の内蔵フラッシュメモリに対する情報書込みを可
能にする。

【００１６】コマンドによって指示される書換えのため
のシーケンスを内蔵中央処理装置が制御することは、そ
の制御のための専用回路を不要若しくは削減し、データ
処理装置のチップ面積低減を実現する。更に、書換えの
ための制御シーケンスは、中央処理装置が実行すべきソ
フトウェアで変更可能であり、このことは、フラッシュ
メモリを構成する記憶素子の特性に合わせて書き込み時
間などの条件設定を可能にする。

【００１７】

【実施例】本発明の実施例を以下の項目にしたがって説
明する。 〔１〕フラッシュメモリの原理 〔２〕記憶容量を相違させた複数メモリブロック化 〔３〕ＰＲＯＭライタによるコマンド方式の情報書込み
原理 〔４〕マイクロコンピュータ 〔５〕内蔵フラッシュメモリ 〔６〕コマンド方式対応ハードウェア 〔７〕ＰＲＯＭライタによる情報書込みなどのコマンド
仕様 〔８〕オンボードでの情報書込み

〔９〕コマンド方式による情報書込み動作（コマンド対
応） 〔１０〕コマンド方式による情報書込み時のＰＲＯＭラ
イタの動作 〔１１〕コマンド方式による情報書き込み時のＣＰＵの
動作 〔１２〕ＰＲＯＭライタによる書込み仕様の単体フラッ
シュメモリＬＳＩとの互換性

【００１８】〔１〕フラッシュメモリの原理

【００１９】図３１にはフラッシュメモリの原理が示さ
れる。同図（Ａ）に例示的に示されたメモリセルは、２
層ゲート構造の絶縁ゲート型電界効果トランジスタによ
り構成されている。同図において、１はＰ型シリコン基
板、２は上記シリコン基板１に形成されたＰ型半導体領
域、３，４はＮ型半導体領域である。５はトンネル絶縁
膜としての薄い酸化膜６（例えば厚さ１０ｎｍ）を介し
て上記Ｐ型シリコン基板１上に形成されたフローティン
グゲート、７は酸化膜８を介して上記フローティングゲ
ート５上に形成されたコントロールゲートである。ソー
スは４によって構成され、ドレインは３，２によって構
成される。このメモリセルに記憶される情報は、実質的
にしきい値電圧の変化としてトランジスタに保持され
る。以下、特に述べないかぎり、メモリセルにおいて、
情報を記憶するトランジスタ（以下メモリセルトランジ
スタとも記す）がＮチャンネル型の場合について述べ
る。

【００２０】メモリセルへの情報の書込み動作は、例え
ばコントロールゲート７及びドレインに高圧を印加し
て、アバランシェ注入によりドレイン側からフローティ
ングゲート５に電子を注入することで実現される。この
書込み動作により記憶トランジスタは、図３１の（Ｂ）
に示されるように、そのコントロールゲート７からみた
しきい値電圧が、書込み動作を行わなかった消去状態の
記憶トランジスタに比べて高くなる。

【００２１】一方消去動作は、例えばソースに高圧を印
加して、トンネル現象によりフローティングゲート５か
らソース側に電子を引き抜くことによって実現される。
図３１の（Ｂ）に示されるように、消去動作により記憶
トランジスタはそのコントロールゲート７からみたしき
い値電圧が低くされる。図３１の（Ｂ）では、書込み並
びに消去状態の何れにおいてもメモリセルトランジスタ
のしきい値は正の電圧レベルにされる。すなわちワード
線からコントロールゲート７に与えられるワード線選択
レベルに対して、書込み状態のしきい値電圧は高くさ
れ、消去状態のしきい値電圧は低くされる。双方のしき
い値電圧とワード線選択レベルとがそのような関係を持
つことによって、選択トランジスタを採用することなく
１個のトランジスタでメモリセルを構成することができ
る。記憶情報を電気的に消去する場合においては、フロ
ーティングゲート５に蓄積された電子をソース電極に引
く抜くことにより、記憶情報の消去が行われるため、比
較的長い時間、消去動作を続けると、書込み動作の際に
フローティングゲート５に注入した電子の量よりも多く
の電子が引く抜かれることになる。そのため、電気的消
去を比較的長い時間続けるような過消去を行うと、メモ
リセルトランジスタのしきい値電圧は例えば負のレベル
になって、ワード線の非選択レベルにおいても選択され
るような不都合を生ずる。尚、書込みも消去と同様にト
ンネル電流を利用して行うこともできる。

【００２２】読み出し動作においては、上記メモリセル
に対して弱い書込み、すなわち、フローティングゲート
５に対して不所望なキャリアの注入が行われないよう
に、ドレイン及びコントロールゲート７に印加される電
圧が比較的低い値に制限される。例えば、１Ｖ程度の低
電圧がドレインに印加されるとともに、コントロールゲ
ート７に５Ｖ程度の低電圧が印加される。これらの印加
電圧によってメモリセルトランジスタを流れるチャンネ
ル電流の大小を検出することにより、メモリセルに記憶
されている情報の論理値“０”、“１”を判定すること
ができる。

【００２３】図３２は前記メモリセルトランジスタを用
いたメモリセルアレイの構成原理を示す。同図には代表
的に４個のメモリセルトランジスタＱ１乃至Ｑ４が示さ
れる。Ｘ，Ｙ方向にマトリクス配置されたメモリセルに
おいて、同じ行に配置されたメモリセルトランジスタＱ
１，Ｑ２（Ｑ３，Ｑ４）のコントロールゲート（メモリ
セルの選択ゲート）は、それぞれ対応するワード線ＷＬ
１（ＷＬ２）に接続され、同じ列に配置された記憶トラ
ンジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のドレイン領域（メ
モリセルの入出力ノード）は、それぞれ対応するデータ
線ＤＬ１（ＤＬ２）に接続されている。上記記憶トラン
ジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のソース領域は、ソー
ス線ＳＬ１（ＳＬ２）に結合される。

【００２４】図３３にはメモリセルに対する消去動作並
びに書込み動作のための電圧条件の一例が示される。同
図においてメモリ素子はメモリセルトランジスタを意味
し、ゲートはメモリセルトランジスタの選択ゲートとし
てのコントロールゲートを意味する。同図において負電
圧方式の消去はコントロールゲートに例えば−１０Ｖの
ような負電圧を印加することによって消去に必要な高電
界を形成する。同図に例示される電圧条件から明らかな
ように、正電圧方式の消去にあっては少なくともソース
が共通接続されたメモリセルに対して一括消去を行うこ
とができる。したがって図３２の構成において、ソース
線ＳＬ１，ＳＬ２が接続されていれば、４個のメモリセ
ルＱ１乃至Ｑ４は一括消去可能にされる。この場合、同
一ソース線につながるメモリセルトランジスタの数を変
えることによりメモリブロックのサイズを任意に設定す
ることができる。ソース線分割方式には図３２に代表的
に示されるようなデータ線を単位とする場合（共通ソー
ス線をデータ線方向に延在させる）の他にワード線を単
位とする場合（共通ソース線をワード線方向に延在させ
る）がある。一方、負電圧方式の消去にあっては、コン
トロールゲートが共通接続されたメモリセルに対して一
括消去を行うことができる。

【００２５】〔２〕記憶容量を相違させた複数メモリブ
ロック化

【００２６】図３４には一括消去可能なメモリブロック
の記憶容量を相違させたフラッシュメモリの一例回路ブ
ロック図が示される。

【００２７】同図に示されるフラッシュメモリＦＭＲＹ
１は、８ビットのデータ入出力端子Ｄ０〜Ｄ７を有し、
各データ入出力端子毎にメモリアレイＡＲＹ０〜ＡＲＹ
７を備える。メモリアレイＡＲＹ０〜ＡＲＹ７は、特に
制限されないが、相対的に記憶容量の大きなメモリブロ
ックＬＭＢと相対的に記憶容量の小さなメモリブロック
ＳＭＢとに２分割されている。図には代表的にメモリア
レイＡＲＹ０の詳細が示されているが、その他のメモリ
アレイＡＲＹ１〜ＡＲＹ７も同様に構成されている。

【００２８】夫々のメモリアレイＡＲＹ０〜ＡＲＹ７に
は前記図３１で説明した２層ゲート構造の絶縁ゲート型
電界効果トランジスタによって構成されたメモリセルＭ
Ｃがマトリクス配置されている。同図においてＷＬ０〜
ＷＬｎは全てのメモリアレイＡＲＹ０〜ＡＲＹ７に共通
のワード線である。同一行に配置されたメモリセルのコ
ントロールゲートは、それぞれ対応するワード線に接続
される。夫々のメモリアレイＡＲＹ０〜ＡＲＹ７におい
て、同一列に配置されたメモリセルＭＣのドレイン領域
は、それぞれ対応するデータ線ＤＬ０〜ＤＬ７に接続さ
れている。メモリブロックＳＭＢを構成するメモリセル
ＭＣのソース領域はソース線ＳＬ１に共通接続され、メ
モリブロックＬＭＢを構成するメモリセルＭＣのソース
領域はソース線ＳＬ２に共通接続されている。

【００２９】前記ソース線ＳＬ１，ＳＬ２には電圧出力
回路ＶＯＵＴ１，ＶＯＵＴ２から消去に利用される高電
圧Ｖｐｐが供給される。電圧出力回路ＶＯＵＴ１，ＶＯ
ＵＴ２の出力動作は、消去ブロック指定レジスタのビッ
トＢ１，Ｂ２の値によって選択される。例えば消去ブロ
ック指定レジスタのビットＢ１に”１”が設定されるこ
とによって各メモリアレイＡＲＹ０〜ＡＲＹ７の小メモ
リブロックＳＭＢだけが一括消去可能にされる。消去ブ
ロック指定レジスタのビットＢ２に”１”が設定された
場合は、各メモリアレイＡＲＹ０〜ＡＲＹ７の大メモリ
ブロックＬＭＢだけが一括消去可能にされる。双方のビ
ットＢ１，Ｂ２に”１”が設定されたときはフラッシュ
メモリ全体が一括消去可能にされる。

【００３０】前記ワード線ＷＬ０〜ＷＬｎの選択は、Ｘ
アドレスバッファＸＡＢＵＦＦ及びＸアドレスラッチＸ
ＡＬＡＴを介して取り込まれるＸアドレス信号ＡＸをＸ
アドレスデコーダＸＡＤＥＣが解読することによって行
われる。ワードドライバＷＤＲＶはＸアドレスデコーダ
ＸＡＤＥＣから出力される選択信号に基づいてワード線
を駆動する。データ読出し動作においてワードドライバ
ＷＤＲＶは、電圧選択回路ＶＳＥＬから供給される５Ｖ
のような電圧Ｖｃｃと０Ｖのような接地電位とを電源と
して動作され、選択されるべきワード線を電圧Ｖｃｃに
よって選択レベルに駆動し、非選択とされるべきワード
線を接地電位のような非選択レベルに維持させる。デー
タの書き込み動作においてワードドライバＷＤＲＶは、
電圧選択回路ＶＳＥＬから供給される１２Ｖのような電
圧Ｖｐｐと０Ｖのような接地電位とを電源として動作さ
れ、選択されるべきワード線を１２Ｖのような書き込み
用高電圧レベルに駆動する。データの消去動作において
ワードドライバＷＤＲＶの出力は０Ｖのような低い電圧
レベルにされる。

【００３１】夫々のメモリアレイＡＲＹ０〜ＡＲＹ７に
おいて前記データ線ＤＬ０〜ＤＬ７はＹ選択スイッチＹ
Ｓ０〜ＹＳ７を介して共通データ線ＣＤに共通接続され
る。Ｙ選択スイッチＹＳ０〜ＹＳ７のスイッチ制御は、
ＹアドレスバッファＹＡＢＵＦＦ及びＹアドレスラッチ
ＹＡＬＡＴを介して取り込まれるＹアドレス信号ＡＹを
ＹアドレスデコーダＹＡＤＥＣが解読することによって
行われる。ＹアドレスデコーダＹＡＤＥＣの出力選択信
号は全てのメモリアレイＡＲＹ０〜ＡＲＹ７に共通に供
給される。したがって、ＹアドレスデコーダＹＡＤＥＣ
の出力選択信号のうちの何れか一つが選択レベルにされ
ることにより、各メモリアレイＡＲＹ０〜ＡＲＹ７にお
いて共通データ線ＣＤには１本のデータ線が接続され
る。

【００３２】メモリセルＭＣから共通データ線ＣＤに読
出されたデータは選択スイッチＲＳを介してセンスアン
プＳＡに与えられ、ここで増幅されて、データ出力ラッ
チＤＯＬを介してデータ出力バッファＤＯＢから外部に
出力される。前記選択スイッチＲＳは読出し動作に同期
して選択レベルにされる。外部から供給される書き込み
データはデータ入力バッファＤＩＢを介してデータ入力
ラッチＤＩＬに保持される。データ入力ラッチＤＩＬに
保持されたデータが”０”のとき、書き込み回路ＷＲは
選択スイッチＷＳを介して共通データ線ＣＤに書き込み
用の高電圧を供給する。この書き込み用高電圧はＹアド
レス信号ＡＹによって選択されたデータ線を通して、Ｘ
アドレス信号ＡＸでコントロールゲートに高電圧が印加
されるメモリセルのドレインに供給され、これによって
当該メモリセルが書き込みされる。前記選択スイッチＷ
Ｓは書き込み動作に同期して選択レベルにされる。書き
込み消去の各種タイミングや電圧の選択制御は書き込み
消去制御回路ＷＥＣＯＮＴが生成する。

【００３３】用途に応じてフラッシュメモリＦＭＲＹ１
に格納すべき情報量がその情報の種類例えばプログラ
ム、データテーブル、制御データなどに応じて相違され
ることを考慮した場合、フラッシュメモリにおける一括
消去可能な単位として、相互に記憶容量の相違される複
数個のメモリブロックＳＭＢ，ＬＭＢを構成しておくこ
とにより、マイクロコンピュータを回路基板へ実装後、
当該マイクロコンピュータ内蔵フラッシュメモリの保持
情報の部分的若しくは一部の書換えに伴って、メモリブ
ロックを一括消去した後の書込み動作の無駄をなくし
て、書換え効率を向上させることができる。

【００３４】〔３〕ＰＲＯＭライタによるコマンド方式
の情報書込み原理

【００３５】図１には前記のようなフラッシュメモリＦ
ＭＲＹ２を内蔵した第１の実施例に係るマイクロコンピ
ュータＭＣＵ１においてその内蔵フラッシュメモリをＰ
ＲＯＭライタで書換え処理するときの機能ブロック図が
示される。

【００３６】同図には内部バスＢＵＳを共有する回路モ
ジュールとして、中央処理装置（以下単にＣＰＵとも記
す）１０、フラッシュメモリＦＭＲＹ２、及び制御回路
２０が代表的に示される。このマイクロコンピュータＭ
ＣＵ１はＰＲＯＭライタ３０による書込みモードを有す
る。例えば、図示しないソケットアダプタを介してマイ
クロコンピュータＭＣＵ１をＰＲＯＭライタ３０の所定
の端子に結合すると、マイクロコンピュータＭＣＵ１の
図示しないモード端子が強制的に所定レベルにされて、
マイクロコンピュータＭＣＵ１の動作モードがＰＲＯＭ
ライタ３０による書込みモードに設定される。斯る動作
モードにおいて、ＣＰＵ１０は図示しないバススイッチ
を介して内部バスＢＵＳから切り離される。制御回路２
０は前記ＰＲＯＭライタ３０による書込み動作モードが
設定された状態においてＰＲＯＭライタ３０から書込み
可能にされるコマンドラッチ手段２１と、これにラッチ
されたコマンドを解析するコマンド解析手段２２と、解
析された内容に応じてフラッシュメモリの書換えのため
の手順制御を行うシーケンス制御手段２３とを備える。
ＰＲＯＭライタ３０は、イレーズ（消去）、イレーズベ
リファイ、プログラム（書込み）、プログラムベリファ
イなど所定のコマンドを供給し、これに引き続いて必要
なデータ情報やアドレス情報を供給する。ＰＲＯＭライ
タ３０から供給されたコマンドは制御回路２０で解釈さ
れ、それに従ってシーケンス制御手段２３が、必要なデ
ータ情報やアドレス情報などを利用して書込みを行うた
めの制御信号をフラッシュメモリＦＭＲＹ２に与える。

【００３７】ＰＲＯＭライタ３０から与えられるコマン
ドに応じた書換えシーケンスを内蔵制御回路２０で実現
することは、ＰＲＯＭライタ３０にとってデータ情報と
アドレス情報を与える前に、データ情報を与えるのと同
様にしてマイクロコンピュータＭＣＵ１にコマンドを与
えればよく、汎用的に利用されるＰＲＯＭライタ３０に
ソケットアダプタを介してマイクロコンピュータＭＣＵ
１を結合することにより、当該マイクロコンピュータ内
蔵のフラッシュメモリＦＭＲＹ２に対する情報書込みを
行うことができる。この構成において、ＰＲＯＭライタ
３０による書込みモードが設定されたマイクロコンピュ
ータＭＣＵ１は、ＰＲＯＭライタ３０にとって単体のフ
ラッシュメモリチップと同一視される。

【００３８】図２には前記フラッシュメモリＦＭＲＹ２
を内蔵した第２の実施例に係るマイクロコンピュータＭ
ＣＵ２においてその内蔵フラッシュメモリＭＲＹ２をＰ
ＲＯＭライタ３０で書換え処理するときの機能ブロック
図が示される。

【００３９】同図に示されるマイクロコンピュータＭＣ
Ｕ２は、前記制御回路２０によるコマンド解析やシーケ
ンス制御を、内蔵ＣＰＵ１０に実行させることによっ
て、コマンド解析手段２２やシーケンス制御手段２３の
ような書換えのための専用回路を削減したものである。
前記図１において、ＰＲＯＭライタ３０による書込み動
作モード時にＣＰＵ１０が内部バスＢＵＳから切り離さ
れていることからも明らかなように、ＰＲＯＭライタ３
０によるフラッシュメモリＦＭＲＹ２の書換え中に内蔵
ＣＰＵ１０は、それとは別の処理を行わなければならな
い必然性はなく、実質的に休眠状態であっても差し支え
ない。図２ではそのような内蔵ＣＰＵ１０を有効利用す
るものである。

【００４０】同図には内部バスＢＵＳを共有する回路モ
ジュールとして、ＣＰＵ１０、フラッシュメモリＦＭＲ
Ｙ２、及びコマンドラッチ手段２１が代表的に示され
る。このマイクロコンピュータＭＣＵ２はＰＲＯＭライ
タ３０による書込みモードを有する。例えば、図示しな
いソケットアダプタを介してマイクロコンピュータＭＣ
Ｕ２をＰＲＯＭライタ３０の所定の端子に結合すると、
マイクロコンピュータＭＣＵ２の図示しないモード端子
が強制的に所定レベルにされて、ＰＲＯＭライタ３０に
よる書込みモードが設定される。斯る動作モードにおい
てＰＲＯＭライタ３０は、特に制限されないが、ＣＰＵ
１０による内部バスアクセスに競合しないように、内部
バスに直接データ情報やアドレス情報を供給しないよう
にされている。データ情報やアドレス情報は、コマンド
ラッチ手段２１と同様の図示しないデータラッチ、アド
レスラッチに書き込まれる。ＣＰＵ１０は、前記ＰＲＯ
Ｍライタ３０による書込み動作モードが設定された状態
においてＰＲＯＭライタ３０から書込まれたコマンドを
解析するコマンド解析手段２２と、解析された内容に応
じてフラッシュメモリＦＭＲＹ２の書換えのための手順
制御を行うシーケンス制御手段２３との機能を、そのた
めの動作プログラムと共に実現する。ＰＲＯＭライタ３
０は、イレーズ（消去）、イレーズベリファイ、プログ
ラム（書込み）、プログラムベリファイなど所定のコマ
ンドを供給し、これに引き続いて必要なデータ情報やア
ドレス情報を供給する。ＰＲＯＭライタ３０から供給さ
れたコマンドはＣＰＵ１０で解釈され、それに従ってＣ
ＰＵ１０が、必要なデータ情報やアドレス情報などを利
用して書込みを行うための制御信号をフラッシュメモリ
ＦＭＲＹ２に与える。

【００４１】図３にはＰＲＯＭライタ３０によるコマン
ド書込みタイミングの一例が示される。同図においてコ
マンド書込みと記載されたサイクルがＰＲＯＭライタ３
０によるマイクロコンピュータＭＣＵ２への書込みサイ
クルであり、最初にコマンドラッチ手段２１にコマンド
を書込み、次いで図示しないデータラッチ及びアドレス
ラッチに必要に応じてデータ情報及びアドレス情報を書
込む。同図において、書込みサイクルと記載されたサイ
クルは、ＰＲＯＭライタ３０によって書込まれた内容に
したがってＣＰＵ制御で行われるフラッシュメモリの情
報書込みサイクルである。

【００４２】図４にはＣＰＵ制御によるフラッシュメモ
リの情報書込みサイクルの一例タイミングが示される。
この書込みサイクルは、ＣＰＵ１０によるコマンド解析
のサイクル、コマンド解析結果に従って実際にフラッシ
ュメモリに対して行われる書込みサイクル、及び後処理
のサイクルとされる。

【００４３】本実施例のマイクロコンピュータＭＣＵ２
も上記実施例同様に汎用的に利用されるＰＲＯＭライタ
３０をソケットアダプタを介して結合することにより、
マイクロコンピュータ内蔵フラッシュメモリＦＭＲＹ２
に対する情報書込みを行うことができる。更に、コマン
ドによって指示される書換えのためのシーケンスをＣＰ
Ｕ１０が制御するから、その制御のための専用回路を不
要若しくは削減し、マイクロコンピュータＭＣＵ２のチ
ップ面積低減を実現する。更に、書換えのための制御シ
ーケンスは、ＣＰＵ１０が実行すべきソフトウェアで変
更可能であるから、フラッシュメモリＦＭＲＹ２を構成
するメモリセルトランジスタの特性に合わせて書き込み
時間などの条件設定を行うことができる。第１の実施例
と第２の実施例との効果の相違は図５にまとめて示され
ている。

【００４４】〔４〕マイクロコンピュータ

【００４５】図６には図２のマイクロコンピュータに対
応される更に詳細なマイクロコンピュータＭＣＵ３の実
施例ブロック図が示される。

【００４６】同図に示されるマイクロコンピュータＭＣ
Ｕ３は、ＣＰＵ１０、フラッシュメモリＦＭＲＹ２、シ
リアル・コミュニケーション・インタフェースＳＣＩ、
制御回路ＣＯＮＴ、及びランダム・アクセス・メモリＲ
ＡＭ、１６ビット・インテグレーテッド・タイマ・パル
スユニットＩＰＵ、ウォッチドッグタイマＷＤＴＭＲ、
ポートＰＯＲＴ１乃至ＰＯＲＴ１２、クロック発振器Ｃ
ＰＧ、割り込みコントローラＩＲＣＯＮＴ、アナログ・
ディジタル変換器ＡＤＣ、及びウェートステートコント
ローラＷＳＣＯＮＴを備え、それらの回路モジュール
は、特に制限されないが、公知の半導体集積回路製造技
術によって、シリコンのような１個の半導体基板に形成
されている。

【００４７】前記ＣＰＵ１０、フラッシュメモリＦＭＲ
Ｙ２、ランダム・アクセス・メモリＲＡＭ、及び１６ビ
ット・インテグレーテッド・タイマ・パルスユニットＩ
ＰＵは、アドレスバスＡＢＵＳ、下位データバスＬＤＢ
ＵＳ（例えば８ビット）、及び上位データバスＨＤＢＵ
Ｓ（例えば８ビット）に接続される。シリアル・コミュ
ニケーション・インタフェースＳＣＩ、ウォッチドッグ
タイマＷＤＴＭＲ、割り込みコントローラＩＲＣＯＮ
Ｔ、アナログ・ディジタル変換器ＡＤＣ、ウェートステ
ートコントローラＷＳＣＯＮＴ、及びポートＰＯＲＴ１
乃至ＰＯＲＴ１２は、アドレスバスＡＢＵＳ、及び上位
データバスＨＤＢＵＳに接続される。

【００４８】図６において、Ｖｐｐはフラッシュメモリ
ＦＭＲＹ２の書換え用高電圧である。ＥＸＴＡＬ及びＸ
ＴＡＬはマイクロコンピュータＭＣＵ３のチップに外付
けされる図示しない振動子から前記クロック発振器ＣＰ
Ｇに与えられる信号である。φはクロック発振器ＣＰＧ
から外部に出力される同期クロック信号である。ＲＥＳ
＊（記号＊はこれが付された信号がローイネーブル信号
であることを意味する）はリセット信号、ＳＴＢＹ＊は
スタンバイ信号であり、ＣＰＵ１０並びにその他の回路
ブロックに供給される。ＮＭＩはノン・マスカブル・イ
ンタラプト信号であり、マスク不可能な割り込みを前記
割り込みコントローラＩＲＣＯＮＴに与える。図示しな
いその他の割り込み信号はポートＰＯＲＴ８，ＰＯＲＴ
９を介して割り込みコントローラＩＲＣＯＮＴに与えら
れる。ＡＳ＊は外部に出力されるアドレス信号の有効性
を示すアドレスストローブ信号、ＲＤ＊はリードサイク
ルであることを外部に通知するリード信号、ＨＷＲ＊は
上位８ビットのライトサイクルであることを外部に通知
するアッパーバイト・ライト信号、ＬＷＲ＊は下位８ビ
ットのライトサイクルであることを外部に通知するロア
ーバイト・ライト信号であり、それらはマイクロコンピ
ュータＭＣＵ３の外部に対するアクセス制御信号とされ
る。

【００４９】ＭＤ０乃至ＭＤ２はマイクロコンピュータ
ＭＣＵ３の動作モードを設定するために制御回路ＣＯＮ
Ｔに供給されるモード信号である。これによって設定さ
れる動作モードは、特に制限されないが、マクシマムモ
ードやミニマムモードというようなＣＰＵが管理可能な
アドレス空間に関する動作モード、ＰＲＯＭライタ３０
による内蔵フラッシュメモリＦＭＲＹ２への情報書込み
を可能にする動作モード（以下単にＰＲＯＭライタ書込
みモードとも記す）などとされる。斯るＰＲＯＭライタ
書込みモードに対して、前記マクシマムモードやミニマ
ムモードは、ＣＰＵ１０がマイクロコンピュータＭＣＵ
３のオンボード状態で内蔵フラッシュメモリＦＭＲＹ２
を書換え可能にする動作モードとして把握することがで
きる。

【００５０】コマンド方式を以ってＰＲＯＭライタ３０
でフラッシュメモリＦＭＲＹ２に情報書込みを行う動作
モード以外において、マイクロコンピュータＭＣＵ３が
外部をアクセスするためのデータＢＤ０乃至ＢＤ１５の
入出力には、特に制限されないが、前記ポートＰＯＲＴ
１，ＰＯＲＴ２が割当てられる。このときのアドレス信
号ＢＡ０乃至ＢＡ１９の出力には、特に制限されない
が、前記ポートＰＯＲＴ３乃至ＰＯＲＴ５が割当てられ
る。

【００５１】一方、マイクロコンピュータＭＣＵに前記
ＰＲＯＭライタ書換えモードが設定されたとき、そのフ
ラッシュメモリＦＭＲＹ２を書換え制御するＰＲＯＭラ
イタ３０との接続には、特に制限されないが、前記ポー
トＰＯＲＴ２乃至ＰＯＲＴ５及びＰＯＲＴ８が割当てら
れる。すなわち、コマンド書込み、そして書込み並びに
ベリファイのためのデータＥＤ０乃至ＥＤ７の入出力に
は前記ポートＰＯＲＴ２が割当てられ、アドレス信号Ｅ
Ａ０ないしＥＡ１６の入力並びにアクセス制御信号ＣＥ
＊（チップイネーブル信号），ＯＥ＊（アウトプットイ
ネーブル信号），ＷＥ＊（ライトイネーブル信号）の入
力には前記ポートＰＯＲＴ３乃至ＰＯＲＴ５及びＰＯＲ
Ｔ８が割当てられる。前記チップイネーブル信号ＣＥ＊
はＰＲＯＭライタ３０からのチップ選択信号であり、ア
ウトプットイネーブル信号ＯＥ＊はマイクロコンピュー
タＭＣＵ３に対する出力動作の指示信号であり、ライト
イネーブル信号ＷＥ＊はマイクロコンピュータＭＣＵ３
に対する書込み動作の指示信号である。尚、アドレス信
号ＥＡ０ないしＥＡ１６のうちの１ビットＥＡ９の入力
には前記信号ＮＭＩの入力端子が割当てられる。この様
にして割当てられたポートの外部端子、並びに高電圧Ｖ
ｐｐの印加端子などのその他必要な外部端子は、ピン配
置変換用のソケットとしての図示しないソケットアダプ
タを介してＰＲＯＭライタ３０に接続される。上記ＰＲ
ＯＭライタ書換えモードにおいてＰＲＯＭライタ３０と
の接続に割当てられるマイクロコンピュータＭＣＵ３の
外部端子群は、その他の動作モードでは他の機能が割当
てられることになる。

【００５２】図７には図６のマイクロコンピュータＭＣ
Ｕ３を、例えば、樹脂によって封止することによって得
られた４辺部に外部端子を有するパッケージの上面を示
す。図７に示された信号は図６と共通である。信号名の
示されていない外部端子（ピン）は、ウェート信号の入
力ピン、バスリクエスト信号の入力ピン、バスアクノレ
ッジ信号の出力ピン、シリアル・コミュニケーション・
インタフェースＳＣＩなどの周辺回路と外部との信号入
出力ピンなどに利用される。

【００５３】〔５〕内蔵フラッシュメモリ

【００５４】図８には図６のマイクロコンピュータＭＣ
Ｕ３に内蔵されるフラッシュメモリＦＭＲＹ２の全体的
なブロック図が示される。同図においてＡＲＹは前記図
３１で説明した２層ゲート構造の絶縁ゲート型電界効果
トランジスタによって構成されたメモリセルをマトリク
ス配置したメモリアレイである。このメモリアレイＡＲ
Ｙは図３４で説明した構成と同様に、メモリセルのコン
トロールゲートはそれぞれ対応するワード線に接続さ
れ、メモリセルのドレイン領域はそれぞれ対応するデー
タ線に接続され、メモリセルのソース領域はメモリブロ
ック毎に共通のソース線に接続されているが、メモリブ
ロックの分割態様は図３４とは相違される。例えば、図
９に示されるように、相対的にそれぞれの記憶容量が大
きな７個の大メモリブロック（大ブロック）ＬＭＢ０乃
至ＬＭＢ６と、相対的にそれぞれの記憶容量が小さな８
個の小メモリブロック（小ブロック）ＳＭＢ０乃至ＳＭ
Ｂ７とに分割されている。大メモリブロックはプログラ
ム格納領域又は大容量データ格納領域などに利用され
る。小メモリブロックは小容量データ格納領域などに利
用される。

【００５５】図８において、ＡＩＬはアドレス信号ＰＡ
Ｂ０乃至ＰＡＢ１５のラッチ回路である。アドレス信号
ＰＡＢ０乃至ＰＡＢ１５は、ＣＰＵ１０の出力アドレス
信号に対応されると共に、前記ＰＲＯＭライタ書換えモ
ードではＰＲＯＭライタ３０の出力アドレス信号ＥＡ０
乃至ＥＡ１５に対応される。ＸＡＤＥＣはアドレスラッ
チＡＩＬを介して取り込まれるＸアドレス信号を解読す
るＸアドレスデコーダである。尚、Ｘアドレスデコーダ
ＸＡＤＥＣから出力される選択信号に基づいてワード線
を駆動するワードドライバについては図示を省略してあ
る。データ読出し動作においてワードドライバは５Ｖの
ような電圧でワード線を駆動し、データの書き込み動作
では１２Ｖのような高電圧でワード線を駆動する。デー
タの消去動作においてワードドライバの全ての出力は０
Ｖのような低い電圧レベルにされる。ＹＡＤＥＣはアド
レスラッチＡＩＬを介して取り込まれるＹアドレス信号
を解読するＹアドレスデコーダである。ＹＳＥＬはＹア
ドレスデコーダＹＡＤＥＣの出力選択信号に従ってデー
タ線を選択するＹセレクタである。ＳＡはデータ読出し
動作においてＹセレクタＹＳＥＬで選択されたデータ線
からの読出し信号を増幅するセンスアンプである。ＤＯ
ＬはセンスアンプＳＡの出力を保持するデータ出力ラッ
チである。ＤＯＢはデータ出力ラッチＤＯＬが保持する
データを外部に出力するためのデータ出力バッファであ
る。図においてＰＤＢ０乃至ＰＤＢ７は下位８ビット
（１バイト）データであり、ＰＤＢ８乃至ＰＤＢ１５は
上位８ビット（１バイト）データである。この例に従え
ば出力データは最大２バイトとされる。ＤＩＢは外部か
ら供給される書き込みデータを取り込むためのデータ入
力バッファである。データ入力バッファＤＩＢから取り
込まれたデータはデータ入力ラッチＤＩＬに保持され
る。データ入力ラッチＤＩＬに保持されたデータが”
０”のとき、書き込み回路ＷＲはＹセレクタＹＳＥＬで
選択されたデータ線に書き込み用高電圧を供給する。こ
の書き込み用高電圧はＸアドレス信号に従ってコントロ
ールゲートに高電圧が印加されるメモリセルのドレイン
に供給され、これによって当該メモリセルが書き込みさ
れる。ＥＣは指定されたメモリブロックのソース線に消
去用高電圧を供給してメモリブロックの一括消去を行う
ための消去回路である。消去回路ＥＣに対する消去ブロ
ックの指定は、消去ブロック指定レジスタＭＢＲＥＧが
行う。このレジスタＭＢＲＥＧに対するデータの書込み
はＣＰＵ１０が行う。

【００５６】ＦＣＯＮＴは、フラッシュメモリＦＭＲＹ
２におけるデータ読出し動作のタイミング制御、及び書
き込み消去のための各種タイミングや電圧の選択制御な
どを行う制御回路である。この制御回路ＦＣＯＮＴは、
コントロールレジスタＣＲＥＧの内容を参照して処理を
行う。

【００５７】図１０には前記コントロールレジスタＣＲ
ＥＧと消去ブロック指定レジスタＭＢＲＥＧの一例が示
される。この消去ブロック指定レジスタＭＢＲＥＧは２
本のレジスタＭＢＲＥＧ１およびＭＢＲＥＧ２によって
構成され、夫々のレジスタＣＲＥＧ，ＭＢＲＥＧ１，Ｍ
ＢＲＥＧ２は８ビットのレジスタとされる。コントロー
ルレジスタＣＲＥＧにおいて、Ｖｐｐは書換え用高電圧
印加に応じて”１”にされる高電圧印加フラグである。
Ｅビットは消去動作を指示するビットとされ、ＥＶビッ
トは消去におけるベリファイ動作の指示ビットとされ
る。Ｐビットは書込み動作（プログラム動作）の指示ビ
ットとされ、ＰＶビットは書込みにおけるベリファイ動
作の指示ビットとされる。消去ブロック指定レジスタＭ
ＢＲＥＧ１およびＭＢＲＥＧ２は、それぞれ７分割され
た大ブロックと８分割された小ブロックに含まれる何れ
のメモリブロックを消去するかを指定するレジスタであ
り、その第０ビットから第７ビットは各メモリブロック
の指定用ビットとされ、例えばビット”１”は対応メモ
リブロックの選択を意味し、ビット”０”は対応メモリ
ブロックの非選択を意味する。例えば、消去ブロック指
定レジスタＭＢＲＥＧ２の第７ビットが”１”のとき
は、小メモリブロックＳＭＢ７の消去が指定される。

【００５８】上記レジスタＣＲＥＧ，ＭＢＲＥＧ１，Ｍ
ＢＲＥＧ２はＣＰＵ１０によってリード・ライト可能に
されている。制御回路ＦＣＯＮＴは、そのレジスタＣＲ
ＥＧ，ＭＢＲＥＧ１，ＭＢＲＥＧ２の設定内容を参照
し、それにしたがって消去・書込みなどを行う。ＣＰＵ
１０は、そのレジスタＣＲＥＧ，ＭＢＲＥＧ１，ＭＢＲ
ＥＧ２の内容を書換えることによって、消去・書込み動
作などを制御することができる。例えば、前記ＰＲＯＭ
ライタ書換えモードが設定されているとき、ＣＰＵ１０
は、ＰＲＯＭライタ３０によってコマンドラッチに書込
まれたコマンドの内容に従って、当該レジスタＣＲＥ
Ｇ，ＭＢＲＥＧ１，ＭＢＲＥＧ２を設定することにな
る。

【００５９】図８において、制御回路ＦＣＯＮＴには、
制御信号としてＦＬＭ，ＭＳ−ＦＬＮ，ＭＳ−ＭＩＳ
Ｎ，Ｍ２ＲＤＮ，Ｍ２ＷＲＮ，ＭＲＤＮ，ＭＷＲＮ，Ｉ
ＯＷＯＲＤＮ，ＲＳＴ，ＶＰＰＨ，Ａ９Ｈ，ＳＥＣＳ
Ｎ，ＳＥＣＮ，ＤＳＣＮ，及びＸＭＯＮが供給される。

【００６０】制御信号ＦＬＭは、フラッシュメモリＦＭ
ＲＹ２の動作モードを指定する信号であり、マイクロコ
ンピュータＭＣＵ３がＰＲＯＭライタ３０に結合されて
書換え可能にされるときには論理値”１”にされ、それ
いがいのときには論理値”０”にされる。この信号ＦＬ
Ｍは、例えば前記モード信号ＭＤ０乃至ＭＤ２に基づい
て形成される。制御信号ＭＳ−ＦＬＮは、フラッシュメ
モリＦＭＲＹ２の選択信号である。制御信号ＭＳ−ＭＩ
ＳＮはレジスタＣＲＥＧ，ＭＢＲＥＧ１，ＭＢＲＥＧ２
の選択信号である。レジスタＣＲＥＧ，ＭＢＲＥＧ１，
ＭＢＲＥＧ２の何れを選択するかはＣＰＵ１０が出力す
るアドレス信号の下位２ビットで決定される。Ｍ２ＲＤ
Ｎはメモリリードストローブ信号、Ｍ２ＷＲＮはメモリ
ライトストローブ信号、ＭＲＤＮはコントロールレジス
タＣＲＥＧのリード信号、ＭＷＲＮはコントロールレジ
スタＣＲＥＧのライト信号である。メモリライトストロ
ーブ信号Ｍ２ＷＲＮは、メモリセルに書込むべきデータ
をデータ入力ラッチＤＩＬに書込むためのストローブ信
号とみなされる。メモリセルへの実際の書込みは前記コ
ントロールレジスタＣＲＥＧのＰビットをセットするこ
とによって開始される。制御信号ＩＯＷＯＲＤＮはフラ
ッシュメモリＦＭＲＹ２に対する８ビットリードアクセ
スと１６ビットリードアクセスとの切換え信号とされ
る。制御信号ＲＳＴはフラッシュメモリＦＭＲＹ２のリ
セット信号である。この信号ＲＳＴによってフラッシュ
メモリＦＭＲＹ２がリセットされることにより、或は前
記コントロールレジスタＣＲＥＧのＶｐｐフラグが”
０”にされることにより、当該レジスタＣＲＥＧにおけ
るＥＶ，ＰＶ，Ｅ，Ｐの各モード設定ビットがクリアさ
れる。ＶＰＰＨはＶｐｐ＝１２Ｖの検出信号である。
尚、その他の信号Ａ９Ｈ、ＳＥＣＮ、ＤＳＣＮ、ＸＭＯ
Ｎの各信号は、セキュリティービットのイネーブル信号
やテストイネーブル信号であり、本発明とは直接関係無
いのでその詳細な説明は省略する。

【００６１】〔６〕コマンド方式対応ハードウェア

【００６２】図１１には図６のマイクロコンピュータに
おいてコマンド方式によるＰＲＯＭライタ書換えモード
に対応するためのハードウェアの詳細な一例が示されて
いる。

【００６３】ＰＲＯＭライタ３０から供給されるコマン
ド及びアドレスはＣＰＵ１０とは非同期に入力されてく
るので、コマンドを受けるためのコマンドラッチＣＬ、
アドレスを受けるためのアドレスラッチＡＬが設けられ
ている。ＰＲＯＭライタ３０と接続されるポートＰＯＲ
Ｔは図示しないソケットアダプタを介して一義的に決定
される。ポートＰＯＲＴがレジスタを持っている場合に
は、そのレジスタを前記アドレスラッチＡＬやコマンド
ラッチＣＬとすることができ、新たにそれらを設けなく
てもよい。さらにコマンドラッチＣＬにコマンドが書込
まれたことをＣＰＵ１０が認識できるようにコマンドラ
ッチＣＬの所定ビットにはコマンドフラグＣＦが割り当
てられる。コマンドフラグＣＦが立った場合にＣＰＵ１
０はコマンドラッチＣＬにコマンドが入力されたことを
知り、コマンドを読みに行くという動作を行う。ＰＲＯ
Ｍライタ３０からの書込みは、先ず最初にコマンドの書
込みとされ、次いで必要に応じてＰＲＯＭライタ３０か
らアドレス、データが書き込まれる。このとき、コマン
ド入力からデータ入力までの時間が最小で２０ｎｓと少
ない為、ＣＰＵ１０がコマンドを読みに行くより早くデ
ータがコマンドラッチＣＬに入力されてしまうことが考
えられる。そこで、コマンドとデータの衝突を避けるた
め、コマンドラッチＣＬ以外にもう一つデータを受ける
ためのデータラッチＤＬを設ける。更に、データラッチ
ＤＬにデータが入力されたことを示すデータフラグＤＦ
をコマンドラッチの所定ビットに割り当てる。ＣＰＵ１
０は初めにＣＦ＝１（既にコマンドが入力されている）
もしくはＤＦ＝１（コマンドが入力され、さらにデータ
も入力されている）の場合、コマンドを読みに行き、コ
マンド認識後ＤＦ＝１の場合にデータを読みに行くとい
う動作を行う。

【００６４】ここでコマンドラッチＣＬとデータラッチ
ＤＬの二つのラッチがデータ入出力用のポートＰＯＲＴ
を共有しているため、ＰＲＯＭライタ３０から入力され
るコマンドとデータを識別することが必要になる。そこ
でＰＲＯＭライタ３０からの入力データはＣＦ＝０かつ
ＤＦ＝０のときはコマンドラッチＣＬにラッチされ、Ｃ
Ｆ＝１かつＤＦ＝０のときデータラッチＤＬにラッチさ
れるようになっている。すなわち、図１１に概念的に示
されているように、ＰＲＯＭライタ３０からの書込み信
号ＷＥ、コマンドフラグＣＦ、データフラグＤＦの夫々
の論理値に応じた信号を受けてラッチ制御信号を生成す
るアンドゲートＡＮＤが設けられている。更に、図１２
にも示されるように、コマンドラッチＣＬにラッチされ
たコマンドの種類をコマンドデコーダＤＥＣでデコード
して、それが所定のコマンドであるときにコマンドフラ
グＣＦをセットし、また、データラッチＤＬにデータが
ラッチされたときにデータフラグＤＦをセットし且つコ
マンドフラグＣＦをクリアする論理が採用されている。
これによって上記コマンドラッチＣＬとデータラッチＤ
Ｌの使い分けが実現される。本実施例に従えば、前記コ
マンドラッチＣＬは８ビットのレジスタとされ、下位側
２ビットがデータフラグＤＦ，コマンドフラグＣＦとさ
れ、上位側４ビットがコマンド保持用ビットとされる。
尚、図１１において、ＡＩＢはアドレス入力バッファ、
ＭＰＸはアドレスマルチププレクサである。

【００６５】前述したようにコマンドラッチＣＬにラッ
チされたコマンドをコマンドデコーダＤＥＣでデコード
してコマンドフラグＣＦのセットを行うようにした。仮
にこの処理をＣＰＵ１０に委ねるならば、ＣＰＵ１０は
バスサイクルを起動して常にコマンドラッチＣＬの内容
をモニタしなければならず、動作上無駄を生ずることに
なるからである。また、コマンドデコーダＤＥＣで制御
されるコマンドフラグＣＦのセット状態に応じてコマン
ドラッチＣＬのコマンドを全てＣＰＵ１０が解析してい
たのではそのコマンドで指示される動作がタイミング上
間に合わないものがある。例えば、フラッシュメモリＦ
ＭＲＹ２からデータを読出すようなリード系コマンドで
ある。これに対処するため、図１１及び図１２に示され
るように、コマンドラッチＣＬ、データラッチＤＬ、及
びアドレスラッチＡＬがフラッシュメモリＦＭＲＹ２と
ＣＰＵ１０に接続される状態と、前記コマンドラッチＣ
Ｌ、データラッチＤＬ、及びアドレスラッチＡＬがフラ
ッシュメモリＦＭＲＹ２に接続されＣＰＵ１０には非接
続とされる状態とを選択可能なバススイッチＢＳＷを、
内部バスＡＢＵＳ，ＤＢＵＳに設け、そのバススイッチ
ＢＳＷを、コマンドデコーダＤＥＣによるリード系コマ
ンドのデコード結果から得られる信号によって制御する
ようにする。斯るバススイッチＢＳＷが開いた状態にお
いて、フラッシュメモリＦＭＲＹ２はマイクロコンピュ
ータＭＣＵ３の外部から、換言すればＰＲＯＭライタ３
０から、直接リードアクセス可能にされる。

【００６６】〔７〕ＰＲＯＭライタによる情報書込みな
どのコマンド仕様

【００６７】図１３にはＰＲＯＭライタ３０から供給可
能なコマンドの仕様例が示される。同図に示されるコマ
ンドは、特に制限されないが、８種類とされ、各コマン
ドに対応してＰＲＯＭライタ３０が起動すべきサイクル
の内容が図示されている。コマンドのコードは、同図に
示される第１サイクルのデータに対応される。このコー
ドは１６進数で示され、該コードの最後に付されている
Ｈは１６進数であることを意味している。リードコマン
ド（Ｒｅａｄ）はフラッシュメモリＦＭＲＹ２からデー
タ読み出しのためのコマンドである。当該コマンドの第
２サイクルにおけるＲＡはリードアドレスを意味する。
リードＩＤコマンド（Ｒｅａｄ ＩＤ）は製品識別コー
ドアドレス（ＩＡ）から製品識別コード（ＩＤ）を読出
すためのコマンドである。消去コマンド（Ｅｒａｓｅ）
はフラッシュメモリのデータを消去するコマンドであ
る。消去に際しては、過消去（消去を行い過ぎるとメモ
リのＶｔｈが負になり、正常な読み出しができなくなる
現象）を避けるため、消去前に書込みレベルを均一化す
るためのプレライトを実施したり、ベリファイを行いな
がら少しずつ消去を行うという消去手順が採用されてい
る。消去ベリファイコマンド（Ｅ Ｖｅｒｉｆｙ）は消
去状態を確認するためのコマンドである。ＥＡは消去ベ
リファイのためのメモリアドレスである。ＥＶＤは消去
ベリファイ出力データである。自動消去モード（Ａ Ｅ
ｒａｓｅ）は自動的に消去並びに消去ベリファイを行う
ためのコマンドであり、自動消去開始後、ステータスポ
ーリングにより自動消去動作終了の確認が可能にされ
る。ステータスポーリングフラグＳＰＦは図１１におけ
るデータラッチＤＬの上位側ビットに割当てられてい
る。書込みコマンド（Ｐｒｏｇｒａｍ）は書込みを指示
するためのコマンドであり、ＰＡは書込みアドレス、Ｐ
Ｄは書込みデータである。プログラムベリファイコマン
ド（Ｐ Ｖｅｒｉｆｙ）は直前に書込んだデータが正し
く書込まれているかを確認するためのコマンドであり、
ＰＶＤはプログラムベリファイ出力データである。リセ
ットコマンド（Ｒｅｓｅｔ）はコマンドを間違えた場合
にそのコマンドをリセットするためのコマンドである。

【００６８】上記コマンド仕様は、特に制限されない
が、平成３年９月に発行の「日立ＩＣメモリデータブッ
ク１」の第８６８頁から第８８１頁に記載のＨＮ２８Ｆ
１０１シリーズのフラッシュメモリ単体ＬＳＩ（１Ｍビ
ットフラッシュメモリ）のコマンド仕様と互換性を有し
ている。

【００６９】〔８〕オンボードでの情報書込み動作

【００７０】オンボード状態での情報書込みなどの指示
とその手順は全てＣＰＵ１０とその動作プログラムによ
って制御され、コントロールレジスタＣＲＥＧの各ビッ
トをソフトウェアによりセット／クリアすることにより
情報書込みなどの処理を制御する。このときの書き換え
用プログラムが例えばフラッシュメモリＦＭＲＹ２上に
置かれているときは、情報書込み動作時或はシステムリ
セット時に予め当該書換え用プログラムはＲＡＭへ転送
され、ＲＡＭ上の該プログラムをＣＰＵ１０が実行して
情報書換えなどを行う。このときの書換え処理手順の一
例を以下この項目で説明していく。

【００７１】フラッシュメモリに対する情報の書込み
は、基本的に消去状態のメモリセルに対して行われる。
マイクロコンピュータがシステムに実装された状態でフ
ラッシュメモリの書換えを行うとき、ＣＰＵ１０が実行
すべき書換え制御プログラムは、消去用プログラムと、
書込み用プログラムを含み、その情報書込みの指示に従
って、最初に消去の処理ルーチンを実行し、ひき続いて
自動的に書込みの処理ルーチンを実行するように書換え
制御プログラムを構成することができる。或は消去と書
込みを分けて別々に動作を指示するようにしてもよい。

【００７２】図１４及び図１５には書込み制御手順の詳
細な一例が示される。同図に示される手順の制御主体は
ＣＰＵ１０である。

【００７３】バイト単位でのデータ書込みの最初のステ
ップでは、ＣＰＵ１０はその内蔵カウンタｎに１をセッ
トする（ステップＳ１）。次に、ＣＰＵ１０は、フラッ
シュメモリＦＭＲＹ２に書込むべきデータを図１１のデ
ータ入力ラッチＤＩＬにセットするとともに、書込みア
ドレスをアドレスラッチＡＩＬにセットする（ステップ
Ｓ２）。そしてＣＰＵ１０は、コントロールレジスタＣ
ＲＥＧに対するライトサイクルを発行して、プログラム
ビットＰをセットする（ステップ３）。これにより制御
回路ＦＣＯＮＴは、前記ステップＳ２でセットされたデ
ータ及びアドレスに基づいて、そのアドレスで指定され
るメモリセルのコントロールゲートとドレインとに高圧
を印加して書込みを行う。このフラッシュメモリ側での
書込み処理時間としてＣＰＵ１０は（ｘ）μｓｅｃ待ち
（ステップＳ４）、次いでプログラムビットＰをクリア
する（ステップＳ５）。ここで（ｘ）μｓｅｃの時間は
メモリセルの特性に合わせて決定され、例えば、１０μ
ｓｅｃのような時間とされる。

【００７４】その後、ＣＰＵ１０は書込み状態を確認す
るために、コントロールレジスタＣＲＥＧに対するライ
トサイクルを発行して、プログラムベリファイビットＰ
Ｖをセットする（ステップ６）。これにより制御回路Ｆ
ＣＯＮＴは、前記ステップＳ２でセットされたアドレス
を利用して、そのアドレスで選択されるべきワード線に
ベリファイ用電圧を印加して、前記書込みを行ったメモ
リセルのデータを読出す。読出しのために（ｙ）μｓｅ
ｃ待つ（ステップＳ７）。ここで前記ベリファイ用電圧
は、充分な書込みレベルを保証するため、例えば５Ｖの
ような電源電圧Ｖｃｃよりもレベルの高い７Ｖのような
電圧レベルとされる。（ｙ）ｓｅｃはそのようなベリフ
ァイ用電源の立上がり特性によって決まり、例えば２μ
ｓｅｃ以下とされる。ＣＰＵ１０はそれによって読出さ
れたデータと書込みに利用したデータとの一致を確かめ
る（ステップＳ８）。ＣＰＵ１０は、ベリファイによっ
て一致を確認すると、プログラムベリファイビットＰＶ
をクリアし（ステップＳ９）、これにより当該１バイト
データの書込みが完了される。

【００７５】一方、ＣＰＵ１０は、ステップＳ８のベリ
ファイによって不一致を確認すると、ステップＳ１０で
プログラムベリファイビットＰＶをクリアした後、前記
カウンタｎの値が、書込みリトライ上限回数Ｎに到達し
ているかの判定を行う（ステップＳ１１）。この結果、
書込みリトライ上限回数Ｎに到達している場合には書込
み不良として処理が終了される。書込みリトライ上限回
数Ｎに到達していない場合には、ＣＰＵ１０は、カウン
タｎの値を１だけインクリメントして（ステップＳ１
２）、前記ステップＳ３から処理を繰返していく。

【００７６】図１６及び図１７には消去制御手順の詳細
な一例が示される。同図に示される手順の制御主体はＣ
ＰＵ１０である。

【００７７】ＣＰＵ１０は、消去を行うに当たりその内
蔵カウンタｎに１をセットする（ステップＳ２１）。次
にＣＰＵ１０は、消去対象領域のメモリセルに対してプ
レライトを行う（ステップＳ２２）。すなわち、消去対
象アドレスのメモリセルに対してデータ”０”を書込
む。このプレライトの制御手順は前記図１４及び図１５
で説明した書込み制御手順を流用することができる。こ
のプレライトの処理は、消去前のフローティングゲート
内の電荷量を全ビット均一にして、消去状態を均一化す
るために行われる。

【００７８】次に、ＣＰＵ１０は、消去ブロック指定レ
ジスタＭＢＲＥＧに対するライトサイクルを発行して、
一括消去対象メモリブロックを指定する（ステップＳ２
３）。すなわち、消去ブロック指定レジスタＭＢＲＥＧ
１およびＭＢＲＥＧ２に消去対象メモリブロック番号を
指定する。消去対象メモリブロックを指定した後、ＣＰ
Ｕ１０は、コントロールレジスタＣＲＥＧに対するライ
トサイクルを発行して、イレーズビットＥをセットする
（ステップ２４）。これにより制御回路ＦＣＯＮＴは、
前記ステップＳ２３で指定されたメモリブロックのソー
ス線に高電圧を印加させて、当該メモリブロックを一括
消去する。このフラッシュメモリ側での一括消去の処理
時間としてＣＰＵ１０は例えば（ｘ）ｍｓｅｃ待つ（ス
テップＳ２５）。ここで（ｘ）ｍｓｅｃはメモリセルト
ランジスタの特性に合わせて決定され、例えば１０ｍｓ
ｅｃとされる。この（ｘ）ｍｓｅｃという時間は、１回
で消去動作を完結することができる時間に比べて短い時
間とされている。そして、次いでイレーズビットＥをク
リアする（ステップＳ２６）。

【００７９】その後、ＣＰＵ１０は消去状態を確認する
ために、先ず一括消去対象メモリブロックの先頭アドレ
スをベリファイすべきアドレスとして内部にセットし
（ステップＳ２７）、次いで、ベリファイアドレスにダ
ミーライトを行う（ステップＳ２８）。すなわち、ベリ
ファイすべきアドレスに対してメモリライトサイクルを
発行する。これにより、ベリファイすべきメモリアドレ
スがアドレスラッチＡＩＬに保持される。その後ＣＰＵ
１０は、コントロールレジスタＣＲＥＧに対するライト
サイクルを発行して、イレーズベリファイビットＥＶを
セットする（ステップ２９）。これにより制御回路ＦＣ
ＯＮＴは、前記ステップＳ２８でセットされたアドレス
を利用して、そのアドレスで選択されるべきワード線に
消去ベリファイ用電圧を印加して、前記消去されたメモ
リセルのデータを読出す。読出すために（ｙ）μｓｅｃ
待つ（ステップＳ３０）。ここで前記消去ベリファイ用
電圧は、充分な消去レベルを保証するため、例えば５Ｖ
のような電源電圧Ｖｃｃよりもレベルの低い３．５Ｖの
ような電圧レベルとされる。前記（ｙ）μｓｅｃはその
ようなベリファイ用電源の立上がり特性によって決ま
り、例えば２μｓｅｃ以下の時間とされる。ＣＰＵ１０
はそれによって読出されたデータが消去完結状態のデー
タに一致するかをベリファイする（ステップＳ３１）。
ＣＰＵ１０は、ベリファイによって一致を確認すると、
イレーズベリファイビットＥＶをクリアし（ステップＳ
３２）、次いで今回のベリファイアドレスが消去したメ
モリブロックの最終アドレスか否かを判定し（ステップ
Ｓ３３）、最終アドレスであれば一連の消去動作を終了
する。最終アドレスに至っていないと判定されたとき
は、ベリファイアドレスを１だけインクリメントして
（ステップＳ３４）、再びステップＳ２８からの処理を
繰返していく。

【００８０】一方、ＣＰＵ１０は、ステップＳ３１のベ
リファイによって不一致を確認すると、ステップＳ３５
でイレーズベリファイビットＥＶをクリアした後、前記
カウンタｎの値が、漸次消去上限回数Ｎに到達している
かの判定を行う（ステップＳ３６）。この結果、漸次消
去上限回数Ｎに到達している場合には消去不良として処
理が終了される。漸次消去上限回数Ｎに到達していない
場合には、ＣＰＵ１０は、カウンタｎの値を１だけイン
クリメントして（ステップＳ３７）、前記ステップＳ２
４から処理を繰返していく。実際には、消去し過ぎによ
ってメモリセルのしきい値電圧が負の値になってしまう
ような過消去を防止するために、１回毎にベリファイを
行いながら１０ｍｓｅｃというような短時間づつ徐々に
消去がくり返し行われていく。

【００８１】

〔９〕コマンド方式による情報書込み動作
（コマンド対応）

【００８２】モード信号ＭＤ０〜ＭＤ２を介してマイク
ロコンピュータＭＣＵ３にＰＲＯＭライタによる情報書
込みモードが設定されると、フラッシュメモリＦＭＲＹ
２はＰＲＯＭライタ３０によってコマンド方式と呼ばれ
る方式で情報に書込みなどが行われる。ここで、コマン
ド方式とは、フラッシュメモリに対する情報書込みなど
の指示が、ＰＲＯＭライタ３０のような外部装置からコ
マンドによって与えられることをいう。コマンドに従っ
た処理はＣＰＵ１０が制御する。そのための制御プログ
ラムは、フラッシュメモリＦＭＲＹ２が有し、ＰＲＯＭ
ライタ３０による情報書込みモードの設定に呼応してそ
のプログラムがＲＡＭに転送され、ＲＡＭに転送された
制御プログラムをＣＰＵ１０が実行する。この動作プロ
グラムは、前記オンボード状態で内蔵フラッシュメモリ
の情報書込みを制御するためのプログラムと部分的に共
通化しても、また全く別であってもよい。コマンド仕様
は図１３に従って前述した通りであり、以下コマンド毎
にその動作を説明する。

【００８３】（１）書込みコマンド ＰＲＯＭライタ３０はＣＰＵ１０とは非同期で、図１３
のコマンド仕様に従って、コマンド、データ、及びアド
レスを書込む。ＣＰＵ１０は初めにコマンドフラグＣＦ
＝１（既にコマンドが入力されている）もしくはデータ
フラグＤＦ＝１（コマンドが入力され、さらにデータも
入力されている）の場合にコマンドを読みに行き、コマ
ンド認識後データフラグＤＦ＝１の場合にデータやアド
レスを読みに行くという動作を行う。ＰＲＯＭライタ３
０から供給されるコマンドは、コマンドフラグＣＦ＝０
かつデータフラグＤＦ＝０に従ってコマンドラッチＣＬ
にラッチされる。メモリセルに書込まれるべきデータ
は、コマンドフラグＣＦ＝１かつデータフラグＤＦ＝０
に従ってデータラッチＤＬにラッチされる。ＣＰＵ１０
は、読み込んだコマンドが「書込みコマンド」であると
認識すると、その動作プログラムに従ってアドレスラッ
チＡＬ、データラッチＤＬからアドレス、データを読ん
で、フラッシュメモリＦＭＲＹ２内部のアドレス入力ラ
ッチＡＩＬ、データ入力ラッチＤＩＬにアドレス、デー
タを転送する。そしてＣＰＵ１０は、コントロールレジ
スタＣＲＥＧの書込みビット（Ｐビット）をセットする
ことで実際にフラッシュメモリＦＭＲＹ２のメモリセル
に書込みを行う。メモリセルに対する実際の書込み処理
手順は、図１４で説明した内容と実質的に同じである。
書込みが行われた後ＰビットをクリアしＣＦ、ＤＦを０
にもどす。書込み動作時のフラグＣＦ，ＤＦの状態とＣ
ＰＵ１０の動作をまとめたものは図１８に示される。

【００８４】（２）書込みベリファイコマンド 書込みにはその動作の終了に伴って書き込みベリファイ
モードが必ず実行される。書込みベリファイは直前に書
き込んだデータが書き込まれているかを確認する動作で
ある。本コマンドの場合もコマンドの解析までの動作は
前記書込みコマンドと同様に行われる。ＣＰＵ１０はコ
マンドが書込みベリファイコマンドである事を認識する
と、以下の手順で制御を行う。まずコントロールレジス
タＣＲＥＧのＰＶビット（プログラムベリファイビッ
ト）を”１”にセットする。この時フラッシュメモリＦ
ＭＲＹ２内のアドレスラッチＡＩＬには直前の書込みを
行ったときのアドレスがラッチされているのでこのアド
レスで選択されるワード線にベリファイ用の電圧（たと
えば７ｖ）が印加される。次にＣＰＵ１０はフラッシュ
メモリＦＭＲＹ２のリードを行う。この場合もアドレス
としてはラッチされているアドレスが用いられるので、
結局先に書込みを行ったメモリセルに対してゲート電圧
としてベリファイ用の電圧を印加した状態でリードが行
われることになる。ＣＰＵ１０はこのリードしたデータ
をポートＰＯＲＴのデータラッチＤＬに書き込み、ＰＶ
ビットをクリアすることによって動作を終了する。ＰＲ
ＯＭライタ３０はデータラッチＤＬの値をリードするこ
とによってベリファイを行う。書込みベリファイ時のフ
ラグの状態とＣＰＵ１０の動作については図１９にまと
めて示されている。

【００８５】（３）消去コマンド 本実施例のマイクロコンピュータＭＣＵ３に従えば、内
蔵フラッシュメモリＦＭＲＹ２の消去は前記フラッシュ
メモリ単体ＬＳＩとしての１Ｍフラッシュメモリ（ＨＮ
２８Ｆ１０１）とコンパチブルにするため、ブロック消
去はサポートせずマット一括消去のみとされる。図１３
のコマンド仕様から明らかなように、消去コマンドが２
回書き込まれると消去が始まる。消去の場合もコマンド
解析までの動作は書込みの場合と同じである。消去は消
去ブロック指定レジスタＭＢＲＥＧを全ビット選択状態
にセットした後、コントロールレジスタＣＲＥＧのＥビ
ット（イレースビット）を”１”にセットすることによ
りスタートする。Ｅビットをセットすることによりメモ
リマットのソース線に高電圧が印加され消去が行われ
る。一定時間Ｅビットを”１”にした後クリアして消去
を終了する。メモリセルに対する消去の制御手順は、図
２Ａで説明した制御内容と実質的に同じである。

【００８６】（４）消去ベリファイコマンド 消去後実行されるベリファイは書込みベリファイと類似
した動作となる。コマンド解析後、ＣＰＵ１０はポート
のアドレスラッチＡＬからベリファイを行うアドレスを
読み込み、フラッシュメモリＦＭＲＹ２にライトする。
次にＣＰＵ１０がコントロールレジスタＣＲＥＧのＥＶ
ビットをセットすることにより、先にラッチされたアド
レスで選択されたワード線にベリファイ用の電圧（例え
ば３．５ｖ）が印加される。この状態でＣＰＵ１０はフ
ラッシュメモリＦＭＲＹ２をリードし、リードしたデー
タをポートのデータラッチＤＬにライトする。その後Ｅ
Ｖビットをクリアし、動作を終了する。

【００８７】（５）自動消去コマンド 自動消去コマンド認識後、図１６及び図１７に示した消
去フローをＣＰＵ１０自体が全て行うものである。自動
消去ではフラッシュメモリＦＭＲＹ２は消去開始と同時
にステータスポーリング信号を出力、消去終了で信号を
反転させる仕様となっている。ステータスポーリングの
出力はＩ／Ｏ７なのでデータラッチＤＬの第７ビットを
ステータスポーリング信号を格納するビットとする。Ｃ
ＰＵ１０は消去開始と同時にデータラッチＤＬの第７ビ
ットをクリアし、消去終了でセットする。

【００８８】（６）読み出しコマンド 読み出しのコマンド（リード系コマンド）が発行される
とフラッシュメモリＦＭＲＹ２はＰＲＯＭライタ３０か
ら自由にリードできる状態にされる必要がある。前述し
た方式ではＣＰＵ１０でコマンドの解析を行うため、コ
マンドが入力されてからリード可能な状態になるまでの
時間が長くなり前記１Ｍフラッシュメモリの仕様に合わ
せることができない。そこで読み出しモードの際は前記
バススイッチＢＳＷでＣＰＵ１０を切り離し、外部から
内蔵フラッシュメモリＦＭＲＹ２を直接アクセスできる
ようにされる。ＣＰＵ１０はバス権開放を要求するＢＲ
ＥＱ（バスリクエスト）信号を外部から入力できるよう
になっているが、ＣＰＵ１０がバスを開放するまで時間
がかかるため、バススイッチＢＳＷで物理的にバスを切
り離すようになっている。ＣＰＵ１０を介すると全てに
おいて時間がかかるため、読み出し系コマンドであるこ
とがデコーダＤＥＣで認識されると、即座にバスを切り
離す。この際ＣＰＵ１０へはコマンドが入力されたこと
を認識させないようにする為、読み出し系コマンドの場
合はコマンドフラグＣＦ＝０のままとし、その他のコマ
ンドの場合のみコマンドフラグＣＦ＝０からコマンドフ
ラグＣＦ＝１へフラグが変化される。

【００８９】（７）リセットコマンド コマンドのセットアップを間違えた場合の為にリセット
コマンドが用意されている。図１３のコマンド仕様から
も明らかなように、このリセットコマンドを２回書き込
むことでリセットが完了する仕様となっている。本実施
例のマイクロコンピュータＭＣＵ３では、１回目に何等
かのコマンドが入力された後またコマンドを入力すると
そのコマンドはデータラッチＤＬに入力さてしまう為、
最初に書込まれたリセットコマンドはデータＦＦＨと認
識されてしまう可能性がある。しかしフラッシュメモリ
は浮遊ゲートから電子が引き抜かれた消去状態を”１”
とみなす為、書込みコマンドが先に入力されていたとし
てもＦＦＨは何も書き込まないことと等しいことになり
全く問題ない。そして、２回目に書込まれたリセットコ
マンドがコマンドデコーダＤＥＣでデコードされると、
そのまま読み出しモードと同様読み出し状態にされて動
作を終了する。斯るリセット時のフラグの状態とＣＰＵ
１０の動作については図２０と図２１にまとめて示され
ている。

【００９０】〔１０〕コマンド方式による情報書込み時
のＰＲＯＭライタ３０の動作

【００９１】図２２及び図２３には情報書込みに際して
のＰＲＯＭライタ３０の動作フローチャートが示され
る。先ず端子Ｖｐｐに１２Ｖのような書込みに必要な高
電圧を出力し（ステップＳ４０）、内蔵アドレスカウン
タを０に初期化する（ステップＳ４１）と共に、カウン
タｎを０に設定する（ステップＳ４２）。次いでカウン
タｎを１インクリメントし（ステップＳ４３）、その後
にプログラムコマンドの書込みサイクルを起動して書込
みコマンド（４０Ｈ）をコマンドラッチに書込む（ステ
ップＳ４４）。その次に、書込みデータ（ＰＤ）及び書
込みアドレス（ＰＡ）をデータラッチＤＬ及びアドレス
ラッチＡＬに書込む（ステップＳ４５）。その後例えば
２５μｓｅｃ待つ（ステップＳ４６）。この間にマイク
ロコンピュータのＣＰＵ１０はコマンドを解釈してフラ
ッシュメモリＦＭＲＹ２にデータを書込む。そして今度
は、書込みベリファイコマンドの書込みサイクルを起動
し（ステップＳ４７）、例えば６μｓｅｃ待つ（ステッ
プＳ４８）。この間にマイクロコンピュータＭＣＵ３の
ＣＰＵ１０はそのコマンドを解釈して書込みアドレスの
データをデータラッチＤＬに読出す。ＰＲＯＭライタ３
０はその読出しデータを取り込んで、正常に書込みでき
たかを判定する（ステップＳ４９）。正常と判定したと
きは、最終書込みアドレスかの判定を行い（ステップＳ
５０）、最後でなければ書込みアドレスをインクリメン
トし（ステップＳ５１）、その後ステップＳ４２に戻
り、最終アドレスまで書込みを行った後は端子Ｖｐｐに
５Ｖのような電圧Ｖｃｃを印可して（ステップＳ５
２）、書込みを終了する。ステップＳ４９において書込
み異常が判定されたときは、カウンタｎの値が最大限２
０に到達するまで再度ステップＳ４３に戻って書込みを
くり返し、２０回繰り返しても依然書込み異常が解消さ
れない場合にはそのアドレスが不良ビットであることを
以って処理を終了する。

【００９２】図２４及び図２５には消去に際してのＰＲ
ＯＭライタ３０の動作フローチャートが示される。先ず
フラッシュメモリの消去対象全ビットに論理値０のデー
タを書込む。書込みの処理は図２２及び図２３に従う。
次に消去領域の先頭アドレスをアドレスカウンタにセッ
トし（ステップＳ６１）、カウンタｎを０に設定する
（ステップＳ６２）。次いでカウンタｎを１インクリメ
ントし（ステップＳ６３）、その後に、消去コマンドの
書込みサイクルを起動して消去コマンド（２０Ｈ）をコ
マンドラッチに書込む（ステップＳ６４）。その後例え
ば１０ｍｓｅｃ待つ（ステップＳ６５）。この間にマイ
クロコンピュータＭＣＵ３のＣＰＵ１０はコマンドを解
釈してフラッシュメモリＦＭＲＹ２の消去を行う。そし
て今度は、消去ベリファイコマンドの書込みサイクルを
起動し（ステップＳ６６）、例えば６μｓｅｃ待つ（ス
テップＳ６７）。この間にマイクロコンピュータＭＣＵ
３のＣＰＵ１０はそのコマンドを解釈して消去ベリファ
イアドレス（ＥＡ）のデータを読出してデータラッチＤ
Ｌに転送する。ＰＲＯＭライタ３０はその読出しデータ
を取り込んで、正常に消去できたかを判定する（ステッ
プＳ６８）。正常と判定したときは、最終消去アドレス
かの判定を行い（ステップＳ６９）、最後でなければ消
去ベリファイアドレスをインクリメントし（ステップＳ
７０）し、その後でステップＳ６６に戻り、最終アドレ
スまで消去ベリファイを行って処理を終了する。ステッ
プＳ６８において消去異常が判定されたときは、カウン
タｎの値が最大限３０００に到達するまで再度ステップ
Ｓ６３に戻って消去を繰返し、３０００回繰り返しても
依然消去異常が解消されない場合にはそのアドレスが不
良ビットであることを以って処理を終了する。

【００９３】〔１１〕コマンド方式による情報書き込み
時のＣＰＵの動作

【００９４】図２６にはＣＰＵ１０による前記各種コマ
ンドに対する処理のメインフローチャートが示される。
ＣＰＵ１０は前記コマンドフラグＣＦ及びデータフラグ
ＤＦをサンプリングしており、それのセット状態を検出
すると、コマンドラッチＣＬの上位４ビットを読み込ん
でコマンドを解析する。それがＡ０Ｈであるときは消去
ベリファイ（Ｅｒａｓｅ Ｖｅｒｉｆｙ）、Ｃ０Ｈであ
るときは書込みベリファイ（Ｐｒｏｇｒａｍ Ｖｅｒｉ
ｆｙ）、４０Ｈのときは書込み（Ｐｒｏｇｒａｍ）、２
０Ｈのときは消去（Ｅｒａｓｅ）、３０Ｈのときは自動
消去書（Ａｕｔｏ Ｅｒａｓｅ）、の各処理に処理ルー
チンを分岐する。尚、図１３で説明したその他のコマン
ドについては説明を省略する。

【００９５】消去（Ｅｒａｓｅ）の処理ルーチンでは、
図２７に示されるようにフラッシュメモリの消去に必要
なシーケンスを制御した後、コマンドフラグＣＦをクリ
アして処理を終了する。図２７に示される消去ベリファ
イ（Ｅｒａｓｅ Ｖｅｒｉｆｙ）の処理ルーチンでは、
アドレスラッチＡＬから消去ベリファイアドレスを取込
んでコントロールレジスタＣＲＥＧに消去ベリファイモ
ードを設定して、そのアドレスのデータをリードしてデ
ータラッチＤＬに転送する。自動消去（Ａｕｔｏ Ｅｒ
ａｓｅ）の処理ルーチンでは、図２８に示されるよう
に、内蔵フラッシュメモリＦＭＲＹ２の全アドレスに対
するプレライト実施の制御を行った後、消去の制御を行
い、次いで消去ベリファイを実行させる。消去及び消去
ベリファイの制御は全アドレスの消去完了まで行われ、
また、消去状態の判定で消去異常が度重なって消去時間
の上限を越えた場合には不良ビットの存在を以って処理
が終了される。書込み（Ｐｒｏｇｒａｍ）の処理ルーチ
ンでは、図２９に示されるように、データフラグＤＦの
セット状態を判定すると、アドレスラッチＡＬから書込
みアドレスを取り込み、且つ、データラッチＤＬから書
込みデータを取り込んで、フラッシュメモリＦＭＲＹ２
に書込みを行い、その後データフラグＤＦをクリアして
処理を終了する。書込みベリファイ（Ｐｒｏｇｒａｍ
Ｖｅｒｉｆｙ）の処理ルーチンでは、図２９に示される
ように、コントロールレジスタＣＲＥＧに書込みベリフ
ァイモードを設定し、直前の書込みアドレスからデータ
を読出し、これをデータラッチＤＬに転送し、更にコマ
ンドフラグＣＦをクリアして処理を終了する。

【００９６】〔１２〕ＰＲＯＭライタにとっての単体フ
ラッシュメモリＬＳＩとの互換性

【００９７】ＰＲＯＭライタ３０を利用してコマンド方
式で内蔵フラッシュメモリＦＭＲＹ２に情報書込みを行
うときの仕様と、前記単体フラッシュメモリＬＳＩ（Ｈ
Ｎ２８Ｆ１０１）をＰＲＯＭライタ３０をつかって情報
書込みするときの仕様との、コンパチビリティーについ
て本発明者は確認した。これによれば、ＰＲＯＭライタ
３０による情報書込みを前記１Ｍフラッシュメモリ単体
ＬＳＩ（ＨＮ２８Ｆ１０１３）と同じ仕様にするには、
各種タイミングをその１Ｍフラッシュメモリと合わせる
ことが必要である。そこで実際に制御プログラムを作成
し、タイミングを合わせることができるか検討した。こ
の検討結果は図３０に示される。この結果から例えば動
作周波数１６ＭＨｚ時においてはコンパチブルであるこ
とを確認できた。

【００９８】上記実施例によれば以下の作用効果があ
る。

【００９９】（１）ＰＲＯＭライタ３０から非同期で与
えられるコマンドに応じた書換えシーケンスをマイクロ
コンピュータの内蔵回路で実現するから、ＰＲＯＭライ
タ３０にとってデータ情報とアドレス情報を与える前
に、データ情報を与えるのと同様にしてコマンドをコマ
ンドラッチに書込めばよく、汎用的に利用されるＰＲＯ
Ｍライタ３０にソケットアダプタを介して結合すること
によって、マイクロコンピュータ内蔵のフラッシュメモ
リに対する情報書込みを行うことができる。

【０１００】（２）コマンドによって指示される書換え
のためのシーケンスを内蔵ＣＰＵ１０に制御させること
により、その制御のための専用回路を不要若しくは削減
でき、マイクロコンピュータのチップ面積低減を実現す
る。更に、書換えのための制御シーケンスは、ＣＰＵ１
０が実行すべきソフトウェアで変更可能であるから、フ
ラッシュメモリを構成する記憶素子の特性に合わせて書
き込み時間などの条件設定を簡単に行うことができる。

【０１０１】（３）汎用的に利用されるＰＲＯＭライタ
３０は、少なくとも、不揮発性記憶素子に対する書換え
用高電圧を印加し、書換えのためのアドレスやデータを
書込み信号などに従ってフラッシュメモリを含む対象半
導体装置（ＬＳＩ）に供給するようになっている。この
ようなＰＲＯＭライタ３０は、コマンド、データ、及び
アドレスを、マイクロコンピュータ内蔵ＣＰＵ１０とは
非同期で供給してくる。このとき、前記コマンドラッチ
ＣＬにコマンドが書き込まれたことを示すコマンドフラ
グＣＦと、このコマンドフラッグＣＦがコマンドラッチ
状態を示すときに、前記コマンドラッチＣＬに代えて外
部から書込み可能にされるデータラッチＤＬとを備える
ことにより、ＰＲＯＭライタ３０から相互に別サイクル
で書き込まれるコマンドとデータ情報とのラッチ手段上
での衝突を防止することができる。

【０１０２】（４）ＣＰＵ１０は、コマンドフラグＣＦ
のコマンドラッチ状態に基づいてコマンドラッチＣＬの
コマンドをリードするが、このとき、コマンドラッチＣ
Ｌのラッチ内容をデコードしてコマンドフラグＣＦをコ
マンドラッチ状態にセットするコマンドデコーダＤＥＣ
を設けることにより、コマンドフラグに対するセット処
理の迅速化を図ることができる。仮に、コマンドフラグ
に対する制御もＣＰＵ１１に委ねるならば、ＣＰＵ１１
はバスサイクルを起動して常にコマンドラッチＣＬの内
容をモニタしなければならず、動作上無駄を生じ、フラ
グ処理も遅くなってしまう。

【０１０３】（５）コマンドデコーダＤＥＣによるリー
ド系コマンドのデコード結果に従ってＣＰＵ１１をフラ
ッシュメモリから切り離すバススイッチＢＳＷを設ける
ことにより、コマンドラッチにラッチした全てのコマン
ドをＣＰＵ１０が解析していたのではそのコマンドで指
示される動作のタイミングが間に合わないリード系コマ
ンドに対して容易に対処できる。このことは、マイクロ
コンピュータ内蔵フラッシュメモリに対して、ＰＲＯＭ
ライタ３０にとっての単体フラッシュメモリＬＳＩに対
する書込み処理との互換性を実現可能にする。

【０１０４】（６）前記ＣＰＵ１０が実行すべきフラッ
シュメモリ書換えのための手順制御用プログラムを、フ
ラッシュメモリに格納しておき、ＰＲＯＭライタ３０に
よる書換え動作モードの設定に呼応してそのプログラム
をＲＡＭに転送し、そのＲＡＭに転送された前記プログ
ラムをＣＰＵ１０に実行させるようにすることにより、
書換え用プログラムの修正が簡単に行える。

【０１０５】（７）用途に応じてフラッシュメモリに格
納すべき情報量がその情報の種類例えばプログラム、デ
ータテーブル、制御データなどに応じて相違されること
を考慮した場合、前記フラッシュメモリにおける一括消
去可能な単位として、相互に記憶容量の相違される複数
個のメモリブロックを設けておくことにより、システム
実装後内蔵フラッシュメモリの保持情報の部分的若しく
は一部の書換えに伴って、メモリブロックを一括消去し
た後の書込み動作の無駄をなくして、書換え効率を向上
させることができる。

【０１０６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【０１０７】例えば、マイクロコンピュータに内蔵され
る周辺回路は上記実施例に限定されず適宜変更すること
ができる。フラッシュメモリのメモリセルトランジスタ
は上記実施例のスタックドゲート構造のＭＯＳトランジ
スタに限定されず、書込み動作にもトンネル現象を用い
たＦＬＯＴＯＸ型のメモリセルトランジスタを用いるこ
とも可能である。また、一括消去の単位はソース線を共
通にするメモリブロックのほか、消去においてワード線
を共通化できるメモリブロックとすることもできるが、
その何れを選択するかは、消去電圧の極性をどうする
か、或は、一括消去単位の記憶容量を極力小さくしよう
とする場合に単一のワード線に接続するメモリセルの数
と単一のデータ線に接続されるメモリセルの数との何れ
の方が少ないかなどの事情を考慮して決定することがで
きる。メモリブロックのサイズについては上記実施例の
ようなサイズ固定に限定されない。例えば、コントロー
ルレジスタの設定又はモード信号の指示にしたがってそ
のサイズを可変にすることができる。例えば、ワード線
を最小単位として一括消去電圧を印加する場合には、ワ
ード線を消去電圧で駆動するドライバの動作をそのコン
トロールレジスタの設定又はモード信号の指示にしたが
って選択させればよい。更にメモリブロックの分割態様
としては、全体を複数個の大ブロックに分割し、更にそ
の各大ブロックの中を複数個の小ブロックに分けて、大
ブロック単位又は小ブロック単位で一括消去できるよう
にすることも可能である。また、ＣＰＵの制御に基づい
てフラッシュメモリを書換える方式においては、書換え
条件などをセルフチューニングするソフトウェアを採用
することも可能である。また、フラッシュメモリのメモ
リセルトランジスタにおいて、そのソース及びドレイン
は、印加される電圧によって定まる相対的なものとして
把握されるものもある。

【０１０８】本発明は、少なくとも単一の半導体チップ
上に中央処理装置と電気的に書換え可能な不揮発性のフ
ラッシュメモリとを備えた条件のデータ処理装置に広く
適用することができる。

【０１０９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１１０】外部装置から非同期で与えられるコマンド
に応じた書換えシーケンスを内蔵回路で実現することに
より、外部装置にとってデータ情報とアドレス情報を与
える前に、データ情報を与えるのと同様にしてコマンド
をデータ処理装置に与えればよく、汎用的に利用される
ＰＲＯＭライタのような外部装置にソケットアダプタを
介して結合することによって、データ処理装置内蔵のフ
ラッシュメモリに対する情報書込みを容易に行うことが
できるという効果がある。

【０１１１】コマンドによって指示される書換えのため
のシーケンスを内蔵中央処理装置が制御することによ
り、その制御のための専用回路を不要若しくは削減し、
データ処理装置のチップ面積低減を実現する。更に、書
換えのための制御シーケンスを中央処理装置が実行する
ソフトウェアで変更可能であり、これにより、フラッシ
ュメモリを構成する記憶素子の特性に合わせて書き込み
時間などの条件設定を容易に行えるという効果がある。

【０１１２】コマンドラッチ手段にコマンドが書き込ま
れたことを示すフラグ手段と、このフラグ手段が前記コ
マンドラッチ状態を示すときに、前記コマンドラッチ手
段に代えて外部から書込み可能にされるデータラッチ手
段とを備えることにより、ＰＲＯＭライタのような外部
装置から相互に別サイクルで書き込まれるコマンドとデ
ータ情報とのラッチ手段上での衝突を防止することがで
きる。

【０１１３】前記コマンドラッチ手段のラッチ内容をデ
コードし、前記所定のコマンドをデコードすることによ
って前記フラグ手段をコマンドラッチ状態にセットする
コマンドデコーダを採用することにより、フラグ手段に
対する処理の迅速化を図ることができる。

【０１１４】コマンドデコーダによるリード系コマンド
のデコード結果に従って中央処理装置をフラッシュメモ
リから切り離すゲート手段を設けることにより、コマン
ドラッチ手段にラッチした全てのコマンドを中央処理装
置が解析していたのではそのコマンドで指示される動作
のタイミングが間に合わないようなリード系コマンドに
対して容易に対処できる。このことは、データ処理装置
内蔵フラッシュメモリに対して、ＰＲＯＭライタのよう
な外部装置にとっての単体フラッシュメモリＬＳＩに対
する書込み処理との互換性を実現可能にする。

【０１１５】用途に応じてフラッシュメモリに格納すべ
き情報量がその情報の種類例えばプログラム、データテ
ーブル、制御データなどに応じて相違されることを考慮
した場合、前記フラッシュメモリにおける一括消去可能
な単位として、相互に記憶容量の相違される複数個のメ
モリブロックを設けることにより、システム実装後内蔵
フラッシュメモリの保持情報の部分的若しくは一部の書
換えに伴って、メモリブロックを一括消去した後の書込
み動作の無駄をなくして、書換え効率を向上させること
ができる。

【図面の簡単な説明】

【図１】フラッシュメモリを内蔵した第１の実施例に係
るマイクロコンピュータにおいてその内蔵フラッシュメ
モリをＰＲＯＭライタで書換え処理するときの機能ブロ
ック図である。

【図２】フラッシュメモリを内蔵した第２の実施例に係
るマイクロコンピュータにおいてその内蔵フラッシュメ
モリをＰＲＯＭライタで書換え処理するときの機能ブロ
ック図である。

【図３】ＰＲＯＭライタによるコマンド書込みの一例タ
イミングチャートである。

【図４】ＣＰＵ制御によるフラッシュメモリの情報書込
みサイクルの一例タイミングチャートである。

【図５】図１の第１の実施例と図２の第２の実施例との
効果の相違を示す説明図である。

【図６】図２のマイクロコンピュータに対応される更に
詳細なマイクロコンピュータの実施例ブロック図であ
る。

【図７】図６のマイクロコンピュータをパッケージん具
下状態で示す平面図である。

【図８】図６のマイクロコンピュータに内蔵されるフラ
ッシュメモリの全体的なブロック図である。

【図９】メモリブロックの分割態様の一例を示す説明図
である。

【図１０】コントロールレジスタと消去ブロック指定レ
ジスタの一例説明図である。

【図１１】図６のマイクロコンピュータにおいてコマン
ド方式によるＰＲＯＭライタ書換えモードに対応するた
めのハードウェアの詳細を示すブロック図である。

【図１２】コマンドフラグ及びデータフラグ並びにバス
スイッチの制御形式を示す説明図である。

【図１３】ＰＲＯＭライタから供給可能なコマンドの一
例仕様説明図である。

【図１４】オンボード状態での書込み制御手順の前半を
示す詳細な一例フローチャートである。

【図１５】オンボード状態での書込み制御手順の後半を
示す詳細な一例フローチャートである。

【図１６】オンボード状態での消去制御手順の前半を示
す詳細な一例フローチャートである。

【図１７】オンボード状態での消去制御手順の後半を示
す詳細な一例フローチャートである。

【図１８】ＰＲＯＭライタによる書込み動作時のフラグ
ＣＦ，ＤＦの状態とＣＰＵの動作をまとめた説明図であ
る。

【図１９】ＰＲＯＭライタによる書込みベリファイ時の
フラグの状態とＣＰＵの動作についてまとめた説明図で
ある。

【図２０】ＰＲＯＭライタによるリセット時のフラグの
状態とＣＰＵの動作についてまとめた第１の説明図であ
る。

【図２１】ＰＲＯＭライタによるリセット時のフラグの
状態とＣＰＵの動作についてまとめた第２の説明図であ
る。

【図２２】コマンド方式による情報書込みに際してのＰ
ＲＯＭライタの動作の前半を示す一例フローチャートで
ある。

【図２３】コマンド方式による情報書込みに際してのＰ
ＲＯＭライタの動作の後半を示す一例フローチャートで
ある。

【図２４】コマンド方式による消去に際してのＰＲＯＭ
ライタの動作の前半を示す一例フローチャートが示され
る。

【図２５】コマンド方式による消去に際してのＰＲＯＭ
ライタの動作の後半を示す一例フローチャートが示され
る。

【図２６】ＰＲＯＭライタから与えられるコマンドに対
するＣＰＵの処理のメインフローチャートである。

【図２７】図２６に示される消去（Ｅｒａｓｅ）の処理
ルーチンと消去ベリファイ（Ｅｒａｓｅ Ｖｅｒｉｆ
ｙ）の処理ルーチンを示すフローチャートである。

【図２８】図２６に示される自動消去書（Ａｕｔｏ Ｅ
ｒａｓｅ）の処理ルーチンを示すフローチャートであ
る。

【図２９】図２６に示される書込み（Ｐｒｏｇｒａｍ）
の処理ルーチンと書込みベリファイ（Ｐｒｏｇｒａｍ
Ｖｅｒｉｆｙ）の処理ルーチンを示すフローチャートで
ある。

【図３０】ＰＲＯＭライタによる書込み仕様の検討結果
を示す説明図である。

【図３１】フラッシュメモリの原理説明図である。

【図３２】フラッシュメモリのメモリセルアレイにたい
する構成原理説明図である。

【図３３】フラッシュメモリに対する消去動作並びに書
込み動作のための電圧条件の一例説明図である。

【図３４】一括消去可能なメモリブロックの記憶容量を
相違させたフラッシュメモリの一例回路ブロック図であ
る。

【符号の説明】

ＭＣＵ１ マイクロコンピュータ ＭＣＵ２ マイクロコンピュータ ＭＣＵ３ マイクロコンピュータ １０ ＣＰＵ ＦＭＲＹ２ フラッシュメモリ ２１ コマンドラッチ手段 ２２ コマンド解析手段 ２３ シーケンス制御手段 ３０ ＰＲＯＭライタ ＣＲＥＧ コントロールレジスタ ＭＢＲＥＧ 消去ブロック指定レジスタ ＳＭＢ０〜ＳＭＢ７ 小メモリブロック ＬＭＢ０〜ＬＭＢ６ 大メモリブロック ＣＬ コマンドレジスタ ＣＦ コマンドフラグ ＤＦ データフラグ ＤＬ データレジスタ ＡＬ アドレスレジスタ ＤＥＣ コマンドデコーダ ＢＳＷ バススイッチ Ｑ１〜Ｑ４ メモリセルトランジスタ ＳＬ１，ＳＬ２ ソース線 ＤＬ１，ＤＬ２ データ線 ＷＬ１，ＷＬ２ ワード線

フロントページの続き (72)発明者 石川 栄一 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 中央処理装置と、電気的に書換え可能な
   不揮発性のフラッシュメモリとを、１個の半導体基板に
   含み、外部装置の指示に従って内蔵フラッシュメモリを
   書換え可能にする動作モードを備えたデータ処理装置で
   あって、 前記動作モードが設定された状態において外部から書込
   み可能にされるコマンドラッチ手段と、これにラッチさ
   れたコマンドを解析するコマンド解析手段と、解析され
   た内容に応じてフラッシュメモリの書換えのための手順
   制御を行う制御手段とを、備えて成るものであることを
   特徴とするデータ処理装置。
2. 【請求項２】 前記解析手段及び制御手段は、前記中央
   処理装置であることを特徴とする請求項１記載のデータ
   処理装置。
3. 【請求項３】 前記コマンドラッチ手段にコマンドが書
   き込まれたことを示すフラグ手段と、このフラグ手段が
   前記コマンドラッチ状態を示すときに、前記コマンドラ
   ッチ手段に代えて外部から書込み可能にされるデータラ
   ッチ手段と、外部からアドレス情報が書込み可能にされ
   るアドレスラッチ手段とを更に備え、前記中央処理装置
   は、前記フラグ手段のコマンドラッチ状態に基づいてコ
   マンドラッチ手段のコマンドをリードするものであるこ
   とを特徴とする請求項２記載のデータ処理装置。
4. 【請求項４】 前記コマンドラッチ手段のラッチ内容を
   デコードし、前記所定のコマンドをデコードすることに
   よって前記フラグ手段をコマンドラッチ状態にセットす
   るコマンドデコーダを更に備えて成るものであることを
   特徴とする請求項３記載のデータ処理装置。
5. 【請求項５】 前記コマンドラッチ手段並びにデータラ
   ッチ手段及びアドレスラッチ手段がフラッシュメモリと
   中央処理装置に接続される状態と、前記コマンドラッチ
   手段並びにデータラッチ手段及びアドレスラッチ手段が
   フラッシュメモリに接続され中央処理装置には非接続と
   される状態とを、選択可能なゲート手段を内部バスに設
   け、そのゲート手段を、前記所定のコマンド以外のコマ
   ンドをデコードすることによって前記コマンドデコーダ
   で生成される信号によって制御するものであることを特
   徴とする請求項４記載のデータ処理装置。
6. 【請求項６】 前記フラッシュメモリは、前記中央処理
   装置が実行すべきフラッシュメモリ書換えのための手順
   制御用プログラムを有し、前記動作モードの設定に呼応
   してそのプログラムが転送されるＲＡＭを備え、そのＲ
   ＡＭに転送された前記プログラムを中央処理装置が実行
   するものであることを特徴とする請求項１乃至５の何れ
   か１項記載のデータ処理装置。
7. 【請求項７】 前記フラッシュメモリは、一括消去可能
   な単位として、相互に記憶容量の相違される複数個のメ
   モリブロックを有するものであることを特徴とする請求
   項１乃至６の何れか１項記載のデータ処理装置。
8. 【請求項８】 前記フラッシュメモリは、コントロール
   ゲートがワード線に結合され、ドレインがデータ線に結
   合され、ソースがソース線に結合されて、電気的に書換
   え可能な複数個の不揮発性記憶素子と、単数若しくは複
   数本のワード線単位若しくはデータ線単位でそれに含ま
   れる不揮発性記憶素子に共通のソース線を接続して夫々
   成る複数個のメモリブロックとを備え、該メモリブロッ
   クを一括消去可能な単位とするものであることを特徴と
   する請求項７記載のデータ処理装置。