JPH11316753A - マイクロコンピュ―タ - Google Patents

Abstract

(57)【要約】 【課題】 使い勝手の良好なフラッシュメモリを内蔵し
たマイクロコンピュータを提供する。 【解決手段】 ＣＰＵは中央処理装置、ＦＭＲＹは電気
的に消去・書込み可能な不揮発性のフラッシュメモリで
ある。前記フラッシュメモリは、複数のメモリセルがマ
トリクス配置されたメモリアレイを複数持ち、複数ビッ
トにより構成されるデータの各ビットデータが分けられ
て各メモリアレイに記憶され、アドレスバスを経由した
前記中央処理装置のアクセスに応じて、前記各メモリア
レイに記憶されている前記各ビットデータが出力され、
それらのビットデータにより前記データを構成して、デ
ータバスを経由して前記データを前記中央処理装置へ出
力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的な消去・書
込みによって情報を書換え可能な不揮発性のフラッシュ
メモリを備えたマイクロコンピュータに関する。

【０００２】

【従来の技術】特開平１−１６１４６９号公報には、プ
ログラム可能な不揮発性メモリとしてＥＰＲＯＭ（イレ
ーザブル・アンド・プログラマブル・リード・オンリ・
メモリ）またはＥＥＰＲＯＭ（エレクトリカリ・イレー
ザブル・アンド・プログラマブル・リード・オンリ・メ
モリ）を単一の半導体チップに搭載したマイクロコンピ
ュータについて記載されている。そのようなマイクロコ
ンピュータにオン・チップ化された不揮発性メモリには
プログラムやデータが保持される。ＥＰＲＯＭは紫外線
により記憶情報を消去するものであるから、それを実装
システムから取り外さなければ書換えを行うことができ
ない。ＥＥＰＲＯＭは電気的に消去・書込みを行うこと
ができるので、システムに実装された状態でその記憶情
報を書換えることができるが、それを構成するメモリセ
ルは、ＭＮＯＳ（メタル・ナイトライド・オキサイド・
セミコンダクタ）のような記憶素子のほかに選択トラン
ジスタを必要とするため、ＥＰＲＯＭに比べて例えば
２．５倍から５倍程度の大きさになり、相対的に大きな
チップ占有面積を必要とする。

【０００３】特開平２−２８９９９７号公報には一括消
去型ＥＥＰＲＯＭについて記載されている。この一括消
去型ＥＥＰＲＯＭは本明細書におけるフラッシュメモリ
と同意義に把握することができる。フラッシュメモリ
は、電気的な消去・書込みによって情報を書換え可能で
あって、ＥＰＲＯＭと同様にそのメモリセルを１個のト
ランジスタで構成することができ、メモリセルの全てを
一括して、またはメモリセルのブロックを一括して電気
的に消去する機能を持つ。したがって、フラッシュメモ
リは、システムに実装された状態でそれの記憶情報を書
換えることができると共に、その一括消去機能により書
換え時間の短縮を図ることができ、さらに、チップ占有
面積の低減にも寄与する。

【０００４】

【発明が解決しようとする課題】本発明者はマイクロコ
ンピュータにフラッシュメモリを搭載することについて
検討し、これにより以下の点を見い出した。

【０００５】（１）マイクロコンピュータの内蔵ＲＯＭ
にはプログラム及びデータが格納される。更にデータに
は大容量データと小容量データがある。これらプログラ
ム及びデータを書き換える場合、通常前者については数
十ＫＢ（キロバイト）の大きな単位で、後者については
数十Ｂ（バイト）の小さな単位で書換が行われる。この
とき、フラッシュメモリの消去単位がチップ一括または
同一サイズのメモリブロック単位で行われるのでは、プ
ログラム領域にはちょうど良いがデータ領域には消去単
位が大きすぎて使いにくかったり、或はその逆のケース
も起こり得る。

【０００６】（２）マイクロコンピュータをシステムに
実装した後にフラッシュメモリの保持情報の一部を書換
えるような場合には、当該情報を保有している一部のメ
モリブロックを書換え対象とすればよいが、一括消去可
能なメモリブロックの記憶容量が全てのメモリブロック
で等しくされているならば、メモリブロックの記憶容量
よりも情報量の少ない情報だけを書換えればよい場合に
も比較的記憶容量の大きなメモリブロックを一括消去し
た後に当該メモリブロック全体に対して順次書込みを行
わなければならず、実質的に書換えを要しない情報のた
めの書換えに無駄な時間を費やすことになる。

【０００７】（３）フッラシュメモリに書き込むべき情
報はそのマイクロコンピュータが適用されるシステムに
したがって決定されるが、当該マイクロコンピュータを
システムに実装した状態で最初から全ての情報を書込ん
でいたのでは非能率的な場合がある。

【０００８】（４）マイクロコンピュータの実装状態で
フラッシュメモリを書換えるとき、書換対象メモリブロ
ックの一部の情報だけを書換えればよくても、一括消去
した後のメモリブロックの全体に書込むべき情報の全て
をマイクロコンピュータの外部から順次もらいながら書
込みを行っていたのでは、書換対象メモリブロックの一
部の情報だけを書換えればよくても、当該メモリブロッ
ク全体に書込むべき情報の全てを外部から受け取らなく
てはならず、実質的に書換えを要しない情報、すなわち
書換え前に内部で保持している情報も重ねて外部から転
送されなければならず、メモリブロックの一部書換のた
めの情報転送に無駄がある。

【０００９】（５）フラッシュメモリを一括消去で書換
える時間はその情報記憶形式故にＲＡＭ（ランダム・ア
クセス・メモリ）などのメモリに比べて相当長いため、
マイクロコンピュータによる機器制御動作に同期してリ
アルタイムにフラッシュメモリを書換えることができな
い。

【００１０】本発明の目的は、使い勝手の良好なフラッ
シュメモリを内蔵したマイクロコンピュータを提供する
ことにある。更に詳しく言えば、本発明の第１の目的
は、内蔵フッラシュメモリに対して行われる最初の情報
書込み処理の高効率化を図ることができるマイクロコン
ピュータを提供することである。本発明の第２の目的
は、フラッシュメモリの一部のメモリブロックが保持す
る情報の一部の書換えに対して、当該メモリブロックを
一括消去した後の書込み動作の無駄をなくして、書換え
効率を向上させることである。本発明の第３の目的は、
メモリブロックの一部書換のために必要な外部からの書
込み情報の転送動作の無駄をなくして、書換え効率を向
上させることである。本発明の第４の目的は、マイクロ
コンピュータの制御動作に同期してリアルタイムにフラ
ッシュメモリの保持情報を変更できるようにすることで
ある。

【００１１】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１３】すなわち、単一の半導体チップ上に、中央
処理装置と、この中央処理装置によってアクセス可能な
ＲＡＭと、前記中央処理装置が処理すべき情報を電気的
な消去・書込みによって書換え可能な不揮発性のフラッ
シュメモリとを備えたマイクロコンピュータに対して、
前記フラッシュメモリに対する書換えを前記半導体チッ
プの内蔵回路例えば中央処理装置に制御させる第１動作
モードと前記半導体チップの外部装置に制御させる第２
動作モードとを選択的に指定するための動作モード信号
の入力端子を設ける。

【００１４】前記第１動作モードの指定に応じて中央処
理装置が書換え制御を行うとき、当該中央処理装置が実
行すべき書換え制御プログラムはマスクＲＯＭに保有さ
せ、或はフラッシュメモリに予め格納しておいた書換制
御プログラムをＲＡＭに転送して、これを実行させるこ
とができる。

【００１５】用途に応じてフラッシュメモリに格納すべ
き情報量がその情報の種類例えばプログラム、データテ
ーブル、制御データなどに応じて相違されることを考慮
した場合に、フラッシュメモリの一部のメモリブロック
が保持する情報の一部の書換えに対して、当該メモリブ
ロックを一括消去した後の書込み動作の無駄をなくし
て、書換え効率を向上させるために、前記フラッシュメ
モリにおける一括消去可能な単位として、相互に記憶容
量の相違される複数個のメモリブロックを割当てる。

【００１６】マイクロコンピュータの内外からフラッシ
ュメモリの書換えを制御する場合に、一括消去すべきメ
モリブロックを容易に指定できるようにするには、一括
消去すべきメモリブロックの指定情報を書換え可能に保
持するためのレジスタをフラッシュメモリに内蔵させる
とよい。

【００１７】内蔵フラッシュメモリが、一括消去可能な
単位として相互に記憶容量の相違される複数個のメモリ
ブロックを有するとき、内蔵ＲＡＭをメモリブロック書
換えのための作業領域もしくはデータバッファ領域とし
て利用可能にするために、内蔵ＲＡＭの記憶容量以下に
設定されたメモリブロックを設けておく。このとき、メ
モリブロックの一部書換のために必要な外部からの書込
み情報の転送動作の無駄をなくして、書換え効率を向上
させるには、前記内蔵ＲＡＭよりも記憶容量の小さなメ
モリブロックの保持情報を内蔵ＲＡＭに転送し、転送さ
れた情報の全部又は一部をそのＲＡＭ上で更新して、そ
の更新された情報で当該メモリブロックを書換えるよう
にするとよい。また、フラッシュメモリが保持する制御
データなどのチューニングを行うような場合に、マイク
ロコンピュータの制御動作に同期してリアルタイムにフ
ラッシュメモリの保持情報を変更できるようにするには
内蔵ＲＡＭの特定アドレスの領域を、前記内蔵ＲＡＭよ
りも記憶容量の小さなメモリブロックのアドレスに重な
る様に変更配置し、すなわちメモリブロックをアクセス
した場合に重なったＲＡＭがアクセスされる様に、変更
配置し、そのＲＡＭの特定アドレスで作業を行った後で
ＲＡＭの配置アドレスを元の状態に復元し、メモリブロ
ックの内容を前記ＲＡＭの特定アドレスの情報で書換え
る処理を行うようにするとよい。

【００１８】上記した手段によれば、本発明に係るマイ
クロコンピュータをシステムに実装する前のような段階
で最初にそのフラッシュメモリに情報を書き込むような
ときは、第２動作モードを指定することにより、ＰＲＯ
Ｍライタのような外部書き込み装置の制御によって能率
的に情報の書き込みが行われる。

【００１９】フラッシュメモリにおける一括消去可能な
単位として相互に記憶容量の相違される複数個のメモリ
ブロックには夫々の記憶容量に応じて例えばプログラ
ム、データテーブル、制御データなどが書き込まれる。

【００２０】システムにマイクロコンピュータを実装し
た後でフラッシュメモリを書換える場合には、第１動作
モードを指定することにより、書換え制御をマイクロコ
ンピュータ内蔵の中央処理装置などに実行させる。この
とき、相対的に情報量の大きなデータは相対的に記憶容
量の大きなメモリブロックに、相対的に情報量の小さな
データは相対的に記憶容量の小さなメモリブロックに書
き込んでおくことができる。すなわち記憶すべき情報量
に見合う記憶容量のメモリブロックを利用することがで
きる。したがって、フラッシュメモリの保持情報の一部
書換えのために所要のメモリブロックを一括消去して
も、実質的に書換えを要しない情報群も併せて消去した
後で再び書き戻すと言うような無駄が極力防止される。

【００２１】特に、複数個のメモリブロックのうち内蔵
ＲＡＭの記憶容量以下に設定されたメモリブロックを設
けておくことは、内蔵ＲＡＭをメモリブロック書換えの
ための作業領域若しくはデータバッファ領域として利用
可能にする。すなわち、マイクロコンピュータの実装状
態でフラッシュメモリを書換えるとき、書換対象メモリ
ブロックの情報を内蔵ＲＡＭに転送し、書換えるべき一
部の情報だけを外部からもらってそのＲＡＭ上で書換を
行ってから、フラッシュメモリの書換を行えば、書換え
前に内部で保持されている書換を要しない情報を重ねて
外部から転送を受けなくても済み、メモリブロックの一
部書換のための情報転送の無駄を省く。また、フラッシ
ュメモリの一括消去時間は小メモリブロックに対しても
さほど短くならないから、マイクロコンピュータによる
制御動作に同期してリアルタイムにフラッシュメモリそ
れ自体を書換えることはできないが、内蔵ＲＡＭをメモ
リブロック書換えのための作業領域若しくはデータバッ
ファ領域として利用することにより、リアルタイムに書
換えたのと同じデータを結果的にメモリブロックに得る
ことができる。

【００２２】

【発明の実施の形態】以下本発明に係るマイクロコンピ
ュータを項目を分けて順次説明する。

【００２３】〔１〕全面フラッシュメモリ採用のマイク
ロコンピュータ 図１には全面フラッシュメモリを採用したマイクロコン
ピュータの一実施例ブロック図が示される。同図に示さ
れるマイクロコンピュータＭＣＵは、中央処理装置ＣＰ
Ｕ、及びこの中央処理装置ＣＰＵが処理すべき情報を電
気的な消去・書込みによって書換え可能な不揮発性のフ
ラッシュメモリＦＭＲＹ、並びにタイマＴＭＲ、シリア
ル・コミュニケーション・インタフェースＳＣＩ、ラン
ダム・アクセス・メモリＲＡＭ、その他の入出力回路Ｉ
／Ｏなどの周辺回路、そして制御回路ＣＯＮＴが、公知
の半導体集積回路製造技術によって、シリコンのような
単一の半導体チップＣＨＰ上に形成されて成る。前記フ
ラッシュメモリＦＭＲＹは、電気的な消去・書込みによ
って情報を書換え可能であって、ＥＰＲＯＭと同様にそ
のメモリセルを１個のトランジスタで構成することがで
き、更にメモリセルの全てを一括して、またはメモリセ
ルのブロック（メモリブロック）を一括して電気的に消
去する機能を持つ。フラッシュメモリＦＭＲＹは、一括
消去可能な単位として複数個のメモリブロックを有す
る。図１において、ＬＭＢは相対的に記憶容量の大きな
大メモリブロックであり、ＳＭＢは相対的に記憶容量の
小さな小メモリブロックである。小メモリブロックＳＭ
Ｂの記憶容量はランダム・アクセス・メモリＲＡＭの記
憶容量よりも小さくされる。したがって、ランダム・ア
クセス・メモリＲＡＭは、小メモリブロックＳＭＢから
データ転送を受けてその情報を一時的に保持することが
でき、書換えのための作業領域も若しくはデータバッフ
ァ領域として利用可能になる。このフラッシュメモリＦ
ＭＲＹには所要のデータやプログラムが書き込まれる。
尚、フラッシュメモリＦＭＲＹの詳細については後述す
る。

【００２４】フラッシュメモリＦＭＲＹは、マイクロコ
ンピュータＭＣＵがシステムに実装された状態で中央処
理装置ＣＰＵの制御に基づいてその記憶情報を書換え可
能にされると共に、汎用ＰＲＯＭライタのような前記半
導体チップＣＨＰの外部装置の制御に基づいてその記憶
情報を書換え可能にされる。図においてＭＯＤＥは、前
記フラッシュメモリＦＭＲＹを中央処理装置ＣＰＵに書
換え制御させる第１動作モードと前記外部装置に制御さ
せる第２動作モードとを選択的に指定するための動作モ
ード信号であり、半導体チップＣＨＰ上のモード信号入
力端子Ｐｍｏｄｅに与えられる。

【００２５】〔２〕マスクＲＯＭ，フラッシュメモリ採
用のマイクロコンピュータ 図２にはフラッシュメモリと共にマスクＲＯＭを採用し
たマイクロコンピュータの一実施例ブロック図が示され
る。同図に示されるマイクロコンピュータＭＣＵにおい
ては、図１のフラッシュメモリＦＭＲＹの一部がマスク
・リード・オンリ・メモリＭＡＳＫＲＯＭに置換えられ
ている。マスク・リード・オンリ・メモリＭＡＳＫＲＯ
Ｍには書換を要しないデータやプログラムが保持されて
いる。図２に示されるフラッシュメモリＦＭＲＹは、一
括消去可能な単位として前記小メモリブロックＳＭＢを
複数個有する。

【００２６】〔３〕汎用ＰＲＯＭライタによる情報書き
込み 図３には汎用ＰＲＯＭライタによるフラッシュメモリＦ
ＭＲＹの書換えに着目したブロック図が示される。同図
には前記モード信号ＭＯＤＥの一例としてＭＤ０，ＭＤ
１，ＭＤ２が示される。モード信号ＭＤ１乃至ＭＤ３は
前記制御回路ＣＯＮＴに供給される。制御回路ＣＯＮＴ
に含まれるデコーダは、特に制限されないが、モード信
号ＭＤ１乃至ＭＤ３を解読して、フラッシュメモリＦＭ
ＲＹに対して書き込みを要しない動作モードが指示され
ているか、又は前記第１動作モード若しくは第２動作モ
ードが指示されているかを判定する。このとき第２動作
モードの指示が判断されると、制御回路ＣＯＮＴは、汎
用ＰＲＯＭライタＰＲＷとインタフェースされるべきＩ
／Ｏポートを指定して、内蔵フラッシュメモリＦＭＲＹ
を直接外部の汎用ＰＲＯＭライタＰＲＷでアクセス可能
に制御する。すなわち、フラッシュメモリＦＭＲＹとの
間でデータの入出力を行うためのＩ／ＯポートＰＯＲＴ
ｄａｔａと、フラッシュメモリＦＭＲＹにアドレス信号
を供給するためのＩ／ＯポートＰＯＲＴａｄｄｒと、フ
ラッシュメモリＦＭＲＹに各種制御信号を供給するため
のＩ／ＯポートＰＯＲＴｃｏｎｔとが指定される。更
に、汎用ＰＲＯライタＰＲＷによる書換え制御とは直接
関係ない中央処理装置ＣＰＵ，ランダム・アクセス・メ
モリＲＡＭ，マスク・リード・オンリ・メモリＭＡＳＫ
ＲＯＭなどの内蔵機能ブロックの実質的な動作が抑制さ
れる。例えば、図３に例示的に示されるようにデータバ
スＤＢＵＳとアドレスバスＡＢＵＳの夫々に配置された
スイッチ手段ＳＷＩＴＣＨを介して前記中央処理装置Ｃ
ＰＵなどの内蔵機能ブロックとフラッシュメモリＦＭＲ
Ｙとの接続を切離す。前記スイッチ手段ＳＷＩＴＣＨ
は、前記ＣＰＵなどの内蔵機能ブロックからデータバス
ＤＢＵＳにデータを出力する回路や、アドレスバスＡＢ
ＵＳにアドレスを出力する回路に配置された、トライス
テート（３ステート）形式の出力回路として把握するこ
ともできる。このようなトライステート出力回路は、第
２動作モードに呼応して高出力インピーダンス状態に制
御される。図３の例では汎用ＰＲＯライタによる書換え
制御とは直接関係ない中央処理装置ＣＰＵ，ランダム・
アクセス・メモリＲＡＭ，マスク・リード・オンリ・メ
モリＭＡＳＫＲＯＭなどの内蔵機能ブロックは、スタン
バイ信号ＳＴＢＹ＊（記号＊はそれが付された信号がロ
ウ・アクティブ信号であることを意味する）により低消
費電力モードにされている。低消費電力モードにおいて
前記トライステート出力回路が高出力インピーダンス状
態に制御されるなら、モード信号でＭＤ０乃至ＭＤ２に
よる第２動作モードの指定に呼応してそれらの機能ブロ
ックに低消費電力モードを設定して、汎用ＰＲＯライタ
ＰＲＷによる書換え制御とは直接関係ないＣＰＵ，ＲＡ
Ｍ，ＲＯＭなどの内蔵機能ブロックの実質的な動作を抑
制してもよい。

【００２７】第２動作モードが設定されるマイクロコン
ピュータＭＣＵの前記Ｉ／ＯポートＰＯＲＴｄａｔａ，
ＰＯＲＴａｄｄｒ，ＰＯＲＴｃｏｎｔは変換ソケットＳ
ＯＣＫＥＴを介して汎用ＰＲＯＭライタＰＲＷに結合さ
れる。変換ソケットＳＯＣＫＥＴは、一方においてＩ／
ＯポートＰＯＲＴｄａｔａ，ＰＯＲＴａｄｄｒ，ＰＯＲ
Ｔｃｏｎｔの端子配置を有し、他方において標準メモリ
の端子配置を有し、相互に同一機能端子が内部で接続さ
れている。

【００２８】〔４〕ＣＰＵ制御による書き込み制御プロ
グラム 図４にはＣＰＵ制御によるフラッシュメモリＦＭＲＹの
書換えに着目したブロック図が示される。図１のマイク
ロコンピュータＭＣＵにおいて中央処理装置ＣＰＵが実
行すべき書換え制御プログラムは予め汎用ＰＲＯＭライ
タＰＲＷにてフラッシュメモリＦＭＲＹに書き込まれて
いる。図２のマイクロコンピュータＭＣＵでは、中央処
理装置ＣＰＵが実行すべき書換え制御プログラムをマス
ク・リード・オンリ・メモリＭＡＳＫＲＯＭに保持させ
ておくことができる。前記モード信号ＭＤ０乃至ＭＤ２
によって第１動作モードが指示され、制御回路ＣＯＮＴ
がこれを認識することにより、中央処理装置ＣＰＵは、
既にフラッシュメモリＦＭＲＹに書き込まれた書き込み
制御プログラム、或はマスク・リード・オンリ・メモリ
ＭＡＳＫＲＯＭが保持する書換え制御プログラムにした
がってフラッシュメモリＦＭＲＹにデータの書き込みを
行っていく。

【００２９】図５には全面フラッシュメモリとされるマ
イクロコンピュータ（図１参照）のメモリマップが示さ
れる。同図においてフラッシュメモリの所定の領域には
書換え制御プログラムと、転送制御プログラムが予め書
き込まれている。中央処理装置ＣＰＵは、第１動作モー
ドが指示されると、転送制御プログラムを実行して書換
え制御プログラムをランダム・アクセス・メモリＲＡＭ
に転送する。転送終了後、中央処理装置ＣＰＵの処理
は、そのランダム・アクセス・メモリＲＡＭ上の書換え
制御プログラムの実行に分岐され、これによって、フラ
ッシュメモリＦＭＲＹに対する消去並びに書込み（ベリ
ファイを含む）が繰返される。

【００３０】図６にはフラッシュメモリと共にマスクＲ
ＯＭを有するマイクロコンピュータ（図２参照）のメモ
リマップが示される。この場合には図５で説明したよう
な転送制御プログラムは不要とされる。中央処理装置Ｃ
ＰＵは、第１動作モードが指示されると、マスク・リー
ド・オンリ・メモリＭＡＳＫＲＯＭが保持する書換え制
御プログラムを順次実行し、これにより、フラッシュメ
モリＦＭＲＹに対する消去並びに書込みが繰返される。

【００３１】図７には中央処理装置ＣＰＵによる消去の
一例制御手順が示される。先ず中央処理装置ＣＰＵは、
前記書換え制御プログラムにしたがって、消去を行うべ
きアドレス範囲のメモリセルに対してプレライトを行
う。これによって消去前のメモリセルの状態は全て書込
み状態にそろえられる。次いで、消去対象メモリセルに
対して、少しずつ消去を行いながらその都度消去の度合
をベリファイし（イレーズ／ベリファイ）、過消去を防
止して消去動作を完了する。汎用ＰＲＯＭライタＰＲＷ
による消去も同様に行われる。なお、フラッシュメモリ
の消去シーケンスについては後で詳述する。

【００３２】図８には中央処理装置ＣＰＵによる書き込
みの一例制御手順が示される。先ず中央処理装置ＣＰＵ
は、フラッシュメモリＦＭＲＹの書込みスタートアドレ
スを設定する。次いで、書換え制御プログラムによって
指定された周辺回路例えばシリアル・コミュニケーショ
ン・インタフェースＳＣＩ若しくはＩ／Ｏポートを介し
て、外部から送られるデータを読み込む。このようにし
て読み込んだデータをフラッシュメモリＦＭＲＹに所定
時間書き込み、書込んだデータを読出して正常に書き込
まれたかをベリファイをする（ライト／ベリファイ）。
以下、上記データの読込み、書込み、及びベリファイを
書込み終了アドレスまで繰返していく。汎用ＰＲＯＭラ
イタＰＲＷによる書き込みも同様に行われる。但しこの
場合には、書き込むべきデータはＰＲＯＭライタＰＲＷ
から所定のポートを介して与えれれる。なお、フラッシ
ュメモリの書込みシーケンスについては後で詳述する。

【００３３】〔５〕汎用ＰＲＯＭライタによる書込みと
ＣＰＵ制御の書込みの使い分け 汎用ＰＲＯＭライタによる書込みは、主にマイクロコン
ピュータＭＣＵのオンボード前すなわちマイクロコンピ
ュータＭＣＵをシステムに実装する前の初期データ、又
は初期プログラムの書込みに適用される。これにより、
比較的大量の情報を能率的に書込むことができる。

【００３４】ＣＰＵ制御の書込みは、マイクロコンピュ
ータＭＣＵが実装されたシステム（実装機とも称する）
を動作させながらデータのチューニングをする場合、ま
たプログラムのバグ対策、若しくはシステムのバージョ
ンアップに伴うプログラムの変更等、マイクロコンピュ
ータＭＣＵがシステムに実装された状態（オンボード状
態）でデータやプログラムの変更が必要になった場合に
適用される。これにより、マイクロコンピュータＭＣＵ
を実装システムから取り外すことなくフラッシュメモリ
ＦＭＲＹを書換えることができる。

【００３５】〔６〕リアルタイム書換えへの対応 図９にはフラッシュメモリのリアルタイム書換えへの対
応手法の一例が示される。フラッシュメモリＦＭＲＹ
は、その記憶形式故に、一括消去単位としてのメモリブ
ロックの記憶容量を小さくしても消去に要する時間は短
縮されず、例えば数１０ｍｓｅｃ〜数秒かかる。これに
より、マイクロコンピュータＭＣＵが実装されたシステ
ムを動作させながら、フラッシュメモリＦＭＲＹが保持
する制御データなどをリアルタイムで書換えてデータの
チューニングを行うことは難しい。これに対処するた
め、前記内蔵ＲＡＭをメモリブロック書換えのための作
業領域若しくはデータバッファ領域として利用する。す
なわち、先ず、チューニングされるべきデータを保持す
る所定の小メモリブロックＳＭＢのデータをランダム・
アクセス・メモリＲＡＭの特定アドレスに転送する。次
に前記ランダム・アクセス・メモリＲＡＭの特定アドレ
ス領域を所定の小メモリブロックＳＭＢのアドレスにオ
ーバーラップさせる。このようなアドレス配置の変更
は、所定の制御ビット若しくはフラグの設定に呼応し
て、ランダム・アクセス・メモリＲＡＭのデコード論理
を切替え可能にしておくことによって実現することがで
きる。そして、制御データなどのチューニングは、所定
のメモリブロックＳＭＢのアドレスがオーバーラップさ
れたランダム・アクセス・メモリＲＡＭを用いて行われ
る。チューニングを完了した後は、ランダム・アクセス
・メモリＲＡＭとメモリブロックＳＭＢのアドレスオー
バーラップを解除して、ランダム・アクセス・メモリＲ
ＡＭの配置アドレスを元の状態に復元する。最後に、ラ
ンダム・アクセス・メモリＲＡＭが保持するチューニン
グされたデータを用いて、フラッシュメモリのメモリブ
ロックＳＭＢを書換える。これにより、マイクロコンピ
ュータＭＣＵが実装されたシステムを動作させながら、
フラッシュメモリが保持する制御データなどをリアルタ
イムで書換えたとのと同じデータを、結果的にメモリブ
ロックＳＭＢに得ることができる。

【００３６】〔７〕メモリブロックの一部書換えの能率
化 図１０にはフラッシュメモリのメモリブロックの一部書
換えを能率化する手法の一例が示される。プログラムの
バグの修正若しくはバージョンアップなどに際して、フ
ラッシュメモリＦＭＲＹの所定メモリブロックＳＭＢが
保持している情報の一部を書換える場合は、前記ＲＡＭ
よりも記憶容量の小さなメモリブロックＳＭＢの保持情
報を内蔵ＲＡＭに転送し、転送された情報の一部をその
ＲＡＭ上で更新して、その更新された情報で当該メモリ
ブロックを書換えるようにする。これにより、メモリブ
ロックＳＭＢの一つを一括消去しても、当該メモリブロ
ックＳＭＢの保持情報はＲＡＭに保存されているため、
書換えるべきデータだけを外部から受け取ってそのＲＡ
Ｍ上で書換を行えば、書換え前にフラッシュメモリＦＭ
ＲＹが保持している書換を要しない情報を重ねて外部か
ら転送を受けなくても済み、メモリブロックの一部書換
のための情報転送の無駄を省くことができる。

【００３７】〔８〕フラッシュメモリの原理 図１１にはフラッシュメモリの原理が示される。同図
（Ａ）に例示的に示されたメモリセルは、２層ゲート構
造の絶縁ゲート型電界効果トランジスタにより構成され
ている。同図において、１はＰ型シリコン基板、２は上
記シリコン基板１に形成されたＰ型拡散層、４はＮ型拡
散層である。５は薄い酸化膜６（例えば厚さ１０ｎｍ）
を介して上記Ｐ型シリコン基板１上に形成されたフロー
ティングゲート、７は酸化膜８を介して上記フローティ
ングゲート５上に形成されたコントロールゲート、９は
ソース、１０はドレインである。このメモリセルに記憶
される情報は、実質的にしきい値電圧の変化としてトラ
ンジスタに保持される。以下、特に述べないかぎり、メ
モリセルにおいて、情報を記憶するトランジスタ（以
下、記憶トランジスタと称する）がＮチャンネル型の場
合について述べる。

【００３８】メモリセルへの情報の書き込み動作は、例
えばコントロールゲート７及びドレイン１０に高圧を印
加して、アバランシェ注入によりドレイン１０側からフ
ローティングゲート５に電子を注入することで実現され
る。この書き込み動作により記憶トランジスタは、図１
１の（Ｂ）に示されるように、そのコントロールゲート
７からみたしきい値電圧が、書き込み動作を行わなかっ
た消去状態の記憶トランジスタに比べて高くなる。

【００３９】一方、消去動作は、例えばソースに高圧を
印加して、トンネル現象によりフローティングゲート７
からソース９側に電子を引き抜くことによって実現され
る。図１１の（Ｂ）に示されるように、消去動作により
記憶トランジスタはそのコントロールゲート７からみた
しきい値電圧が低くされる。図１１の（Ｂ）では、書き
込み並びに消去状態の何れにおいても記憶トランジスタ
のしきい値は正の電圧レベルにされる。すなわちワード
線からコントロールゲートに与えられるワード線選択レ
ベルに対して、書き込み状態のしきい値電圧は高くさ
れ、消去状態のしきい値電圧は低くされる。双方のしき
い値電圧とワード線選択レベルとがそのような関係を持
つことによって、選択トランジスタを採用することなく
１個のトランジスタでメモリセルを構成することができ
る。記憶情報を電気的に消去する場合においては、フロ
ーティングゲートに蓄積された電子をソース電極に引く
抜くことにより、記憶情報の消去が行われるため、比較
的長い時間、消去動作を続けると、書き込み動作の際に
フローティングゲートに注入した電子の量よりも多くの
電子が引く抜かれることになる。そのため、電気的消去
を比較的長い時間続けるような過消去を行うと、記憶ト
ランジスタのしきい値電圧は例えば負のレベルになっ
て、ワード線の非選択レベルにおいても選択されるよう
な不都合を生ずる。尚、書込みも消去と同様にトンネル
電流を利用して行うこともできる。

【００４０】読み出し動作においては、上記メモリセル
に対して弱い書き込み、すなわち、フローティングゲー
ト５に対して不所望なキャリアの注入が行われないよう
に、ドレイン１０及びコントロールゲート７に印加され
る電圧が比較的低い値に制限される。例えば、１Ｖ程度
の低電圧がドレイン１０に印加されるとともに、コント
ロールゲート７に５Ｖ程度の低電圧が印加される。これ
らの印加電圧によって記憶トランジスタを流れるチャン
ネル電流の大小を検出することにより、メモリセルに記
憶されている情報の“０”、“１”を判定することがで
きる。

【００４１】図１２は前記記憶トランジスタを用いたメ
モリセルアレイの構成原理を示す。同図には代表的に４
個の記憶トランジスタ（メモリセル）Ｑ１乃至Ｑ４が示
される。Ｘ，Ｙ方向にマトリクス配置されたメモリセル
において、同じ行に配置された記憶トランジスタＱ１，
Ｑ２（Ｑ３，Ｑ４）のコントロールゲート（メモリセル
の選択ゲート）は、それぞれ対応するワード線ＷＬ１
（ＷＬ２）に接続され、同じ列に配置された記憶トラン
ジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のドレイン領域（メモ
リセルの入出力ノード）は、それぞれ対応するデータ線
ＤＬ１，ＤＬ２に接続されている。上記記憶トランジス
タＱ１，Ｑ３（Ｑ２，Ｑ４）のソース領域は、ソース線
ＳＬ１（ＳＬ２）に結合される。

【００４２】図１３にはメモリセルに対する消去動作並
びに書込み動作のための電圧条件の一例が示される。同
図においてメモリ素子はメモリセルを意味し、ゲートは
メモリセルの選択ゲートとしてのコントロールゲートを
意味する。同図において負電圧方式の消去はコントロー
ルゲートに例えば−１０Ｖのような負電圧を印加するこ
とによって消去に必要な高電界を形成する。同図に例示
される電圧条件から明らかなように、正電圧方式の消去
にあっては少なくともソースが共通接続されたメモリセ
ルに対して一括消去を行うことができる。したがって図
１２の構成において、ソース線ＳＬ１，ＳＬ２が接続さ
れていれば、４個のメモリセルＱ１乃至Ｑ４は一括消去
可能にされる。この場合、同一ソース線につながるメモ
リビットの数を変えることによりメモリブロックのサイ
ズを任意に設定することができる。ソース線分割方式の
場合には最小の一括消去単位とされるメモリブロックは
データ線一本分となる。一方、負電圧方式の消去にあっ
ては少なくともコントロールゲートが共通接続されたメ
モリセルに対して一括消去を行うことができる。

【００４３】

〔９〕記憶容量を相違させた複数メモリブ
ロック化 図１４には一括消去可能なメモリブロックの記憶容量を
相違させたフラッシュメモリの一例回路ブロック図が示
される。

【００４４】同図に示されるフラッシュメモリＦＭＲＹ
は、８ビットのデータ入出力端子Ｄ０〜Ｄ７を有し、各
データ入出力端子毎にメモリアレイＡＲＹ０〜ＡＲＹ７
を備える。メモリアレイＡＲＹ０〜ＡＲＹ７は、相対的
に記憶容量の大きなメモリブロックＬＭＢと相対的に記
憶容量の小さなメモリブロックＳＭＢとに２分割されて
いる。図には代表的にメモリアレイＡＲＹ０の詳細が示
されているが、その他のメモリアレイＡＲＹ１〜ＡＲＹ
７も同様に構成されている。

【００４５】夫々のメモリアレイＡＲＹ０〜ＡＲＹ７に
は前記図１１で説明した２層ゲート構造の絶縁ゲート型
電界効果トランジスタによって構成されたメモリセルＭ
Ｃがマトリクス配置されている。同様同図においてＷＬ
０〜ＷＬｎは全てのメモリアレイＡＲＹ０〜ＡＲＹ７に
共通のワード線である。同一行に配置されたメモリセル
のコントロールゲートは、それぞれ対応するワード線に
接続される。夫々のメモリアレイＡＲＹ０〜ＡＲＹ７に
おいて、同一列に配置されたメモリセルＭＣのドレイン
領域は、それぞれ対応するデータ線ＤＬ０〜ＤＬ７に接
続されている。メモリブロックＳＭＢを構成するメモリ
セルＭＣのソース領域はソース線ＳＬ１に共通接続さ
れ、メモリブロックＬＭＢを構成するメモリセルＭＣの
ソース領域はソース線ＳＬ２に共通接続されている。

【００４６】前記ソース線ＳＬ１，ＳＬ２には電圧出力
回路ＶＯＵＴ１，ＶＯＵＴ２から消去に利用される高電
圧Ｖｐｐが供給される。電圧出力回路ＶＯＵＴ１，ＶＯ
ＵＴ２の出力動作は、消去ブロック指定レジスタのビッ
トＢ１，Ｂ２の値によって選択される。例えば消去ブロ
ック指定レジスタのビットＢ１に”１”が設定されるこ
とによって各メモリアレイＡＲＹ０〜ＡＲＹ７のメモリ
ブロックＳＭＢだけが一括消去可能にされる。消去ブロ
ック指定レジスタのビットＢ２に”１”が設定された場
合は、各メモリアレイＡＲＹ０〜ＡＲＹ７のメモリブロ
ックＬＭＢだけが一括消去可能にされる。双方のビット
Ｂ１，Ｂ２に”１”が設定されたときはフラッシュメモ
リ全体が一括消去可能にされる。

【００４７】前記ワード線ＷＬ０〜ＷＬｎの選択は、ロ
ウアドレスバッファＸＡＢＵＦＦ及びロウアドレスラッ
チＸＡＬＡＴを介して取り込まれるロウアドレス信号Ａ
ＸをロウアドレスデコーダＸＡＤＥＣが解読することに
よって行われる。ワードドライバＷＤＲＶはロウアドレ
スデコーダＸＡＤＥＣから出力される選択信号に基づい
てワード線を駆動する。データ読出し動作においてワー
ドドライバＷＤＲＶは電圧選択回路ＶＳＥＬから供給さ
れる５Ｖのような電圧Ｖｃｃと０Ｖのような接地電位と
を電源として動作され、選択されるべきワード線を電圧
Ｖｃｃによって選択レベルに駆動し、非選択とされるべ
きワード線を接地電位のような非選択レベルに維持させ
る。データの書き込み動作においてワードドライバＷＤ
ＲＶは、電圧選択回路ＶＳＥＬから供給される１２Ｖの
ような電圧Ｖｐｐと０Ｖのような接地電位とを電源とし
て動作され、選択されるべきワード線を１２Ｖのような
書き込み用高電圧レベルに駆動する。データの消去動作
においてワードドライバＷＤＲＶの出力は０Ｖのような
低い電圧レベルにされる。

【００４８】夫々のメモリアレイＡＲＹ０〜ＡＲＹ７に
おいて前記データ線ＤＬ０〜ＤＬ７はカラム選択スイッ
チＹＳ０〜ＹＳ７を介して共通データ線ＣＤに共通接続
される。カラム選択スイッチＹＳ０〜ＹＳ７のスイッチ
制御は、カラムアドレスバッファＹＡＢＵＦＦ及びカラ
ムアドレスラッチＹＡＬＡＴを介して取り込まれるカラ
ムアドレス信号ＡＹをカラムアドレスデコーダＹＡＤＥ
Ｃが解読することによって行われる。カラムアドレスデ
コーダＹＡＤＥＣの出力選択信号は全てのメモリアレイ
ＡＲＹ０〜ＡＲＹ７に共通に供給される。したがって、
カラムアドレスデコーダＹＡＤＥＣの出力選択信号のう
ちの何れか一つが選択レベルにされることにより、各メ
モリアレイＡＲＹ０〜ＡＲＹ７において共通データ線Ｃ
Ｄには１本のデータ線が接続される。

【００４９】メモリセルＭＣから共通データ線ＣＤに読
出されたデータは選択スイッチＲＳを介してセンスアン
プＳＡＭＰに与えられ、ここで増幅されて、データ出力
バッファＤＯＢＵＦＦから外部に出力される。前記選択
スイッチＲＳは読出し動作に同期して選択レベルにされ
る。外部から供給される書き込みデータはデータ入力バ
ッファＤＩＢＵＦＦを介してデータ入力ラッチ回路ＤＩ
ＬＡＴに保持される。データ入力ラッチ回路ＤＩＬＡＴ
に保持されたデータが”０”のとき、書き込み回路ＷＲ
ＩＴは選択スイッチＷＳを介して共通データ線ＣＤに書
き込み用の高電圧を供給する。この書き込み用高電圧は
カラムアドレス信号ＡＹによって選択されたデータ線を
通して、ロウアドレス信号ＡＸでコントロールゲートに
高電圧が印加されるメモリセルのドレインに供給され、
これによって当該メモリセルが書き込みされる。前記選
択スイッチＷＳは書き込み動作に同期して選択レベルに
される。書き込み消去の各種タイミングや電圧の選択制
御は書き込み消去制御回路ＷＥＣＯＮＴが生成する。

【００５０】〔１０〕図１に対応されるマイクロコンピ
ュータの詳細 図１５には図１のマイクロコンピュータに対応される更
に詳細なマイクロコンピュータの実施例ブロック図が示
される。同図に示されるマイクロコンピュータＭＣＵ
は、図１に示される機能ブロックと同一機能ブロックと
して、中央処理装置ＣＰＵ、フラッシュメモリＦＭＲ
Ｙ、シリアル・コミュニケーション・インタフェースＳ
ＣＩ、制御回路ＣＯＮＴ、及びランダム・アクセス・メ
モリＲＡＭを含む。図１のタイマに相当するものとし
て、１６ビット・インテグレーテッド・タイマ・パルス
ユニットＩＰＵと、ウォッチドッグタイマＷＤＴＭＲを
備える。また、図１の入出力回路Ｉ／Ｏに相当するもの
として、ポートＰＯＲＴ１乃至ＰＯＲＴ１２を備える。
更にその他の機能ブロックとして、クロック発振器ＣＰ
Ｇ、割り込みコントローラＩＲＣＯＮＴ、アナログ・デ
ィジタル変換器ＡＤＣ、及びウェートステートコントロ
ーラＷＳＣＯＮＴが設けられている。前記中央処理装置
ＣＰＵ、フラッシュメモリＦＭＲＹ、ランダム・アクセ
ス・メモリＲＡＭ、及び１６ビット・インテグレーテッ
ド・タイマ・パルスユニットＩＰＵは、アドレスバスＡ
ＢＵＳ、下位データバスＬＤＢＵＳ（例えば８ビッ
ト）、及び上位データバスＨＤＢＵＳ（例えば８ビッ
ト）に接続される。前記シリアル・コミュニケーション
・インタフェースＳＣＩ、ウォッチドッグタイマＷＤＴ
ＭＲ、割り込みコントローラＩＲＣＯＮＴ、アナログ・
ディジタル変換器ＡＤＣ、ウェートステートコントロー
ラＷＳＣＯＮＴ、及びポートＰＯＲＴ１乃至ＰＯＲＴ１
２は、アドレスバスＡＢＵＳ、及び上位データバスＨＤ
ＢＵＳに接続される。

【００５１】図１５において、Ｖｐｐはフラッシュメモ
リＦＭＲＹの書換え用高電圧である。ＥＸＴＡＬ及びＸ
ＴＡＬはマイクロコンピュータのチップに外付けされる
図示しない振動子から前記クロック発振器ＣＰＧに与え
られる信号である。φはクロック発振器ＣＰＧから外部
に出力される同期クロック信号である。ＭＤ０乃至ＭＤ
２はフラッシュメモリＦＭＲＹの書換えに際して第１動
作モード又は第２動作モードを設定するために制御回路
ＣＯＮＴに供給されるモード信号であり、図１のモード
信号ＭＯＤＥに対応される。ＲＥＳ＊はリセット信号、
ＳＴＢＹ＊はスタンバイ信号であり、中央処理装置ＣＰ
Ｕ並びにその他の回路ブロックに供給される。ＮＭＩは
ノン・マスカブル・インタラプト信号であり、マスク不
可能な割り込みを前記割り込みコントローラＩＣＯＮＴ
に与える。図示しないその他の割り込み信号はポートＰ
ＯＲＴ８，ＰＯＲＴ９を介して割り込みコントローラＩ
ＣＯＮＴに与えられる。ＡＳ＊は外部に出力されるアド
レス信号の有効性を示すアドレスストローブ信号、ＲＤ
＊はリードサイクルであることを外部に通知するリード
信号、ＨＷＲ＊は上位８ビットのライトサイクルである
ことを外部に通知するアッパーバイト・ライト信号、Ｌ
ＷＲ＊は下位８ビットのライトサイクルであることを外
部に通知するロアーバイト・ライト信号であり、それら
はマイクロコンピュータＭＣＵの外部に対するアクセス
制御信号とされる。

【００５２】外部のＰＲＯＭライタでフラッシュメモリ
ＦＭＲＹを直接書換え制御する第２動作モード以外にお
いて、マイクロコンピュータＭＣＵが外部をアクセスす
るためのデータＢＤ０乃至ＢＤ１５の入出力には、特に
制限されないが、前記ポートＰＯＲＴ１，ＰＯＲＴ２が
割当てられる。このときのアドレス信号ＢＡ０乃至ＢＡ
１９の出力には、特に制限されないが、前記ポートＰＯ
ＲＴ３乃至ＰＯＲＴ５が割当てられる。

【００５３】一方、マイクロコンピュータＭＣＵに第２
動作モードが設定されたとき、そのフラッシュメモリＦ
ＭＲＹを書換え制御するＰＲＯＭライタとの接続には、
特に制限されないが、前記ポートＰＯＲＴ２乃至ＰＯＲ
Ｔ５及びＰＯＲＴ８が割当てられる。すなわち、書込み
並びにベリファイのためのデータＥＤ０乃至ＥＤ７入出
力には前記ポートＰＯＲＴ２が割当てられ、アドレス信
号ＥＡ０ないしＥＡ１６の入力並びにアクセス制御信号
ＣＥ＊（チップイネーブル信号），ＯＥ＊（アウトプッ
トイネーブル信号），ＷＥ＊（ライトイネーブル信号）
の入力には前記ポートＰＯＲＴ３乃至ＰＯＲＴ５及びＰ
ＯＲＴ８が割当てられる。前記チップイネーブル信号Ｃ
Ｅ＊はＰＲＯＭライタからのフラッシュメモリＦＭＲＹ
の動作選択信号であり、アウトプットイネーブル信号Ｏ
Ｅ＊はフラッシュメモリＦＭＲＹに対する出力動作の指
示信号であり、ライトイネーブル信号ＷＥ＊はフラッシ
ュメモリＦＭＲＹに対する書込み動作の指示信号であ
る。尚、アドレス信号ＥＡ０ないしＥＡ１６のうちの１
ビットＥＡ９の入力には前記信号ＮＭＩの入力端子が割
当てられる。この様にして割当てられたポートの外部端
子、並びに高電圧Ｖｐｐの印加端子などのその他必要な
外部端子は、図３で説明した変換ソケットＳＯＣＫＥＴ
を介して汎用ＰＲＯＭライタＰＲＷに接続される。この
ときの斯る外部端子の割り当ては、マイクロコンピュー
タＭＣＵを変換ソケットＳＯＣＫＥＴを介してＰＲＯＭ
ライタＰＲＷに接続し易い端子配列になるように考慮す
ることができる。上記第２動作モードにおいてＰＲＯＭ
ライタＰＲＷとの接続に割当てられる外部端子群には、
マイクロコンピュータＭＣＵのその他の動作モードにお
いては他の機能が割当てられることになる。

【００５４】図１６には図１５のマイクロコンピュータ
ＭＣＵを、例えば、樹脂によって封止することによって
得られた４方向に外部端子を有するフラットパッケージ
の上面を示す。図１６に示された信号は図１５と共通で
ある。信号名の示されていない外部端子（ピン）は、ウ
ェート信号の入力ピン、バスリクエスト信号の入力ピ
ン、バスアクノレッジ信号の出力ピン、シリアル・コミ
ュニケーション・インタフェースＳＣＩなどの周辺回路
と外部との信号入出力ピンなどに利用される。

【００５５】図１６に示されるパッケージＦＰにおい
て、上記パッケージＦＰから導出される各端子（ピン）
の間隔は、０．５ｍｍ以下とされても良い。すなわち、
マイクロコンピュータＭＣＵのユーザが上記マイクロコ
ンピュータＭＣＵ内のフラッシュメモリＦＭＲＹを変換
ソケットＳＯＣＫＥＴを介してＰＲＯＭライタＰＲＷに
接続し、上記フラッシュメモリＦＭＲＹにデータを書き
込む場合、パッケージＦＰの各端子間隔（ピンピッチ）
ＰＰが０．５ｍｍ以下とされると、上記変換ソケットＳ
ＯＣＫＥＴへ、上記パッケージＦＰを挿入する時に、変
換ソケットＳＯＣＫＥＴと上記パッケージＦＰの外部端
子との不所望な接触に起因するピン曲りが発生しやすく
なる。この様なピン曲りが発生すると、上記変換ソケッ
トＳＯＣＫＥＴの各端子と上記パッケージＦＰの各端子
との電気的接続が、ピン曲りの発生している端子に関し
て、行われなくなる。その結果、ＰＲＯＭライタＰＲＷ
で上記フラッシュメモリＦＭＲＹにデータを書き込めな
くなる。

【００５６】この点に関し本発明においては、中央処理
装置ＣＰＵがフラッシュメモリＦＭＲＹにデータを書き
込み可能とされているので、ユーザは、上記フラッシュ
メモリＦＭＲＹへのデータ書き込みに外部ＰＲＯＭライ
タＰＲＷを使用せず、上記マイクロコンピュータＭＣＵ
のパッケージを実装基板（プリント基板）に実装した
後、中央処理装置ＣＰＵで上記フラッシュメモリＦＭＲ
Ｙにデータを書き込むようにすれば、上記マイクロコン
ピュータＭＣＵが、ピンピッチＰＰが０．５ｍｍ以下の
パッケージに封止されても、ユーザはパッケージから導
出される外部端子のリード曲りを防止できる。尚、半導
体メーカーは、自動ハンドラーを有しているので、０．
５ｍｍ以下のピンピッチを有するパッケージに上記マイ
クロコンピュータＭＣＵが封止されても、上記マイクロ
コンピュータＭＣＵのテストをピン曲りを発生させない
で確実に実行できる。

【００５７】〔１１〕フラッシュメモリＦＭＲＹの書換
え用制御回路 図１７には図１５のマイクロコンピュータＭＣＵに内蔵
されるフラッシュメモリＦＭＲＹの全体的なブロック図
が示される。同図においてＡＲＹは前記図１１で説明し
た２層ゲート構造の絶縁ゲート型電界効果トランジスタ
によって構成されたメモリセルをマトリクス配置したメ
モリアレイである。このメモリアレイＡＲＹは図１４で
説明した構成と同様に、メモリセルのコントロールゲー
トはそれぞれ対応するワード線に接続され、メモリセル
のドレイン領域はそれぞれ対応するデータ線に接続さ
れ、メモリセルのソース領域はメモリブロック毎に共通
のソース線に接続されているが、メモリブロックの分割
態様は図１４とは相違される。例えば、図１８に示され
るように、相対的にそれぞれの記憶容量が大きな７個の
大メモリブロック（大ブロック）ＬＭＢ０乃至ＬＭＢ６
と、相対的にそれぞれの記憶容量が小さな８個の小メモ
リブロック（小ブロック）ＳＭＢ０乃至ＳＭＢ７とに分
割されている。大メモリブロックはプログラム格納領域
又は大容量データ格納領域などに利用される。小メモリ
ブロックは小容量データ格納領域などに利用される。

【００５８】図１７において、ＡＬＡＴはアドレス信号
ＰＡＢ０乃至ＰＡＢ１５のラッチ回路である。第１動作
モードにおいてそのアドレス信号ＰＡＢ０乃至ＰＡＢ１
５は中央処理装置ＣＰＵの出力アドレス信号に対応され
る。第２動作モードではアドレス信号ＰＡＢ０乃至ＰＡ
Ｂ１５はＰＲＯＭライタＰＲＷの出力アドレス信号ＥＡ
０乃至ＥＡ１５に対応される。ＸＡＤＥＣはアドレスラ
ッチＡＬＡＴを介して取り込まれるロウアドレス信号を
解読するロウアドレスデコーダである。ＷＤＲＶはロウ
アドレスデコーダＸＡＤＥＣから出力される選択信号に
基づいてワード線を駆動するワードドライバである。デ
ータ読出し動作においてワードドライバＷＤＲＶは５Ｖ
のような電圧でワード線を駆動し、データの書き込み動
作では１２Ｖのような高電圧でワード線を駆動する。デ
ータの消去動作においてワードドライバＷＤＲＶの全て
の出力は０Ｖのような低い電圧レベルにされる。ＹＡＤ
ＥＣはアドレスラッチＹＡＬＡＴを介して取り込まれる
カラムアドレス信号を解読するカラムアドレスデコーダ
である。ＹＳＥＬはカラムアドレスデコーダＹＡＤＥＣ
の出力選択信号に従ってデータ線を選択するカラムアド
レスデコーダである。ＳＡＭＰはデータ読出し動作にお
いてカラム選択回路ＹＳＥＬで選択されたデータ線から
の読出し信号を増幅するセンスアンプである。ＤＯＬＡ
Ｔはセンスアンプの出力を保持するデータ出力ラッチで
ある。ＤＯＢＵＦＦはデータ出力ラッチＤＯＬＡＴが保
持するデータを外部に出力するためのデータ出力バッフ
ァである。図においてＰＤＢ０乃至ＰＤＢ７は下位８ビ
ット（１バイト）データであり、ＰＤＢ８乃至ＰＤＢ１
５は上位８ビット（１バイト）データである。この例に
従えば出力データは最大２バイトとされる。ＤＩＢＵＦ
Ｆは外部から供給される書き込みデータを取り込むため
のデータ入力バッファである。データ入力バッファＤＩ
ＢＵＦＦから取り込まれたデータはデータ入力ラッチ回
路ＤＩＬＡＴに保持される。データ入力ラッチ回路ＤＩ
ＬＡＴに保持されたデータが”０”のとき、書き込み回
路ＷＲＩＴはカラム選択回路ＹＳＥＬで選択されたデー
タ線に書き込み用高電圧を供給する。この書き込み用高
電圧はロウアドレス信号に従ってコントロールゲートに
高電圧が印加されるメモリセルのドレインに供給され、
これによって当該メモリセルが書き込みされる。ＥＲＡ
ＳＥＣは指定されたメモリブロックのソース線に消去用
高電圧を供給してメモリブロックの一括消去を行うため
の消去回路である。

【００５９】ＦＣＯＮＴは、フラッシュメモリＦＭＲＹ
におけるデータ読出し動作のタイミング制御、及び書き
込み消去のための各種タイミングや電圧の選択制御など
を行う制御回路である。この制御回路ＦＣＯＮＴは、コ
ントロールレジスタＣＲＥＧを備える。

【００６０】図１９にはコントロールレジスタＣＲＥＧ
の一例が示される。コントロールレジスタＣＲＥＧは、
それぞれ８ビットのプログラム／イレーズ制御レジスタ
ＰＥＲＥＧと、消去ブロック指定レジスタＭＢＲＥＧ１
およびＭＢＲＥＧ２によって構成される。プログラム／
イレーズ制御レジスタＰＥＲＥＧにおいて、Ｖｐｐは書
換え用高電圧印加に応じて”１”にされる高電圧印加フ
ラグである。Ｅビットは消去動作を指示するビットとさ
れ、ＥＶビットは消去におけるベリファイ動作の指示ビ
ットとされる。Ｐビットは書込み動作（プログラム動
作）の指示ビットとされ、ＰＶビットは書込みにおける
ベリファイ動作の指示ビットとされる。消去ブロック指
定レジスタＭＢＲＥＧ１およびＭＢＲＥＧ２は、それぞ
れ７分割された大ブロックと８分割された小ブロックに
含まれる何れのメモリブロックを消去するかを指定する
レジスタであり、その第０ビットから第７ビットは各メ
モリブロックの指定用ビットとされ、例えばビット”
１”は対応メモリブロックの選択を意味し、ビット”
０”は対応メモリブロックの非選択を意味する。例え
ば、消去ブロック指定レジスタＭＢＲＥＧ２の第７ビッ
トが”１”のときは、小メモリブロックＳＭＢ７の消去
が指定される。

【００６１】上記コントロールレジスタＣＲＥＧは外部
からリード・ライト可能にされている。制御回路ＦＣＯ
ＮＴは、そのコントロールレジスタＣＲＥＧの設定内容
を参照し、それにしたがって消去・書込みなどの制御を
行う。外部においては、そのコントロールレジスタＣＲ
ＥＧの内容を書換えることによって、消去・書込み動作
の状態を制御することができる。

【００６２】図１７において、制御回路ＦＣＯＮＴに
は、制御信号としてＦＬＭ，ＭＳ−ＦＬＮ，ＭＳ−ＭＩ
ＳＮ，Ｍ２ＲＤＮ，Ｍ２ＷＲＮ，ＭＲＤＮ，ＭＷＲＮ，
ＩＯＷＯＲＤＮ，及びＲＳＴが供給され、更に、上位１
バイトのデータＰＤＢ８乃至ＰＤＢ１５と、アドレス信
号ＰＡＢ０乃至ＰＡＢ１５の所定ビットが与えらる。

【００６３】制御信号ＦＬＭは、フラッシュメモリＦＭ
ＲＹの動作モードを指定する信号であり、その”０”が
第１動作モードを指定し、”１”が第２動作モードを指
定する。この信号ＦＬＭは、例えば前記モード信号ＭＤ
０乃至ＭＤ２に基づいて形成される。

【００６４】制御信号ＭＳ−ＦＬＮは、フラッシュメモ
リＦＭＲＹの選択信号であり、その”０”が選択を指示
し、”１”が非選択を指示する。第１動作モードでは中
央処理装置ＣＰＵがその制御信号ＭＳ−ＦＬＮを出力
し、第２動作モードにおいてその制御信号ＭＳ−ＦＬＮ
は、ＰＲＯＭライタＰＲＷから供給されるチップ・イネ
ーブル信号ＣＥ＊に対応される。

【００６５】制御信号ＭＳ−ＭＩＳＮはコントロールレ
ジスタＣＲＥＧの選択信号である。このとき、プログラ
ム／イレーズ制御レジスタＰＥＲＥＧと消去ブロック指
定レジスタＭＢＲＥＧ１およびＭＢＲＥＧ２の何れを選
択するかは、アドレス信号ＰＡＢ０乃至ＰＡＢ１５の所
定ビットを参照して決定される。第１動作モードでは中
央処理装置ＣＰＵがその制御信号ＭＳ−ＭＩＳＮを出力
する。第２動作モードでは、特に制限されないが、ＰＲ
ＯＭライタＰＲＷが出力する最上位アドレスビットＥＡ
１６がその制御信号ＭＳ−ＭＩＳＮとみなされる。

【００６６】Ｍ２ＲＤＮはメモリリードストローブ信
号、Ｍ２ＷＲＮはメモリライトストローブ信号、ＭＲＤ
ＮはコントロールレジスタＣＲＥＧのリード信号、ＭＷ
ＲＮはコントロールレジスタＣＲＥＧのライト信号であ
る。第１動作モードでは中央処理装置ＣＰＵがそれら制
御信号を出力する。第２動作モードでは、特に制限され
ないが、ＰＲＯＭライタＰＲＷから供給されるライトイ
ネーブル信号ＷＥ＊が前記信号Ｍ２ＷＲＮ，ＭＷＲＮと
みなされ、ＰＲＯＭライタから供給されるアウトプット
イネーブル信号ＯＥ＊が前記信号Ｍ２ＲＤＮ，ＭＲＤＮ
とみなされる。尚、メモリライトストローブ信号Ｍ２Ｗ
ＲＮは、メモリセルに書込むべきデータをデータ入力ラ
ッチ回路ＤＩＬＡＴに書込むためのストローブ信号とみ
なされる。メモリセルへの実際の書込みは前記コントロ
ールレジスタＣＲＥＧのＰビットをセットすることによ
って開始される。

【００６７】ＩＯＷＯＲＤＮはフラッシュメモリＦＭＲ
Ｙに対する８ビットリードアクセスと１６ビットリード
アクセスとの切換え信号とされる。第２動作モードにお
いては当該制御信号ＩＯＷＯＲＤＮは８ビットリードア
クセスを指示する論理値に固定される。

【００６８】ＲＳＴはフラッシュメモリＦＭＲＹのリセ
ット信号である。この信号ＲＳＴによってフラッシュメ
モリＦＭＲＹがリセットされることにより、或は前記プ
ログラム／イレーズ制御レジスタＰＥＲＥＧのＶｐｐフ
ラグが”０”にされることにより、前記プログラム／イ
レーズ制御レジスタＰＥＲＥＧにおけるＥＶ，ＰＶ，
Ｅ，Ｐの各モード設定ビットがクリアされる。

【００６９】図２０にはフラッシュメモリＦＭＲＹにお
けるメモリリード動作の一例タイミングチャートが示さ
れる。同図においてＣＫ１Ｍ，ＣＫ２Ｍはノン・オーバ
ーラップ２相のクロック信号であり、動作基準クロック
信号とみなされる。ｔＣＹＣはサイクルタイムであり、
ＲＡＭに対するアクセスタイムと大差ない。コントロー
ルレジスタＣＲＥＧに対するリード動作もこれと同様の
タイミングで行われる。

【００７０】図２１にはフラッシュメモリＦＭＲＹにお
けるメモリライト動作の一例タイミングチャートが示さ
れる。同図に示されるライトストローブ信号Ｍ２ＷＲＮ
によって指示されるメモリライト動作では、前述のよう
に、メモリセルに対する実際の書込みは行われず、入力
アドレス信号ＰＡＢ０乃至ＰＡＢ１５がアドレスラッチ
回路ＡＬＡＴに保持されるとともに、入力データＰＢ８
乃至ＰＢ１５がデータ入力ラッチＤＩＬＡＴに保持され
て、そのライトサイクルが終了される。コントロールレ
ジスタＣＲＥＧに対するライト動作もこれと同様のタイ
ミングで行われるが、この場合にはコントロールレジス
タＣＲＥＧへの実際のデータ書込みが行われる。

【００７１】〔１２〕フラッシュメモリＦＭＲＹの書換
え制御手順の詳細 この項目では、中央処理装置ＣＰＵ又はＰＲＯＭライタ
が前記制御回路ＦＣＯＮＴを介してフラッシュメモリの
書込み，消去を行う制御手順の詳細な一例について説明
する。フラッシュメモリに対する情報の書込みは、基本
的に消去状態のメモリセルに対して行われる。マイクロ
コンピュータがシステムに実装された状態でフラッシュ
メモリの書換えを行う第１動作モードにおいて、中央処
理装置ＣＰＵが実行すべき書換え制御プログラムは、消
去用プログラムと、書込み用プログラムを含む。第１動
作モードの指定に従って、最初に消去の処理ルーチンを
実行し、ひき続いて自動的に書込みの処理ルーチンを実
行するように書換え制御プログラムを構成することがで
きる。或は消去と書込みを分けて別々に第１動作モード
を指定するようにしてもよい。ＰＲＯＭライタによる書
換え制御も第１動作モードの場合と同様のオペレーショ
ンによって実行される。以下、書込み制御手順と消去制
御手順とをそれぞれ説明する。

【００７２】図２２には書込み制御手順の詳細な一例が
示される。同図に示される手順は、例えば１バイトのデ
ータを書込むための手順であり、第１動作モードにおけ
る中央処理装置ＣＰＵの制御と、第２動作モードにおけ
るＰＲＯＭライタの制御との双方に共通とされる。例え
ば制御主体を中央処理装置ＣＰＵとして説明する。

【００７３】バイト単位でのデータ書込みの最初のステ
ップでは、中央処理装置ＣＰＵはその内蔵カウンタｎに
１をセットする（ステップＳ１）。次に、中央処理装置
ＣＰＵは、図２１で説明したメモリライト動作を行っ
て、フラッシュメモリＦＭＲＹに書込むべきデータを図
１７のデータ入力ラッチ回路ＤＩＬＡＴにセットすると
ともに、データを書込むべきアドレスをアドレスラッチ
回路ＡＬＡＴにセットする（ステップＳ２）。そして中
央処理装置ＣＰＵは、コントロールレジスタＣＲＥＧに
対するライトサイクルを発行して、プログラムビットＰ
をセットする（ステップ３）。これにより制御回路ＦＣ
ＯＮＴは、前記ステップ２でセットされたデータ及びア
ドレスに基づいて、そのアドレスで指定されるメモリセ
ルのコントロールゲートとドレインとに高圧を印加して
書込みを行う。このフラッシュメモリ側での書込み処理
時間として中央処理装置ＣＰＵは例えば１０μｓｅｃ待
ち（ステップＳ４）、次いでプログラムビットＰをクリ
アする（ステップＳ５）。

【００７４】その後、中央処理装置ＣＰＵは書込み状態
を確認するために、コントロールレジスタＣＲＥＧに対
するライトサイクルを発行して、プログラムベリファイ
ビットＰＶをセットする（ステップ６）。これにより制
御回路ＦＣＯＮＴは、前記ステップ２でセットされたア
ドレスを利用して、そのアドレスで選択されるべきワー
ド線にベリファイ用電圧を印加して、前記書込みを行っ
たメモリセルのデータを読出す。ここで前記ベリファイ
用電圧は、充分な書込みレベルを保証するため、例えば
５Ｖのような電源電圧Ｖｃｃよりもレベルの高い７Ｖの
ような電圧レベルとされる。中央処理装置ＣＰＵはそれ
によって読出されたデータと書込みに利用したデータと
の一致を確かめる（ステップＳ７）。中央処理装置ＣＰ
Ｕは、ベリファイによって一致を確認すると、プログラ
ムベリファイビットＰＶをクリアし（ステップＳ８）、
これにより当該１バイトデータの書込みが完了される。

【００７５】一方、中央処理装置ＣＰＵは、ステップＳ
７のベリファイによって不一致を確認すると、ステップ
Ｓ９でプログラムベリファイビットＰＶをクリアした
後、前記カウンタｎの値が、書込みリトライ上限回数Ｎ
に到達しているかの判定を行う（ステップＳ１０）。こ
の結果、書込みリトライ上限回数Ｎに到達している場合
には書込み不良として処理が終了される。書込みリトラ
イ上限回数Ｎに到達していない場合には、中央処理装置
ＣＰＵは、カウンタｎの値を１だけインクリメントして
（ステップＳ１１）、前記ステップＳ３から処理を繰返
していく。

【００７６】図２３には消去制御手順の詳細な一例が示
される。同図に示される手順は、第１動作モードにおけ
る中央処理装置ＣＰＵの制御と、第２動作モードにおけ
るＰＲＯＭライタの制御との双方に共通とされる。例え
ば制御主体を中央処理装置ＣＰＵとして説明する。

【００７７】中央処理装置ＣＰＵは、消去を行うに当た
りその内蔵カウンタｎに１をセットする（ステップＳ２
１）。次に中央処理装置ＣＰＵは、消去対象領域のメモ
リセルに対してプレライトを行う（ステップＳ２２）。
すなわち、消去対象アドレスのメモリセルに対してデー
タ”０”を書込む。このプレライトの制御手順は前記図
２２で説明した書込み制御手順を流用することができ
る。このプレライトの処理は、消去前のフローティング
ゲート内の電荷量を全ビット均一にして、消去状態を均
一化するために行われる。

【００７８】次に、中央処理装置ＣＰＵは、コントロー
ルレジスタＣＲＥＧに対するライトサイクルを発行し
て、一括消去対象メモリブロックを指定する（ステップ
Ｓ２３）。すなわち、消去ブロック指定レジスタＭＢＲ
ＥＧ１およびＭＢＲＥＧ２に消去対象メモリブロック番
号を指定する。消去対象メモリブロックを指定した後、
中央処理装置ＣＰＵは、コントロールレジスタＣＲＥＧ
に対するライトサイクルを発行して、イレーズビットＥ
をセットする（ステップ２４）。これにより制御回路Ｆ
ＣＯＮＴは、前記ステップ２３で指定されたメモリブロ
ックのソース線に高圧を印加させて、当該メモリブロッ
クを一括消去する。このフラッシュメモリ側での一括消
去の処理時間として中央処理装置ＣＰＵは例えば１０ｍ
ｓｅｃ待つ（ステップＳ２５）。この１０ｍｓｅｃとい
う時間は、１回で消去動作を完結することができる時間
に比べて短い時間とされている。そして、次いでイレー
ズビットＥをクリアする（ステップＳ２６）。

【００７９】その後、中央処理装置ＣＰＵは消去状態を
確認するために、先ず一括消去対象メモリブロックの先
頭アドレスをベリファイすべきアドレスとして内部にセ
ットし（ステップＳ２７）、次いで、ベリファイアドレ
スにダミーライトを行う（ステップＳ２８）。すなわ
ち、ベリファイすべきアドレスに対してメモリライトサ
イクルを発行する。これにより、ベリファイすべきメモ
リアドレスがアドレスラッチ回路ＡＬＡＴに保持され
る。その後中央処理装置ＣＰＵは、コントロールレジス
タＣＲＥＧに対するライトサイクルを発行して、イレー
ズベリファイビットＥＶをセットする（ステップ２
９）。これにより制御回路ＦＣＯＮＴは、前記ステップ
Ｓ２８でセットされたアドレスを利用して、そのアドレ
スで選択されるべきワード線に消去ベリファイ用電圧を
印加して、前記消去されたメモリセルのデータを読出
す。ここで前記消去ベリファイ用電圧は、充分な消去レ
ベルを保証するため、例えば５Ｖのような電源電圧Ｖｃ
ｃよりもレベルの低い３．５Ｖのような電圧レベルとさ
れる。中央処理装置ＣＰＵはそれによって読出されたデ
ータが消去完結状態のデータに一致するかをベリファイ
する（ステップＳ３０）。中央処理装置ＣＰＵは、ベリ
ファイによって一致を確認すると、イレーズベリファイ
ビットＥＶをクリアし（ステップＳ３１）、次いで今回
のベリファイアドレスが消去したメモリブロックの最終
アドレスか否かを判定し（ステップＳ３２）、最終アド
レスであれば一連の消去動作を終了する。最終アドレス
に至っていないと判定されたときは、ベリファイアドレ
スを１だけインクリメントして（ステップＳ３３）、再
びステップＳ２９からの処理を繰返していく。

【００８０】一方、中央処理装置ＣＰＵは、ステップＳ
３０のベリファイによって不一致を確認すると、ステッ
プＳ３４でイレーズベリファイビットＥＶをクリアした
後、前記カウンタｎの値が、漸次消去上限回数Ｎに到達
しているかの判定を行う（ステップＳ３５）。この結
果、漸次消去上限回数Ｎに到達している場合には消去不
良として処理が終了される。漸次消去上限回数Ｎに到達
していない場合には、中央処理装置ＣＰＵは、カウンタ
ｎの値を１だけインクリメントして（ステップＳ３
６）、前記ステップＳ２４から処理を繰返していく。実
際には、消去し過ぎによってメモリセルのしきい値電圧
が負の値になってしまうような過消去を防止するため
に、１回毎にベリファイを行いながら１０ｍｓｅｃとい
うような短時間づつ徐々に消去がくり返し行われてい
く。

【００８１】上記実施例によれば以下の作用効果があ
る。

【００８２】（１）マイクロコンピュータＭＣＵを所要
のシステムに実装する前のような段階で最初に当該マイ
クロコンピュータＭＣＵが内蔵するフラッシュメモリＦ
ＭＲＹに情報を書き込むようなときは、第２動作モード
を指定することにより、ＰＲＯＭライタＰＲＷのような
外部書き込み装置の制御によって能率的に情報の書込み
を行うことができる。また、マイクロコンピュータＭＣ
Ｕに第１動作モードを指定することにより、当該マイク
ロコンピュータＭＣＵがシステムに実装された状態でそ
のフラッシュメモリＦＭＲＹの記憶情報を書換えること
ができる。このとき、一括消去機能により書換え時間の
短縮を図ることができる。

【００８３】（２）フラッシュメモリＦＭＲＹにおける
一括消去可能な単位として相互に記憶容量の相違される
複数個のメモリブロック（ＬＭＢ，ＳＭＢ）を設けてお
くことにより、夫々のメモリブロックにはその記憶容量
に応じて例えばプログラム、データテーブル、制御デー
タなどを保持させることができる。すなわち、相対的に
情報量の大きなデータは相対的に記憶容量の大きなメモ
リブロックに、相対的に情報量の小さなデータは相対的
に記憶容量の小さなメモリブロックに書き込んでおくこ
とができる。換言すれば、記憶すべき情報量に見合う記
憶容量のメモリブロックを利用することができる。した
がって、プログラム領域にはちょうど良いがデータ領域
には消去単位が大きすぎて使いにくかったりする事態を
防止することができる。また、フラッシュメモリの保持
情報の一部書換えのために所要のメモリブロックを一括
消去しても、実質的に書換えを要しない情報群も併せて
消去した後で再び書き戻すと言うような無駄を極力防止
することができる。

【００８４】（３）複数個のメモリブロックのうち内蔵
ＲＡＭの記憶容量以下に設定されたメモリブロックを設
けておくことにより、内蔵ＲＡＭをメモリブロック書換
えのための作業領域若しくはデータバッファ領域として
利用できるようになる。

【００８５】（４）上記（３）において、マイクロコン
ピュータの実装状態でフラッシュメモリを書換えると
き、書換対象メモリブロックの情報を内蔵ＲＡＭに転送
し、書換えるべき一部の情報だけを外部からもらってそ
のＲＡＭ上で書換を行ってから、フラッシュメモリの書
換を行うことにより、書換え前に内部で保持されている
書換を要しない情報を重ねて外部から転送を受けなくて
も済み、メモリブロックの一部書換のための情報転送の
無駄を省くことができる。

【００８６】（５）フラッシュメモリの一括消去時間は
小メモリブロックに対してもさほど短くならないから、
マイクロコンピュータＭＣＵによる制御動作に同期して
リアルタイムにフラッシュメモリそれ自体を書換えるこ
とはできないが、内蔵ＲＡＭをメモリブロック書換えの
ための作業領域若しくはデータバッファ領域として利用
することにより、リアルタイムに書換えたとのと同じデ
ータを結果的にメモリブロックに得ることができる。

【００８７】（６）一括消去すべきメモリブロックの指
定情報を書換え可能に保持するためのレジスタＭＢＲＥ
ＧをフラッシュメモリＦＭＲＹに内蔵させることによ
り、一括消去すべきメモリブロックをマイクロコンピュ
ータＭＣＵの内外（内蔵中央処理装置，外部ＰＲＯＭラ
イタ）から同じ様な手順で容易に指定できる。

【００８８】（７）上記夫々の作用効果によって、マイ
クロコンピュータＭＣＵに内蔵されたフラッシュメモリ
ＦＭＲＹの使い勝手を向上させることができる。

【００８９】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００９０】例えば、マイクロコンピュータに内蔵され
る周辺回路は上記実施例に限定されず適宜変更すること
ができる。フラッシュメモリのメモリセルトランジスタ
は上記実施例のスタックドゲート構造のＭＯＳトランジ
スタに限定されず、書込み動作にもトンネル現象を用い
たＦＬＯＴＯＸ型のメモリセルトランジスタを用いるこ
とも可能である。上記実施例では、フラッシュメモリに
対する消去並びに書込みの双方の制御を図２２及び図２
３に示したようなソフトウェア的な手段を介して実現し
たが、本発明はそれに限定されるものではなく、例え
ば、比較的時間のかかる一括消去を、フラッシュメモリ
の内蔵専用ハードウェアによって制御させるようにして
もよい。例えばその専用ハードウェアは、ＥビットやＥ
Ｖビットのセット及びクリア制御をしたり、消去状態の
ベリファイを行ったりする制御論理を備えることにな
る。この一括消去の制御論理をフラッシュメモリに内蔵
させる構成は、一括消去に関するソフトウェア的な負担
が軽減されるという点においてユーザによる使い勝手を
向上させるが、その制御論理は面積を増大させる。ま
た、一括消去の単位はソース線を共通にするメモリブロ
ックのほか、消去においてワード線を共通化できるメモ
リブロックとすることもできるが、その何れを選択する
かは、消去電圧の極性をどうするか、或は、一括消去単
位の記憶容量を極力小さくしようとする場合に単一のワ
ード線に接続するメモリセルの数と単一のデータ線に接
続されるメモリセルの数との何れの方が少ないかなどの
事情を考慮して決定することができる。メモリブロック
のサイズについては上記実施例のようなサイズ固定に限
定されない。例えば、コントロールレジスタの設定又は
モード信号の指示にしたがってそのサイズを可変にする
ことができる。例えば、ワード線を最小単位として一括
消去電圧を印加する場合には、ワード線を消去電圧で駆
動するドライバの動作をそのコントロールレジスタの設
定又はモード信号の指示にしたがって選択させればよ
い。更にメモリブロックの分割態様としては、図２４に
示される様に、全体を複数個の大ブロックＬＭＢ０〜７
に分割し、更にその各大ブロックの中を複数個の小ブロ
ックＳＭＢ０〜ＳＭＢ７に分けて、大ブロック単位又は
小ブロック単位で一括消去できるようにすることも可能
である。また、フラッシュメモリのメモリセルトランジ
スタにおいて、そのソース及びドレインは、印加される
電圧によって定まる相対的なものとして把握されるもの
もある。

【００９１】本発明は、少なくとも単一の半導体チップ
上に中央処理装置と電気的な消去・書込みによって書換
え可能な不揮発性のフラッシュメモリとを備えた条件の
マイクロコンピュータに広く適用することができる。

【００９２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９３】すなわち、本発明に係るマイクロコンピュ
ータは第１動作モードと第２動作モードとを有するか
ら、マイクロコンピュータをシステムに実装する前の初
期データ、又は初期プログラムなどの比較的大量の情報
を、汎用ＰＲＯＭライタなどで能率的に書込むことがで
きる。更に、マイクロコンピュータが実装されたシステ
ムを動作させながらデータのチューニングをする場合、
またプログラムのバグ対策、若しくはシステムのバージ
ョンアップに伴うプログラムの変更等、マイクロコンピ
ュータがシステムに実装された状態でデータやプログラ
ムの変更が必要になった時に、マイクロコンピュータを
実装システムから取り外すことなくフラッシュメモリを
書換えることができる。

【００９４】フラッシュメモリにおける一括消去可能な
単位として相互に記憶容量の相違される複数個のメモリ
ブロックを設けておくことにより、相対的に情報量の大
きなデータは相対的に記憶容量の大きなメモリブロック
に、相対的に情報量の小さなデータは相対的に記憶容量
の小さなメモリブロックに書き込んでおくことができ、
記憶すべき情報量に見合う記憶容量のメモリブロックを
利用することができる。したがって、プログラム領域に
はちょうど良いがデータ領域には消去単位が大きすぎて
使いにくかったりする事態を防止することができる。ま
た、フラッシュメモリの保持情報の一部書換えのために
所要のメモリブロックを一括消去しても、実質的に書換
えを要しない情報群も併せて消去した後で再び書き戻す
と言うような無駄を極力防止することができる。

【００９５】複数個のメモリブロックのうち内蔵ＲＡＭ
の記憶容量以下に設定されたメモリブロックを設けてお
くことにより、内蔵ＲＡＭをメモリブロック書換えのた
めの作業領域若しくはデータバッファ領域として利用で
きるようになる。このような条件の下で、マイクロコン
ピュータの実装状態でフラッシュメモリを書換えると
き、書換対象メモリブロックの情報を内蔵ＲＡＭに転送
し、書換えるべき一部の情報だけを外部からもらってそ
のＲＡＭ上で書換を行ってから、フラッシュメモリの書
換を行うことにより、書換え前に内部で保持されている
書換を要しない情報を重ねて外部から転送を受けなくて
も済み、メモリブロックの一部書換のための情報転送の
無駄を省くことができる。また、フラッシュメモリが保
持するデータのチューニングなどに際して、前記内蔵Ｒ
ＡＭのアドレスを当該フラッシュメモリのメモリブロッ
クのアドレスにオーバラップさせてそのＲＡＭ上でチュ
ーニングを行い、チューニング結果をフラッシュメモリ
の該当メモリブロックに転送することにより、マイクロ
コンピュータによる制御動作に同期してリアルタイムに
フラッシュメモリそれ自体を書換えることはできなくて
も、リアルタイムに書換えたのと同じデータを結果的に
メモリブロックに得ることができる。

【００９６】一括消去すべきメモリブロックの指定情報
を書換え可能に保持するためのレジスタをフラッシュメ
モリに内蔵させることにより、一括消去すべきメモリブ
ロックをマイクロコンピュータの内外から同じ様な手順
で容易に指定できるようになる。

【００９７】上記夫々の効果によって、マイクロコンピ
ュータに内蔵されたフラッシュメモリの使い勝手を向上
させることができるという効果を得る。

【図面の簡単な説明】

【図１】図１は全面フラッシュメモリを採用したマイク
ロコンピュータの一実施例ブロック図である。

【図２】図２はフラッシュメモリと共にマスクＲＯＭを
採用したマイクロコンピュータの一実施例ブロック図で
ある。

【図３】図３は汎用ＰＲＯＭライタによるフラッシュメ
モリの書換えに着目したブロック図である。

【図４】図４にＣＰＵ制御によるフラッシュメモリの書
換えに着目したブロック図である。

【図５】図５は全面フラッシュメモリとされるマイクロ
コンピュータの一例メモリマップである。

【図６】図６はフラッシュメモリと共にマスクＲＯＭを
有するマイクロコンピュータの一例メモリマップであ
る。

【図７】図７は消去の概略的な一例制御手順説明図であ
る。

【図８】図８は書き込みの概略的な一例制御手順説明図
である。

【図９】図９はフラッシュメモリのリアルタイム書換え
への対応手法の一例説明図である。

【図１０】図１０はフラッシュメモリのメモリブロック
の一部書換えを能率化する手法の一例説明図である。

【図１１】図１１はフラッシュメモリの原理説明図であ
る。

【図１２】図１２は図１１の記憶トランジスタを用いた
メモリセルアレイの構成原理説明図である。

【図１３】図１３はメモリセルに対する消去動作並びに
書込み動作のための電圧条件の一例説明図である。

【図１４】図１４は一括消去可能なメモリブロックの記
憶容量を相違させたフラッシュメモリの一例回路ブロッ
ク図である。

【図１５】図１５は図１のマイクロコンピュータに対応
される更に詳細なマイクロコンピュータの実施例ブロッ
ク図である。

【図１６】図１６は図１５のマイクロコンピュータがパ
ッケージされた状態を示す平面図である。

【図１７】図１７は図１５のマイクロコンピュータに内
蔵されるフラッシュメモリの全体的なブロック図であ
る。

【図１８】図１８はメモリブロックの分割態様の一例説
明図である。

【図１９】図１９はコントロールレジスタの一例説明図
である。

【図２０】図２０はフラッシュメモリにおけるメモリリ
ード動作の一例タイミングチャートである。

【図２１】図２１はフラッシュメモリにおけるメモリラ
イト動作の一例タイミングチャートである。

【図２２】図２２は書込み制御手順の詳細な一例フロー
チャートである。

【図２３】図２３は消去制御手順の詳細な一例フローチ
ャートである。

【図２４】図２４はメモリブロック分割態様の別の例を
示す説明図である。

【符号の説明】

ＭＣＵ マイクロコンピュータ ＣＨＰ 半導体チップ ＦＭＲＹ フラッシュメモリ ＬＮＢ 大メモリブロック ＳＭＢ 小メモリブロック ＣＰＵ 中央処理装置 ＲＡＭ ランダム・アクセス・メモリ ＣＯＮＴ 制御回路 ＭＡＳＫＲＯＭ マスク・リード・オンリ・メモリ ＭＯＤＥ モード信号 Ｐｍｏｄｅ モード信号入力端子 ＭＤ０乃至ＭＤ２ モード信号 ＰＯＲＴｄａｔａ ポート ＰＯＲＴａｄｄｒ ポート ＰＯＲＴｃｏｎｔ ポート ｓｏｃｋｅｔ ソケット ＰＲＷ 汎用ＰＲＯＭライタ ＡＢＵＳ アドレスバス ＤＢＵＳ データバス ５ フローティングゲート ７ コントロールゲート ９ ソース １０ ドレイン ＡＲＹ１乃至ＡＲＹ７ メモリアレイ ＭＣ メモリセル ＷＬ０乃至ＷＬｎ ワード線 ＤＬ０乃至ＤＬ７ データ線 ＳＬ１，ＳＬ２ ソース線 Ｂ１，Ｂ２ 消去ブロック指定レジスタのビット ＰＯＲＴ１乃至ＰＯＲＴ１２ ポート ＥＤ０乃至ＥＤ７ ＰＲＯＭライタとの入出力データ ＥＡ０乃至ＥＡ１６ ＰＲＯＭライタからの入力アドレ
ス信号 ＣＥ＊ チップイネーブル信号 ＯＥ＊ アウトプットイネーブル信号 ＷＥ＊ ライトイネーブル信号 ＦＣＯＮＴ 制御回路 ＣＲＥＧ コントロールレジスタ ＮＢＲＥＧ 消去ブロック指定レジスタ ＰＥＲＥＧ プログラム／イレーズ制御レジスタ Ｅ イレーズビット ＥＶ イレーズベリファイビット Ｐ プログラムビット ＰＥ プログラムベリファイビット ＥＲＡＳＥＣ 消去回路 ＬＭＢ０乃至ＬＭＢ６ 大メモリブロック ＳＭＢ０乃至ＳＭＢ７ 小メモリブロック

───────────────────────────────────────────────────── フロントページの続き (72)発明者 屋鋪 直樹 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 馬場 志朗 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 伊藤 高志 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 向井 浩文 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 佐藤 斉尚 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 寺沢 正明 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 単一の半導体チップ内に形成されたマイ
   クロコンピュータにおいて、 アドレスバスと、データバスと、中央処理装置と、前記
   アドレスバス及び前記データバスに接続され電気的に書
   き換え可能な不揮発性のフラッシュメモリとを備え、 前記フラッシュメモリは、複数のメモリセルがマトリク
   ス配置されたメモリアレイを複数持ち、複数ビットによ
   り構成されるデータの各ビットデータが分けられて各メ
   モリアレイに記憶され、前記アドレスバスを経由した前
   記中央処理装置のアクセスに応じて、前記各メモリアレ
   イに記憶されている前記各ビットデータが出力され、そ
   れらのビットデータにより前記データを構成して、前記
   データバスを経由して前記データを前記中央処理装置へ
   出力するものであることを特徴とするマイクロコンピュ
   ータ。
2. 【請求項２】 前記フラッシュメモリは、複数のセンス
   アンプ、複数のワード線、複数のデータ線、複数の共通
   データ線、複数のカラム選択スイッチ、及びデコーダを
   更に持ち、 前記センスアンプは前記メモリアレイ毎に設けられて前
   記データバスに接続され、 前記複数のワード線及びデータ線は、各メモリセル毎に
   １本ずつのワード線及びデータ線が接続され、前記複数
   のワード線は前記複数のメモリアレイにおいて共通に使
   用され、前記複数のデータ線は前記メモリアレイ毎にそ
   れぞれ分けられて使用され、 前記複数の共通データ線は、前記各メモリアレイにおい
   て各１本の共通データ線が前記センスアンプと接続さ
   れ、 前記カラム選択スイッチは、前記各メモリアレイにおい
   て前記共通データ線と前記データ線を接続し、 及び前記デコーダは、前記カラム選択スイッチと接続
   し、前記中央処理装置のアクセスに応じて、前記各メモ
   リアレイにおける該当する前記カラム選択スイッチへ選
   択信号を送り、前記各メモリアレイにおける前記共通デ
   ータ線と該当する前記データ線を接続させるものである
   ことを特徴とする請求項１に記載のマイクロコンピュー
   タ。
3. 【請求項３】 前記複数のメモリセルは各々、対応する
   ワード線にコントロールゲートが接続され、対応するデ
   ータ線にドレインが接続され、 前記フラッシュメモリは更に、 複数のソース線を持ち、各メモリブロックを構成するメ
   モリセルは共通のソース線に接続され、 複数の電圧出力回路を持ち、各電圧出力回路は前記各メ
   モリブロックに共通に接続される前記ソース線に接続さ
   れ、前記メモリブロック内のメモリセルの一括消去時に
   所定の電圧を前記ソース線へ供給する、ものであること
   を特徴とする請求項２に記載のマイクロコンピュータ。
4. 【請求項４】 前記複数のメモリブロックの少なくとも
   ２つのメモリブロックは、異なった数のデータ線を持
   ち、それにより異なったメモリ容量を持つものであるこ
   とを特徴とする請求項３に記載のマイクロコンピュー
   タ。