JPH08503328A

JPH08503328A - マイクロコントローラのための遠隔再プログラム可能プログラムメモリ

Info

Publication number: JPH08503328A
Application number: JP7505805A
Authority: JP
Inventors: モック，ツン・ダイ
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 1993-07-29
Filing date: 1994-06-08
Publication date: 1996-04-09
Also published as: DE69433320D1; TW299407B; EP0664046A4; WO1995004355A1; CN1046168C; KR100320360B1; KR950703785A; DE69433320T2; US5493534A; CN1112800A; EP0664046B1; EP0664046A1

Abstract

(57)【要約】プログラム記憶回路として使用される、電気的プログラマブル消去可能読出専用メモリアレイ（６１）と直接および間接に通信する、複数の入出力ポート（３３、３５、４３、４５）を有するシングルチップマイクロコントローラ（１１）。ＰＥＲＯＭ（６１）アレイは、ローカルホストから直接または遠隔からの高速消去および再プログラミングを提供する。複数のポートは、メモリ記憶への代替アクセスルートを設け、したがってマイクロ命令を書込み後即時に、一度に１つ、ベリファイするための能力を提供する。ランダムアクセスメモリ、ＲＡＭ（２５）がまた与えられる。ＰＥＲＯＭアレイは、マイクロコントローラにおけるハードディスク記憶のようなものである。低電圧電源は、ＰＥＲＯＭアレイに対するプログラミングおよび消去高電圧を与える、接続されたチャージポンプを有する。

Description

【発明の詳細な説明】マイクロコントローラのための遠隔再プログラム可能プログラムメモリ技術分野この発明は、シングルチップ内でマイクロコントローラと結合された、集積回路不揮発性プログラムメモリに関する。背景技術シングルチップのマイクロコントローラは、知られてから１０年を超える。これらの装置は、中央処理装置（ＣＰＵ）と、データのためのランダムアクセスメモリ（ＲＡＭ）と、プログラムメモリのための電気的にプログラム可能な読出専用メモリ（ＥＰＲＯＭ）またはその代わりとしての読出専用メモリ（ＲＯＭ）と、様々なレジスタ、タイミング回路、ラッチ、ポート、およびインタフェース回路とを含む、１つのチップ上の完全なコンピュータである。最も早く製作されたマイクロコントローラの１つは８０５１であり、これは１９８１年にインテルコーポレイション（Intel Corporation ）により最初に製造されたものである。このパーツの特徴は、別個のプログラムおよびデータメモリが各々独自のアドレスを有することである。以前８０５１は、他によるマイクロコントローラのその他の改良のための拠所であった。改良されたメモリアクセスに関連する、ボーカー（Borkar）等による米国特許番号第４，７８２，４３９号、および通信インタフェースに関連する、ハイヤック（Hayek ）による米国特許番号第４，７８０，８１４号を参照されたい。スマートカードは、ＣＰＵを、ＲＡＭ、ＲＯＭ、ＥＰＲＯＭおよびＥＥＰＲＯＭを含む様々な型のメモリを、様々なポート、メモリアクセスおよび論理のためのゲートアレイさえとも組合せて結合する、シングルチップマイクロコントローラを含む。このようなカードは、プログラム記憶のためにＥＰＲＯＭを用い、データ記憶のためにその他のすべてのメモリを用いる。ＥＰＲＯＭ記憶に伴う問題の１つは、装置の消去のために、再プログラミングの前に紫外線光にさらさねばならないことである。フィールドにおける再プログラミングが要求される場合、コントローラ全体を新しいものに置換える方が、プログラムメモリに対して消去および再書込動作を試みるよりも容易であることが多い。ＥＥＰＲＯＭはプログラムメモリとはみなされていないが、それは、アレイサイズが、おそらく非常に小さなアレイを除いては、マイクロコントローラ機能と互換性がないものと考えられてきたからである。マイクロコントローラは、先行技術において既存の低電圧電源で動作するが、こういった電源は、プログラミングに１７Ｖを超える電圧を必要とするＥＥＰＲＯＭには適さない。この発明の目的は、プログラムメモリを内蔵する、フィールドの再プログラム可能なマイクロコントローラを考案することであった。この発明の他の目的は、単一の低電圧の電源で動作するマイクロコントローラを考案することであった。発明の概要上記の目的は、データメモリと比較してサイズが非常に大きく、高速で消去および再書込可能なプログラムメモリを有する、シングルチップマイクロコントローラにおいて達成されてきた。形式としては電気的にプログラム可能および消去可能な読出専用メモリ（ＰＥＲＯＭ）トランジスタであり、ブロック単位で消去され、低電圧電源をプログラミングおよび消去電圧発生のためのチャージポンプと結合して用いる、フラッシュメモリトランジスタを用いることにより、高速消去および再書込がもたらされる。非常にコンパクトなＰＥＲＯＭセルのアレイを用いて、大きなサイズがもたらされる。フラッシュトランジスタにより、紫外線光にさらすには数分かかるメモリ全体の消去が、千分の数秒内で高速に行なえる。フラッシュメモリアレイは既知であるが、その使用はマイクロコントローラチップの外部で行なわれるか、またはデータ記憶アプリケーションに限られていた。命令に対してフラッシュメモリアレイを用いる際には、命令の偶発的な消去を避けるために注意せねばならない。これは、たとえばチップ消去モードのような特別なプログラミングモードを通常の読出− 書込モードに加えることにより、達成される。これらのモードは、チップ入力− 出力（Ｉ／Ｏ）ピンを独自の組合せで用いることにより確立される。チップがチップ消去モードにあるときのみ、初期メモリ状態である、すべて１で、フラッシュメモリは書込まれることができる。８０５１チップアーキテクチャを、ピン配置は含めるがＥＰＲＯＭは用いずに使用することにより、多数のポートが与えられる。このアーキテクチャの利点は、プログラムメモリに、アドレスおよび命令の高速の転送のための、それ自身のバスと２つのポートとを提供することである。既知の８０５１ピン配置を採用することにより、フラッシュメモリアレイに対処するためにプログラミングモード信号にある変更を加えるだけで、周知のパーツの部類との互換性が実現できる。この発明が効果的となる、フラッシュメモリの好ましい最小サイズは、４ｋバイトまたは３２ｋビットである。内部ＲＡＭは通常セルの数が少ないが、その理由は、ＲＡＭは中間結果を記憶するかまたは外部ＲＡＭとともに機能するからである。典型的なサイズは１２８バイトである。４ｋバイトの最小フラッシュメモリサイズが選択され、高速でプログラムを消去および書込する能力を有したまま、完全にマイクロコントローラチップに含まれている複雑なプログラムのためのスペースを提供する。プログラム開発またはフィールドの再プログラム可能性といったアプリケーションにおいて、この発明は、マイクロコントローラシステムの欠陥を補う。ＲＡＭセルに対するフラッシュの比率を高めることにより、この発明は、シングルチップコントローラに、ハードディスク記憶に類似するものを与える。図面の簡単な説明図１は、この発明の、結合されたマイクロコントローラとともに電気的に再プログラム可能なプログラムメモリを示すブロック図である。図２は、図１の回路の動作を説明するタイミング図である。図３は、図１のプログラムメモリにおいて用いられる高性能の２つのトランジスタのＰＥＲＯＭセルの概略図である。図４は、図３の２つのトランジスタを含む、ＣＭＯＳＰＥＲＯＭトランジスタの製造プロセスの側面断面図である。図５は、図４に示されるメモリトランジスタのフローティングゲート部分の上面図であり、薄膜酸化物トンネリング領域の配置を図示する。図６は、図１に示されるＰＥＲＯＭメモリユニットのアーキテクチャプランの図である。図７および８は、図６に示される右のメモリユニットの概略図である。図９は、図８に示されるメモリユニット内のデータを読出すためのセンスアンプの概略図である。図１０は、図１に示されるメモリユニットにおけるＰＥＲＯＭの読出、書込、および消去のための電圧状態を示す図である。図１１ａおよび１１ｂは、チップＶ_cc電圧を、図１０に示されるプログラミング高電圧に変換するためのチャージポンプの概略図である。図１１ａの線Ａ、Ｂ、Ｃは、図１１ｂの対応する線に接続する。図１２は、ＰＥＲＯＭ再プログラム可能不揮発性メモリを有するマイクロコントローラにプログラムをダウンローディングする、ホストシステムの平面図である。発明を実施するためのベストモード図１を参照すれば、マイクロコントローラ１１が示される。チップのアーキテクチャは、マイクロコントローラ、特にインテルコーポレイションおよびその他の企業により製造されている８０５１型マイクロコントローラには一般に知られた回路を含む。ピンの名称およびその説明は、Ｇ．ハイヤックによる米国特許番号第４，７８０，８１４号に見出される。コントローラのマイクロプロセッサ部分は１時レジスタ１７を介してアキュムレータ１５によりデータ等が供給されるＡＬＵ１３、すなわち、算述論理ユニットで構成される。第２の１時レジスタ１９はまた、ＡＬＵ１３に供給する。発振器２１は、図２を参照して後述される、タイミング信号を発生するタイミングおよび制御回路２３に対してパルスを発生する。データバス２０は、ランダムアクセスメモリ２５、メモリアドレスレジスタ２７、スタックポインタ２９、および命令レジスタ３１を含む、回路の構成部分の多くを結合する。マイクロコントローラの機能性は、それぞれポートラッチ３７および３９を通してバス２０と直接通信する、ポート３３および３５を含む、複数のポートにより向上する。同様に、ポート４３および４５は、それぞれポートラッチ４７および４９を通して、データバス２０と通信する。ポートのうちの１つ、ポート３５は、割込およびタイマ回路５０に接続され、ポート３５の１対のラインはまた、遠隔のロケーションからのデータを扱うための送信および受信ラインとして機能する。残りのポートは、データを受取って、接続された外部ホストシステムのようなローカル外部メモリに書込むように構成される。上記の回路すべては、一般に十分に理解されている、というのも、この回路は８０５１型のマイクロコントローラに共通のものであり、先行の米国特許番号第４，７８０，８１４号に述べられているからである。この発明においては、信頼性は第１に、ポート４３、４５、および３３を通した並列データ転送に置かれている。この発明は、様々なレジスタおよびランダムアクセスメモリ２５を通してＡＬＵ１３に供給されるマイクロ命令を記憶するための、フラッシュメモリ構成の、プログラマブル消去可能読出専用メモリ６１（ＰＥＲＯＭ）を採用する。ＥＰＲＯＭアレイと異なり、ＰＥＲＯＭメモリのトランジスタは、ブロック単位で配置された、電気的にプログラム可能および消去可能な読出専用メモリトランジスタである。フラッシュメモリブロックの最小サイズは６４バイトといった１ページであり、最大サイズはアレイ全体である。この配置の利点は、ブロックは一度に消去されるため、非常に高速でのメモリの消去が可能になることである。マイクロコントローラのＥＰＲＯＭトランジスタのプログラム記憶としての使用により立証されるように、不揮発性記憶はマイクロコントローラにおいて重要であることが認識されてきた。しかし、これらは第１世代の不揮発性メモリ装置であり、ＰＥＲＯＭ技術により改良されている。この発明は、高速で消去し、マイクロ命令を不揮発性ＰＥＲＯＭメモリ６１に書込むために、マルチポートコントローラの複数のポートを利用する。消去信号が、ポート３ＲＳＴを通して与えられる。高速消去の後、制御信号により、ＰＥＲＯＭメモリ６１への、マイクロプログラム命令の再書込が可能になる。アドレスバス６３は、ＰＥＲＯＭメモリを、ポート４３および４５、ならびにプログラムアドレスレジスタ６５に接続する。プログラムカウンタ６７およびインクリメンタ６９は、ローカルバス７１により、プログラムレジスタ６５に結合される。バス６３からＰＥＲＯＭ回路６１への通信は、単方向であり、ＰＥＲＯＭ６１からデータバス２０への出力はまた単方向であるため、ＰＥＲＯＭ回路６１は、データバス２０からの直接入力通信からは分離されているが、バッファ７３を通して間接通信は可能であることに注目されたい。バッファ７３はまた経路を与え、そのため、ポート３３および３５は、プログラムアドレスレジスタ６５を介して、アドレスバス６３への通信ができる。図２では、第１の波形は、所望のメモリロケーションはポート３３と４５とを通してアドレスラインでアクセスされることを示す。第２の波形は、アドレスがポート４３を用いてセットされた後、適切なデータがデータラインに書込まれることを示す。第３の波形は、アドレスがラッチ４７を用いてラッチされることを示す。アドレスラッチイネーブル信号、ＡＬＥがハイのとき、反転プログラミング信ログラミングはアドレスラッチがイネーブルされていないときに発生できることに注目されたい。プログラミング電圧は常に、チャージポンプを用いてＶ_ccを昇圧しＶ_Mを得ることにより、チップ上に発生する。第４の波形は、プログラミング電圧が適切なレベルで発生し、第３の波形の反転プログラミング信号がローのとき、メモリセルへのデータの書込が可能になることを示す。データは、第１および第２の波形で示されるプログラミングサイクルに従う間隔で、アドレスおよびデータラインを介して、休みなく読出すことによりベリファイされる。このことは、外部ホストと通信するときには、ポート３３および４５、ならびにポート４３の双方向性の性質を利用する。以下はプログラミングアルゴリズムの概要である。第１のステップは、所望のメモリバイトロケーションを、適切なポートに関連するアドレスライン上に入力することである。次のステップは、適切なポートに関連するライン上に命令またはデータを入力し、次に制御信号の正しい組合せを起動することである。アドレスラッチイネーブル、ＡＬＥは、パルス化されて１バイトをＰＥＲＯＭにプログラムする。上記の手順が繰り返され、ファイルの終りに到達するまでアドレスおよびデータを変更する。各サイクルの間、プログラムされたデータは、アドレスおよびデータラインを介して休みなく読出され、プログラミングデータが正しいことを確認する。ＰＥＲＯＭ全体を消去する、すなわち、すべて１で書込むために、制御信号およびＡＬＥの適切な組合せが用いられる。特定的には、ＡＬＥはローに保たれ、同時に、ピンのある組合せが用いられてＰＥＲＯＭの消去のためのプログラミングモードを規定する。８０５１のピンの構成では、チップの識別または「サイン」の確立のために用いられたものと同じピンが用いられ、読出データモード、書込データモード、およびチップ消去モードを規定する。確認読出しが、書込動作後に実施される。消去動作は、メモリアレイの再プログラムが可能になる前に実行されねばならない。プログラミングメカニズムとして熱い電子注入を用いる、その他のフラッシュセルと異なり、発明者らは、トンネリングがプログラミング手段として好ましいことを発見した。この発明の譲渡人に譲渡された、Ｊ．ファン（Huang）等による米国特許第４，８３３，０９６号に示されるように、一重または二重の金属膜層形成プロセスを用いることにより、コンパクト性が増す。記憶セルの各々は、図３に示されるように１対のトランジスタを含む。記憶トランジスタ１０１は、ソース１０３、ゲート１０５、ドレイン１０７、およびフローティングゲート１０９を含む。ドレイン電極１０７とフローティングゲート１０５に隣接する制御電極との間に、適切な高電圧を印加することにより、フローティングゲートは荷電される。電圧を逆方向にすることにより、フローティングゲートは消去される。特別な高電圧の電源を設けるよりも、チャージポンプが用いられて共通の電圧源Ｖ_ccを、プログラミング電圧レベルＶ_Mまで増大させる。共通の電源は３ボルトでしかないので、チップ動作全体は、この低電圧源で動作できる。チャージポンプについては以下に述べる。この発明のチャージポンプは、後述のように、ＰＥＲＯＭの消去およびプログラミングに１７Ｖを超える電圧を必要とするこの発明において、低電圧の電源を用いることを可能にする。外部の高電圧源を不要にすることにより、この発明は、ポータブルコンピュータの小さなバッテリで動作できる。このことはこの状況において理想的である、というのも多数のポートの存在により、ＰＥＲＯＭプログラムメモリへの命令のダウンローディングが可能になるからである。ドレイン１０７は伸張され、選択トランジスタ１１１のためのソースとして働く。このトランジスタは、ドレイン１１７および行選択ラインに接続された制御ゲート１１５を有する。ドレイン１１７は、列選択ラインおよびセンスアンプに接続される。この発明は４０９６バイトの記憶セルを提供し、各バイトは８ビットからなる。したがって、セルは、４０９６×８セルからなるアレイに分割できる。図４は、包括的には上記の米国特許番号第４，８３３，０５６号に述べられる、ＰＥＲＯＭトランジスタセルの構造を示す。図３のメモリトランジスタ１０１が、Ｐ型基板内で間隔をあけられたソース２０３とドレイン２０７とともに示される。フローティングゲート２０９は、「ポリ１」と称される、ソースとドレインとの重畳する部分に位置する電荷蓄積素子である、ポリシリコン層である。フローティングゲート２０９の一部分が沈下し、フローティングゲートが、トンネル酸化膜として知られる非常に薄い酸化物の層によりドレインから間隔をあけられたトンネリング領域２１１で、ドレイン２０７に近づく。制御ゲート２０５は、もう１つのポリシリコン層であり、「ポリ２」と称され、適切な電圧をドレイン２０７と電極２０５との間に印加して電荷蓄積および消去動作を制御し、トンネリング作用を開始する。記憶トランジスタは、酸化膜層２２０により、図４の選択トランジスタ１１１に対応するもう１つのトランジスタから分離されている。メモリトランジスタのドレイン２０７は、選択トランジスタのソースとして働き、ドレイン電極２１７は、基板内に位置する。ポリ２素子であるゲート電極２１５は、ソースとドレインとの間に間隔をおいて配置されている。第１の金属層のチューブ２３０は、ドレイン２１７に接する。金属層２３０は、図４のドレイン１１７のように、センスアンプおよびビットラインに接続されている。図４は、ソース領域２３３と、間隔をあけられたドレイン領域２３５とともに、Ｎウェル２３１内に製造される、第３のトランジスタを示す。ゲート２３７は、ソースとドレインとの間で間隔をあけられている。このトランジスタは、ガラス層２４３および厚い酸化膜層２４５により金属膜層領域２３０ａおよび２３０ｂから絶縁されたフィールド酸化物領域２３９により、先の１対から分離されている。第２の金属膜層２４７は、Ｎウェルトランジスタを別々に制御するために、金属膜層２３０ａと接触する。このトランジスタは行ドライバトランジスタであり、そのため第１の金属膜層２３０と第２の金属膜層２４７との間に間隔を有することが重要である。この間隔は、厚い酸化膜層である金属間誘電層２５０により与えられる。最後に、パッシベーション層２５２が第２の金属膜層の上表部の上に与えられ、回路を保護する。図４の電気的プログラマブル消去可能読出専用メモリトランジスタ１０１の、中央記憶領域の上面図が、図５に示される。点線はサブ表面であり、実線は表面より上にある。ドレイン領域２０７には、薄膜酸化物の小さな長方形部分２１１があり、長方形部分２０９、すなわちポリ１層であ表わされるフローティングゲートの間のトンネリングウィンドウを形成する。ポリ１層の上には、破線で表わされるポリ２層２０５がある。ポリ２層はまた、第２のまたはセンストランジスタのゲート２１５を形成する。金属膜層２３０は、両方のトランジスタを覆う。図３から４に示されるトランジスタの対は繰り返され、ランダムアクセスメモリセルの各々に対し、少なくとも３２のＰＥＲＯＭメモリセルが存在するものとなる。この比率により、フィールド内で修正が行なわれるであろう適切なプログラムメモリが可能になる。図６を参照すれば、図１のＰＥＲＯＭメモリユニット６１に対するアーキテクチャのプランが示され、対称形の左および右のメモリユニット１３１および１３３を含む。メモリユニットの各半分は、６４行２５６列を含み、４ｋバイトメモリユニット全体は、６４行５１２列を含む。メモリは、Ｙデコード回路に導かれたライン１３５に、６つのアドレスビットによりアドレス指定される。６つのアドレスビットはまた、左および右部分のメモリユニットにサービスするＸデコード回路１３９に対し、ライン１３８で受取られる。両方のメモリユニットは、記憶トランジスタに記憶されたデータを読出すための個々のセンスアンプ１４０に接続された列ラインを有する。左および右部分のメモリユニット１３１および１３３は対称形であり、そのため一方のメモリユニットの説明がもう一方を説明するものとなる。図７を参照して、ＰＥＲＯＭトランジスタ１５１の１行は、接続されてライン１５２に沿ってＶＲＦＩ信号を受取る制御ゲートを有する。説明のため、図７には６４行のうち、この行のまわりに点線により示された、ｉ番目の行のみが示される。共通のソースライン１５３は、図１０に従って供給される電圧を有する。トランジスタ１５４は、ゲート１５５上のＹアドレス信号によりストローブされたとき、図１０に示される異なる電圧を供給するために用いられる。行１５１の記憶トランジスタの各々は、トランジスタ１５６の行のワードライン選択トランジスタに接続される。行１５１の各トランジスタのドレインは、図４に示される構造と同様に、行１５６における各トランジスタのソースに接続される。ワードライントランジスタ１５６は、記憶トランジスタを分離するように働き、各々は、８個のセンスアンプライン１５７の１つから、行１５８および１５９内の多重化トランジスタを通して、および行１６１および１６２のＹ選択トランジスタを通して、アクセスできる。行１６１および１６２のＹ選択ラインは、アレイを左と右に半分ずつ分割する。多重化ライン１５８および１５９により、１つのセンスアンプが、アレイの各半分内の記憶トランジスタの１対にサービスすることができる。ｉ番目の記憶行１５１および行選択ライン１５６は、図８に示されるｉ番目のパストランジスタアレイに接続されている。図８を参照して、パストランジスタ１６３は、基準電圧、ライン１６４に沿うＶｒｅｆに接続されたソース、およびライン１６５に沿い基準電圧ＶＲＦＩを出力するドレインを有する。トランジスタ１６６のゲートは、ｉ番目の行に対するワードライン選択信号ＷＬＩに接続される。同じ信号が、放電トランジスタ１６９のゲートを制御する、インバータの対１６７および１６８に与えられる。図８に示される型の回路は、各ワードラインに対して与えられる。各列ライン１５７は、図９に示される型のセンスアンプに接続される。列ラインへの接続は入力点１７１で行なわれ、図７の行１５１における、可変しきい値トランジスタ、つまり電気的プログラマブル消去可能読出専用メモリトランジスタを読出そうとする。このようなトランジスタにおいては、導通しきい値はハイとローの状態の間で変化する。導通のためのしきい値は、ブロック１７２におけるダミーセルを参照して読出される。ダミーセルを含むトランジスタの導通は、平衡アーム１７３および１７４により評価される。評価論理回路１７５は、ダミーセルを参照してメモリトランジスタの導通状態を読出し、ピン１７６に論理出力を与える。導通状態信号はまた、回路アーム１７３および１７４の間の平衡を回復させるために、ライン１７７に送信される。高電圧レベルシフト回路１７８は、ブロック１７９を通し、チャージポンプから高電圧を、ピン１７１を通して列ラインへ印加できる。この回路はプログラミング電圧を、ＰＥＲＯＭトランジスタに印加する。図１０は、図７のＰＥＲＯＭセルに印加される電圧を示す。「ドレイン」と明示された列は、図７の多重行１５８による多重化を前提として各列ラインと通信する、図９のピン１７１である。図１０の「センスゲート」列は、図７および８のＶＲＦＩを指す。「制御ゲート」は、図７および８の信号ＷＬＩである。「ソース」と明示された列は、図７のライン１５３のことであり、トランジスタ１５４を通して接地に接続されるとき以外は浮動している。図１０の括弧内で示される電圧は、動作の低レベルモードのためのものであり、括弧外の値は通常レベルを表わす。１７および１５Ｖ．レベルは、図１１ａおよび１１ｂに示されるチャージポンプから誘導される。ここで、ダイオードとして構成された、０行のしきい値トランジスタ１８１の７段のアレイは、各々行１８３内のキャパシタに接続される。各キャパシタは、逆相ブロックライン１８２または１８４の１つに連結され、先のトランジスタキャパシタの対の電圧を上げる。ラインがクロックされるにつれ、トランジスタ−キャパシタの対を通る電位差が確立される。キャパシタの電荷は、第２のラインが先の位相と反対の位相でクロックされるにつれ、次のトランジスタ−キャパシタの対にシフトされるかまたはポンピングされる。各先行段のキャパシタにおける電荷は、次の段のキャパシタにシフトされる。反対の位相のクロッキングにより、低レベルＶ_ccから高電圧Ｖ_Mへと、電荷がシフトされ、またはポンピングされる。クランプおよび放電回路１８５は、回路の出力を高電圧値に定め、それを出力ピン１８６に送信し、ピン１８７でのコマンドにより、回路を放電させることができる。図１２を参照して、ホストシステム２０１はマイクロコントローラのための更新されたプログラムを含む。現在、交通信号、ロボット機械、通信および輸送設備といったフィールドアプリケーションにおいて、更新されたプログラムを設置することは、非常に時間がかかる。ＥＰＲＯＭ集積回路が変更されねばならないことが多い。しかし今や、更新されたプログラムがモデムを介してマイクロコントローラ２０３のポートの１つに送信される。マイクロコントローラは、図１に示されたアーキテクチャに従い、遠隔の場所からのデータを扱うための通信回路５０を接続するポート３５を通して、シリアル通信を受取ることができる。消去信号が送信され、メモリがクリアされ、新しい更新されたプログラムが送信および受信されるまで、更新されたプログラムは、不揮発性ＰＥＲＯＭまたはチップ２０３のフラッシュメモリに記憶される。集積回路チップ２０３は、ラップトップコンピュータまたは輸送システムといったポータブルマイクロコントローラ内で運ばれてもよい。そのようなアプリケーションにおいては、小さなバッテリからの動作が便宜的であることが多い。この発明は、そのようなアプリケーションに特に適する、というのも、電力変換回路により、通常はＶ_ccとして用いられる１つの低電圧電源が使用され、図１０に示される不揮発性メモリの書込およびクリア信号を与えることができるからである。１．５Ｖバッテリの対からなる１つの低電圧電源２０５は、チップ２０３に対して電力供給全体を与える。このような電源により、現代のアプリケーションにおいては必須の、コンパクトパッケージおよび軽重量を可能にする。

Claims

【特許請求の範囲】１．マイクロコントローラを備える再プログラム可能メモリシステムであって、フィールドマイクロコントローラによる実行のための更新されたプログラムを有するメモリ記憶を備える遠隔ホストコンピュータと、１つの低電圧電源を有するシングルチップマイクロコントローラとを含み、マイクロコントローラは前記遠隔ホストコンピュータと電気的に通信し、ＰＥＲＯＭおよびＲＡＭメモリセルを有し、ＰＥＲＯＭメモリセルは、低電圧電源を用いてＰＥＲＯＭセルをクリアしそこに書込むための電力変換手段を有する主プログラム記憶として接続される、再プログラム可能メモリシステム。２．前記電力変換手段は、低電圧入力および高電圧出力、ならびにコマンドを受けて高電圧を保つためのクランプ回路手段を有する多段チャージポンプを含む、請求項１に記載のメモリシステム。３．前記電力変換手段は、低電圧入力および高電圧出力、ならびにコマンドを受けて高電圧の放電を行なうための放電回路手段を有する多段チャージポンプを含む、請求項１に記載のメモリシステム。４．算述論理ユニット、およびプログラム命令を実行しデータについて演算するための算述論理ユニットに関連する複数のレジスタを有する型の集積回路マイクロコントローラにおけるプログラム記憶回路配置であって、ブロックに配置された電気的プログラム可能および消去可能読出専用メモリトランジスタのアレイを含み、それによりトランジスタのブロックは同時に消去されることができ、プログラム記憶回路配置はさらに、前記アレイに接続されたアドレスバスを含み、前記アドレスバスは、外部ソースからマイクロ命令を受取ることができるポートと双方向通信し、プログラム記憶回路配置はさらに、単方向に出力として前記アレイに接続され、データバスでマイクロコントローラ回路に接続されたデータバスを含み、それにより前記アレイはデータバスからのデータの直接受信からは分離されるが、データバスでマイクロコントローラ回路の外方へ通信し、プログラム記憶回路配置はさらに、前記データバスに接続されたランダムアクセスメモリアレイと、アドレスバスをデータバスから分離するがその間の通信を許可する双方向バッファと、プログラムアドレスおよびデータ情報の双方向の交換のための複数の双方向入出力ポート手段と、電気的プログラム可能および消去可能読出専用メモリトランジスタに適する電圧レベルに低電圧供給を変換するための、接続されたチャージポンプ手段を有する低電圧電源とを含む、プログラム記憶回路配置。５．電気的プログラム可能および消去可能読出専用メモリトランジスタのアレイは、１つの低電圧ソースで動作可能な選択トランジスタおよびビット記憶トランジスタを有する２つのトランジスタの記憶セルを含む、請求項４に記載の回路配置。６．ビット記憶トランジスタは、センスゲートと、薄いトンネル酸化膜の領域の上に配置されたフローティングゲートとを含む、請求項５に記載の回路配置。７．前記複数の双方向入出力ポート手段が、外部プログラムおよびデータメモリと通信するためのアドレスバスおよびデータバスに接続された、第１および第２の双方向入出力ポート手段と、第１および第２のポート手段のタスクを分担するためのデータバスに接続された第３の双方向入出力ポート手段とを含む、請求項４に記載の回路配置。８．算述論理ユニット、アキュムレータ、および算述論理ユニットと双方向入出力ポートアドレスバスとデータバスとに供給するレジスタを有するマイクロコントローラにおいて、プログラム記憶回路改良は、ブロックに配置された電気的プログラム可能および消去可能読出専用メモリトランジスタのアレイを含み、トランジスタのブロックは同時に消去でき、アレイはアドレスおよびデータバスを介してマイクロコントローラ回路に接続され、アドレスおよびデータバスを介してマイクロコントローラ回路に接続されたランダムアクセスメモリトランジスタのアレイと、電気的プログラム可能および消去可能読出専用メモリトランジスタをプログラムおよび消去する電圧レベルに低電圧供給を変換するための、接続されたチャージポンプを有する低電圧電源とを含む、プログラム記憶回路改良。９．電気的プログラム可能および消去可能メモリトランジスタのアレイは、フラッシュトランジスタアレイを含む、請求項８に記載のマイクロコントローラ。１０．電気的プログラム可能および消去可能メモリトランジスタのアレイは、単一の低電圧ソースで動作可能な、選択トランジスタおよびビット記憶トランジスタを有する２つのトランジスタの記憶セルを含む、請求項８に記載のマイクロコントローラ。１１．ビット記憶トランジスタは、センスゲート、および薄いトンネル酸化膜領域の上に配置されたフローティングゲートを含む、請求項８に記載のマイクロコントローラ。１２．選択的に前記センスゲートを放電するための手段をさらに含む、請求項１１に記載のマイクロコントローラ。