JPH11273367A

JPH11273367A - 半導体集積回路装置

Info

Publication number: JPH11273367A
Application number: JP7088598A
Authority: JP
Inventors: Kenichi Imamiya; 賢一今宮; Tomoharu Tanaka; 智晴田中; Hiroshi Nakamura; 寛中村; Toru Tanzawa; 徹丹沢; Takeshi Takeuchi; 健竹内
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-03-19
Filing date: 1998-03-19
Publication date: 1999-10-08

Abstract

(57)【要約】【課題】浮遊ゲートに電子を注入しない書き込み
（“０”書き込み）において、データが破壊される可能
性を小さくすること。【解決手段】第１、第２のNANDセルと、第１、第２の
NANDセルそれぞれの一端に共通に接続され、ワード線(C
G1〜CG8)に交差するビット線BLと、書き込みデータをラ
ッチするラッチ回路と、ラッチ回路とビット線BLとを接
続する転送ゲートとを具備する。“０”書き込み時、ビ
ット線BLの電圧を“０”書き込み時の電圧Vcc とした
後、転送ゲートをカットオフさせてビット線BLをフロー
ティングにする。この後、第１、第２のNANDセルの選
択、非選択に関わらずに、第１、第２のNANDセルのワー
ド線(CG1〜CG8)を電圧Vcc に上げ、容量結合によりビッ
ト線BLの電圧をより高い電圧Vcc+V0に上昇させる。容量
結合により上昇したビット線電圧Vcc+V0を“０”書き込
み時の電圧として、セルのチャネルに転送する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電気的にデータ
の書き換えが可能な不揮発性半導体記憶装置のデータの
書き込み方式に関する。

【０００２】

【従来の技術】図３０は、ＮＡＮＤ型ＥＥＰＲＯＭが有
するメモリセルアレイおよびその近傍の回路図である。

【０００３】図３０に示すように、メモリセルアレイ
は、それぞれ選択ゲートＳＧ１を有する複数のブロック
（同図中には、ブロック１〜ブロック６が示されてい
る）に分割されている。データ書き込み時には、選択ゲ
ートＳＧ１の１つが電源電圧Ｖｃｃとされて、複数のブ
ロックのうちの１つが選択される（以下、選択ブロック
という）。残りのブロックは非選択である（以下、非選
択ブロックという）。

【０００４】メモリセルＭへのデータの書き込みは、ラ
ッチ回路ＬＡＴ１〜ラッチ回路ＬＡＴｍそれぞれにラッ
チされた書き込みデータにしたがって、１つのワード線
（ワード線ＣＧ１〜ＣＧ８）に電気的に接続されるメモ
リセルの全てに対して、同時に行われる。例えば同図に
おいて、ブロック４が選択され、ワード線ＣＧ１が選ば
れたとすると、ワード線ＣＧ１に接続されるメモリセル
Ｍ11〜Ｍ1mそれぞれにデータが書き込まれる。

【０００５】ラッチされているデータが“０”のとき
は、ラッチ回路より電源電圧Ｖｃｃが出力され、この電
位は、転送ゲート（図３０に参照符号ａ１〜ａｍにより
示す）を通してビット線ＢＬに転送される。一方、ラッ
チされているデータが“１”のときには、ラッチ回路よ
り回路内接地電位Ｖｓｓ（０Ｖ）が出力され、転送ゲー
ト（ａ１〜ａｍ）を通してビット線ＢＬに転送される。

【０００６】このとき、非選択ブロックの選択ゲートＳ
Ｇ１、ＳＧ２は各々０Ｖとされ、選択ブロックの選択ゲ
ートＳＧ１、ＳＧ２は、それぞれ電源電圧Ｖｃｃ、０Ｖ
とされる。そして、全ての非選択ブロックのワード線Ｃ
Ｇ１〜ＣＧ８は０Ｖ、選択ブロックのワード線ＣＧ１〜
ＣＧ８は、書き込み選択された１本が書き込み電圧Ｖｐ
ｐ、残りの７本がそれぞれ中間の電位Ｖpassとされる。

【０００７】このようなバイアスを、図３１（Ａ）に示
すようなタイミングで印加する。

【０００８】図３１（Ａ）に示すように、データ“１”
（浮遊ゲートに電子を注入する）を書き込む場合は、ビ
ット線が０Ｖにバイアスされているため、選択ブロック
におけるセルのチャネル電位は０Ｖとなる。この結果、
選択ブロックにおいて、選択されたワード線とセルのチ
ャネルとの電位差は“Ｖｐｐ”となり、浮遊ゲートとチ
ャネルとの間には、電位差Ｖｐｐを、ワード線〜浮遊ゲ
ート間の容量と、浮遊ゲート〜チャネル間の容量とで容
量分割した値の電位差が生ずる。この電位差により、浮
遊ゲートとチャネルとの間には、トンネル酸化膜にＦＮ
トンネル電流が流れ得る電界が生じて、電子がチャネル
から浮遊ゲートにＦＮ注入される。

【０００９】これに対し、データ“０”（浮遊ゲートに
電子を注入しない）を書き込む場合は、ビット線が電源
電圧Ｖｃｃにバイアスされるので、選択ブロックにおけ
るセルのチャネルの電位は“Ｖｃｃ−Ｖthsg1 ”までバ
イアスされる。選択ゲートＳＧ１の電位はＶｃｃである
ため、セルのチャネルの電位が“Ｖｃｃ−Ｖthsg1 （Ｖ
thsg1 は選択ゲートトランジスタのしきい値電圧）”に
達するとオフする。このため、セルのチャネルの電位が
“Ｖｃｃ−Ｖthsg1 ”に達した後、フローティングにな
る。選択ブロックのワード線ＣＧ１〜ＣＧ８は、セルの
チャネルがフローティングとなった後も、中間の電位Ｖ
pass、さらに選択されたＣＧにあっては書き込み電圧Ｖ
ｐｐに向かって上昇し続ける。このため、セルのチャネ
ルはワード線ＣＧ１〜ＣＧ８とカップリングし、その電
位は“Ｖｃｃ−Ｖthsg1 ”よりも高い書き込み禁止電圧
Ｖinh まで上昇する。即ち、図３１（Ｂ）に示すよう
に、書き込み禁止電圧Ｖinh は“Ｖｃｃ−Ｖthsg1 ”
に、カップリングによる電位上昇分Ｖ１を加えた値とな
る。この結果、選択されたワード線とセルのチャネルと
の電位差は“Ｖｐｐ−Ｖinh ”となり、浮遊ゲートとチ
ャネルとの間に生ずる電界は、データ“１”を書き込む
ときに比べて小さくなり、浮遊ゲートには電子が注入さ
れない。

【００１０】

【発明が解決しようとする課題】しかしながら、データ
“０”、即ち、浮遊ゲートに電子を注入しない書き込み
を行うとき、小さいとはいえ、選択されたワード線と選
択ブロックのセルのチャネルとの間にバイアスがかか
る。

【００１１】このため、何度もデータ“０”の書き込み
を行った場合や、各メモリセルの書き込み特性のばらつ
きが大きかった場合には、上記小さいバイアスでも浮遊
ゲートに電子が注入され、データが破壊される可能性が
ある。

【００１２】この発明は、上記の事情に鑑み為されたも
ので、その目的は、浮遊ゲートに電子を注入しない書き
込みにおいて、データが破壊される可能性を小さくする
ことを可能にする構成を有した半導体集積回路装置を提
供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、この発明の一の態様では、少なくとも１つのメモリ
セルを含む第１、第２のメモリセル部と、これら第１、
第２のメモリセル部それぞれに接続された信号線と、こ
の信号線に交差するワード線とを具備し、前記信号線を
第１の電圧でフローティング状態とし、前記信号線をフ
ローティング状態とした後に、前記第１、第２のメモリ
セル部の選択、非選択に関わらずに、前記ワード線の電
圧を第２の電圧に変化させ、フローティング状態の前記
信号線を前記ワード線に容量結合させて、前記信号線の
電圧を前記第１の電圧とは異なった第３の電圧に変化さ
せることを特徴としている。

【００１４】また、それぞれ少なくとも１つの不揮発性
メモリセルを含む複数のメモリセル部と、これら複数の
メモリセル部に接続された信号線と、この信号線に交差
するワード線と、前記不揮発性メモリセルへの書き込み
データに応じた電圧を前記信号線を通じて選択されたメ
モリセル部に転送するとともに、前記信号線に第１の電
圧を転送した後にカットオフして前記信号線がフローテ
ィング状態となるように制御される転送手段とを具備
し、選択されたメモリセル部へのデータ書き込みの際に
非選択のメモリセル部における前記ワード線に正の電圧
が印加されることを特徴としている。

【００１５】また、少なくとも１つの不揮発性メモリセ
ルを含む第１、第２のメモリセル部と、ビット線と、こ
のビット線と前記第１のメモリセル部との間に設けられ
た第１の選択ゲートと、前記ビット線と前記第２のメモ
リセル部との間に設けられた第２の選択ゲートと、前記
ビット線に交差するワード線と、少なくとも書き込み／
非書き込みの２つの状態に対応した書き込みデータをラ
ッチするラッチ手段と、このラッチ手段と前記ビット線
との間に設けられた転送ゲートと、この転送ゲートを接
続状態として前記書き込みデータを前記ビット線に転送
し、前記ビット線の電圧が少なくとも非書き込み状態と
なったとき、前記転送ゲートを非接続状態として、少な
くとも前記非書き込み状態の電圧となった前記ビット線
を電気的にフローティングとする第１の制御手段と、前
記第１の選択ゲートを接続状態、前記第２の選択ゲート
を非接続状態とした後、前記第１、第２のメモリセル部
双方の前記ワード線の電圧をそれぞれ第１レベルに変化
させ、前記電気的にフローティングとされたビット線を
容量結合させてその非書き込み状態の電圧を上昇させ、
前記第１のメモリセル部のワード線を、前記第１レベル
から第２レベルに変化させる第２の制御手段とを具備す
ることを特徴としている。

【００１６】また、前記第１の制御手段は、前記転送ゲ
ートを接続状態として前記書き込みデータを前記ビット
線に転送した後、前記転送ゲートを非接続状態として前
記ビット線を電気的にフローティングとし、前記第１、
第２のブロック双方の前記ワード線の電圧をそれぞれ第
１レベルに変化させた後、前記ビット線が書き込み状態
のとき、前記転送ゲートを接続状態とすることを特徴と
している。

【００１７】また、この発明の他の態様では、少なくと
も１つのメモリセルを含むメモリセル部と、前記メモリ
セルに接続される信号線およびワード線と、前記信号線
に容量結合し、前記信号線およびワード線とは異なる導
電体とを具備し、前記信号線を第１の電圧でフローティ
ング状態とした後に、前記導電体の電圧を第２の電圧に
変化させ、フローティング状態の前記信号線を前記導電
体に容量結合させて、前記信号線の電圧を前記第１の電
圧とは異なった第３の電圧に変化させることを特徴とし
ている。

【００１８】また、前記信号線は複数あり、これら信号
線のうち前記第３の電圧に設定されるものが１本以上あ
り、前記１本以上の信号線が前記第３の電圧に設定され
た後、前記第３の電圧に設定された前記信号線を前記第
３の電圧に設定されていない前記信号線に接続して、前
記信号線の電圧を前記第３の電圧とは異なる第４の電圧
に設定することを特徴としている。

【００１９】また、前記導電体は、前記信号線と前記ワ
ード線との間、前記信号線の上方の少なくともいずれか
に形成されていることを特徴としている。

【００２０】また、前記信号線の電圧設定はデータの書
き込み動作中に行われることを特徴としている。

【００２１】また、前記信号線に設定される電圧は書き
込み非選択電位であることを特徴としている。

【００２２】また、前記書き込み非選択電位が前記信号
線に設定された後、前記信号線に書き込みデータに応じ
たレベルが再設定されることを特徴としている。

【００２３】また、前記書き込み非選択電位が前記信号
線に設定された後、前記信号線に書き込みデータに応じ
たレベルが再設定されるまでの間に、前記信号線と前記
メモリセルとが非接続状態になることを特徴としてい
る。

【００２４】また、前記信号線の電圧設定はデータの読
み出し動作中に行われることを特徴としている。

【００２５】また、前記第１の電圧および前記第２の電
圧は少なくともいずれか一つが電源電圧であり、前記第
３の電圧は前記電源電圧よりも高いことを特徴としてい
る。また、前記信号線はビット線であることを特徴とし
ている。

【００２６】即ち、この発明では、前記信号線（ビット
線）を前記ワード線、および前記信号線やワード線とは
異なる他の導電体のいずれかと容量カップリングさせ
て、信号線の電位をより高い電位とする。

【００２７】この構成を有することにより、浮遊ゲート
に電子を注入しない書き込みが行われるセルのチャネル
の電圧を、より高い値にでき、データが破壊される可能
性を小さくすることが可能になる。

【００２８】

【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。なお、この説明において、全図に
わたり共通の部分には共通の参照符号を付す。

【００２９】［第１の実施形態］図１はこの発明の第１
の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの構成を概略
的に示すブロック図である。

【００３０】図１に示すように、メモリセルアレイ１に
対して、データの書き込み、読み出し、再書き込みおよ
びベリファイ読み出しをそれぞれ行うために、ビット線
制御回路２が設けられている。このビット線制御回路２
は、データ入出力バッファ６につながり、アドレスバッ
ファ４からのアドレス信号を受けるカラムデコーダ３の
出力を入力として受ける。ビット線制御回路２は、主に
ＣＭＯＳ型のフリップフロップからなり、書き込みのた
めのデータ（書き込みデータ）のラッチや、ビット線の
電位を読むためのセンス動作、また、書き込み後のベリ
ファイ読み出しのためのセンス動作、さらに再書き込み
データのラッチを行う。ローデコーダ５は、アドレスバ
ッファ４から供給されるアドレス信号に従って、メモリ
セルアレイ１のワード線および選択ゲートを制御する。
基板電位制御回路７は、メモリセルアレイ１が形成され
るｐ^-型シリコン基板（またはｐ^-型ウェル）の電位を
制御する。

【００３１】図２（Ａ）はＮＡＮＤセル１単位分を示す
平面図、図２（Ｂ）はその等価回路図である。また、図
３（Ａ）は図２（Ａ）中の３Ａ−３Ａ線に沿った断面図
であり、図３（Ｂ）は図２（Ａ）中の３Ｂ−３Ｂ線に沿
った断面図である。

【００３２】ｐ^-型シリコン基板（またはｐ^-型ウェ
ル）１１には、素子分離用酸化膜１２によって囲まれた
メモリセルアレイが形成される。メモリセルアレイに
は、ＮＡＮＤセルが複数、集積される。１単位分のＮＡ
ＮＤセルに着目して説明すると、この実施形態では、８
個のメモリセルＭ１〜Ｍ８とその両端の選択ゲートトラ
ンジスタＳ１、Ｓ２が直列接続されて１単位のＮＡＮＤ
セルを構成している。セルはそれぞれ、基板１１上にゲ
ート絶縁膜１３を介して形成された浮遊ゲート１４（１
４-1〜１４-8）、および浮遊ゲート１４上に第２のゲー
ト絶縁膜１５を介して形成された制御ゲート１６（１６
-1〜１６-8）からなる積層ゲート構造を有している。ま
た、これらセルのソース／ドレインであるｎ⁺型拡散層
１９は隣接するものどうし共有され、これにより、セル
は互いに直列に接続される。

【００３３】ＮＡＮＤセルのドレイン側には第１の選択
ゲートトランジスタＳ１、ソース側には第２の選択ゲー
トトランジスタＳ２が接続されている。選択ゲートトラ
ンジスタＳ１は、セルの浮遊ゲート１４-1〜１４-8、制
御ゲート１６-1〜１６-8と同時に形成された積層ゲート
構造体１４-9、１６-9を有し、選択ゲートトランジスタ
Ｓ２もまた同様な積層ゲート構造体１４-10 、１６-10
を有している。選択ゲートトランジスタＳ１のゲート構
造体１４-9、１６-9どうし、および選択ゲートトランジ
スタＳ１のゲート構造体１４-10 、１６-10 どうしはそ
れぞれ、図示せぬ箇所で例えば短絡されている。素子形
成された基板１１はＣＶＤ酸化膜１７により覆われ、ビ
ット線（ＢＬ）１８は、ＣＶＤ酸化膜１７の上に形成さ
れている。セルＭ１〜Ｍ８の制御ゲート１６-1〜１６-8
はそれぞれ、ロー方向に連続的に形成されて、例えば同
じローで共通とされるワード線ＣＧ１〜ＣＧ８となる。
また、選択ゲートトランジスタＳ１の積層ゲート構造体
１４-9、１６-9および選択ゲートトランジスタＳ２の積
層ゲート構造体１４-10 、１６-10 もまた、ロー方向に
連続的に形成されて、例えば同じローで共通とされる選
択ゲート（選択ゲート線）ＳＧ１、ＳＧ２として機能さ
れる。

【００３４】図４は、第１の実施形態に係るＮＡＮＤ型
ＥＥＰＲＯＭが有するメモリセルアレイ１とその近傍を
示した回路図である。

【００３５】図４に示すように、メモリセルアレイ１に
隣接して、ビット線制御回路２が形成されている。ビッ
ト線制御回路２には、データラッチ回路ＬＡＴ１〜ＬＡ
Ｔｍが含まれている。ビット線ＢＬ１〜ＢＬｍはそれぞ
れ、転送ゲートａ１〜ａｍを介してラッチ回路ＬＡＴ１
〜ＬＡＴｍに接続される。

【００３６】ビット線ＢＬ１〜ＢＬｍはそれぞれ、ＮＡ
ＮＤセルの、選択ゲートトランジスタＳ１側の一端に接
続される。メモリセルのワード線ＣＧ１〜ＣＧ８、およ
び選択ゲートトランジスタＳ１、Ｓ２のゲートである選
択ゲートＳＧ１、ＳＧ２はそれぞれ、ビット線ＢＬ１〜
ＢＬｍに交差するロー方向に連続的に配設される。通
常、ワード線につながるセルの集合は“ページ”と呼ば
れる。また、１組の選択ゲートＳＧ１、ＳＧ２によって
挟まれた“ページ”の集合は“ＮＡＮＤブロック”ある
いは単に“ブロック”と呼ばれる。

【００３７】１ページは、例えば２５６バイト（２５６
×８）個のセルから構成され、１ページ分のメモリセル
は、ほぼ同時にデータの書き込みが行われる。

【００３８】１ブロックは、例えば２０４８バイト（２
０４８×８）個のセルから構成され、１ブロック分のメ
モリセルは、ほぼ同時にデータの消去が行われる。同図
では、ブロック１〜ブロック６が示されている。

【００３９】データ書き込み時には、選択ゲートＳＧ１
の１つが電源電圧Ｖｃｃとされて、これらブロック１〜
ブロック６のうちの１つが選択される（以下、選択ブロ
ックという）。残りのブロックは非選択である（以下、
非選択ブロックという）。データ書き込み時において、
非選択ブロックの選択ゲートＳＧ１、ＳＧ２は各々０Ｖ
とされ、選択ブロックの選択ゲートＳＧ１、ＳＧ２は、
それぞれ電源電圧Ｖｃｃ、０Ｖとされる。

【００４０】次に、第１の実施形態に係るＮＡＮＤ型Ｅ
ＥＰＲＯＭのデータの書き込み動作を説明する。

【００４１】図５（Ａ）は、この発明の第１の実施形態
に係るＮＡＮＤ型ＥＥＰＲＯＭの書き込み動作を示す動
作タイミング図、図５（Ｂ）は、図５（Ａ）中に示す選
択ブロックのワード線電圧およびメモリセルのチャネル
電圧の部分を拡大して示した図である。また、図６
（Ａ）、（Ｂ）〜図８（Ａ）、（Ｂ）それぞれに、非書
き込み状態のビット線と、このビット線に接続されるＮ
ＡＮＤセルの電圧状態を模式的に示す。

【００４２】図５（Ａ）に示すように、時刻ｔ１に、転
送ゲートａ１〜ａｍを制御する転送信号ａの電位を、電
源電圧Ｖｃｃより高いレベル、例えば“Ｖｃｃ＋Ｖtha
（Ｖtha は転送ゲートａ１〜ａｍのしきい値電圧）”に
まで上げ、ラッチ回路ＬＡＴ１〜ラッチＬＡＴｍにラッ
チされた書き込みデータを各々、ビット線ＢＬ１〜ＢＬ
ｍに転送する。また、選択ゲートＳＧ１の電位を、選択
ブロックにおいては電位Ｖsg1 とする。この電位Ｖsg1
は、電源電圧Ｖｃｃ＋Ｖthsg1 （Ｖthsg1 は選択ゲート
トランジスタＳ１のしきい値電圧）よりも高い電位であ
る。これにより、ビット線ＢＬ１〜ＢＬｍに現れた電圧
は各々、選択ブロック中のＮＡＮＤセルに伝達される。
また、非選択ブロックの選択ゲートＳＧ１の電位は０Ｖ
とする。図６（Ａ）に、書き込みデータが非書き込み
（電子を浮遊ゲートに注入しない書き込み）のときのビ
ット線ＢＬ、およびこのビット線ＢＬに接続されたＮＡ
ＮＤセルの電圧の状態を示す。

【００４３】次いで、時刻ｔ２に、転送信号ａの電位
を、転送ゲートａ１〜ａｍのうち、データ“０”に対応
したビット線、即ちビット線電圧が電源電圧Ｖｃｃであ
るビット線に接続されたものがオフするところまで下げ
る。この時の転送信号ａの電位は、例えば０Ｖまで下げ
ても良いが、必ずしも０Ｖまで下げる必要はなく、ビッ
ト線電圧が電源電圧Ｖｃｃであるビット線に接続された
転送ゲートがオフする電位まで下げれば良い。例えば電
源電圧Ｖｃｃである。これにより、データ“０”に対応
したビット線は“フローティング”となる。この状態を
図６（Ｂ）に示す。

【００４４】次いで、時刻ｔ３に、選択ブロック、非選
択ブロックに関わらず、ビット線ＢＬ１〜ＢＬｍに交差
するワード線ＣＧ１〜ＣＧ８を、０Ｖから電源電圧Ｖｃ
ｃまで上げる。これにより、ビット線はワード線ＣＧ１
〜ＣＧ８とカップリングし、データ“０”に対応したビ
ット線の電位は、電源電圧Ｖｃｃよりも高いレベルに昇
圧される。ここでは、昇圧されたビット線電位を“Ｖｃ
ｃ＋Ｖ０（Ｖ０は、ビット線とワード線とのカップリン
グによる上昇分）”と示す。この段階で、選択ブロック
中の非書き込みセル（データ“０”が書き込まれるセ
ル）のチャネル電位Ｖchannel は、少なくとも“Ｖｃｃ
−Ｖthcell（Ｖthcellはメモリセルの正のしきい値電
圧）”を越えるまで上昇する。この状態を図７（Ａ）に
示す。

【００４５】次いで、時刻ｔ４に、非選択ブロックのワ
ード線ＣＧ１〜ＣＧ８は電源電圧Ｖｃｃのままとし、選
択ブロックのワード線ＣＧ１〜ＣＧ８を“Ｖｃｃ”から
中間の電位Ｖpassに向けて、さらに上昇させる。この
時、選択ブロックの選択ゲートＳＧ１の電位Ｖsg1 を、
上述の“Ｖｃｃ＋Ｖthsg1 ”よりも高くしておくと、非
書き込みセルのチャネルには、昇圧されたビット線から
さらに電荷が流れ込み、その電位は、さらに上昇する。
ここで、選択ゲートＳＧ１の電位Ｖsg1 が、“Ｖｃｃ＋
Ｖthsg1 ”よりも高く、“（Ｖｃｃ＋Ｖ０）＋Ｖthsg1
”よりも低い時には、非書き込みセルのチャネル電位
Ｖchannel は、“Ｖsg1 −Ｖthsg1 ”まで上昇する。チ
ャネル電位Ｖchannel が、“Ｖsg1 −Ｖthsg1 ”に達し
た時点で、選択ブロックの選択ゲートトランジスタＳ１
はカットオフする。これにより、非書き込みセルのチャ
ネルはフローティングになり、そのチャネルは、ワード
線ＣＧ１〜ＣＧ８とカップリングし、ワード線ＣＧ１〜
ＣＧ８がそれぞれ“Ｖpass”に上昇するにつれて、非書
き込みセルのチャネル電位Ｖchannel は“Ｖsg1 −Ｖth
sg1 ”から、さらに上昇する。この状態を図７（Ｂ）に
示す。

【００４６】また、時刻ｔ５に示すように、選択ブロッ
クのワード線ＣＧ１〜ＣＧ８のうち、選択されたワード
線ＣＧ（この実施形態ではＣＧ２）の電位はさらに“Ｖ
pass”から“Ｖｐｐ”に上昇する。このため、非書き込
みセルのチャネル電位Ｖchannel は、さらに上がる。こ
の状態を図８（Ａ）に示す。

【００４７】時刻ｔ６に示すように、最終的な非書き込
みセルのチャネル電位Ｖchannel （Ｖinh ）は、“Ｖsg
1 −Ｖthsg1 ＋Ｖ１（Ｖ１は、ワード線とチャネルとの
カップリングによる上昇分）”となり、書き込み選択さ
れたワード線ＣＧ２の電位が“Ｖｐｐ”まで上昇して
も、浮遊ゲートには、電子が注入されない。この状態を
図８（Ｂ）に示す。

【００４８】このような第１の実施形態に係るＮＡＮＤ
型ＥＥＰＲＯＭによれば、ラッチ回路ＬＡＴ１〜ＬＡＴ
ｍからビット線ＢＬ１〜ＢＬｍに書き込みデータを転送
した後、データ“０”（非書き込み）に対応したビット
線をフローティングとする。この後、ワード線ＣＧ１〜
ＣＧ８の電位を、選択ブロック、非選択ブロックに関わ
らずに“Ｖｓｓ”から“Ｖｃｃ”に上昇させることによ
って、データ“０”（非書き込み）に対応したビット線
は、選択ブロックおよび非選択ブロックそれぞれのワー
ド線ＣＧ１〜ＣＧ８にカップリングする。これにより、
ビット線の電位は、ラッチ回路から出力されるデータ
“０”に対応した電圧Ｖｃｃよりも高い電圧Ｖｃｃ＋Ｖ
０まで上昇させることができる。したがって、選択ブロ
ックの非書き込みセルのチャネルに伝達される電位は、
従来の方式の“Ｖｃｃ−Ｖthsg1 ”よりも、より高い電
位にできる。例えば選択ゲートＳＧ１の電位Ｖsg1 を
“Ｖsg1 ＝Ｖｃｃ＋Ｖthsg1 ”とすれば“Ｖｃｃ”、
“Ｖｃｃ＋Ｖthsg1 ＜Ｖsg1 ＜（Ｖｃｃ＋Ｖ０）＋Ｖth
sg1 ”とすれば“Ｖsg1 −Ｖthsg1 （Ｖｃｃ＜Ｖsg1 −
Ｖthsg1 ＜Ｖｃｃ＋Ｖ０）”にできる。

【００４９】このように、第１の実施形態によれば、デ
ータ“０”（非書き込み）を書き込むとき、非書き込み
セルのチャネルに伝達される電位を、ラッチ回路の出力
と同等もしくはそれ以上にできる。さらに非書き込みセ
ルのチャネル電位が、“Ｖsg1 −Ｖthsg1 ”に達する
と、選択ゲートトランジスタはカットオフするので、チ
ャネル電位は、ワード線とのカップリングにより、さら
に上昇させることができる。

【００５０】したがって、書き込み選択されたワード線
の電位（Ｖｐｐ）と、そのチャネルの電位との電位差
は、従来の方式よりも小さくなり、データ“０”の書き
込み時に、浮遊ゲートに電子が無用に注入されて、デー
タが破壊されるような事情を、従来の方式よりも、さら
に起こりにくくすることができる。

【００５１】［第２の実施形態］図９は、第２の実施形
態に係るＮＡＮＤ型ＥＥＰＲＯＭの動作タイミング図で
ある。

【００５２】図９に示すように、時刻ｔ２において、転
送信号ａの電位をＶｓｓとし、書き込みデータが、書き
込み／非書き込みに関わらずに、転送ゲートａ１〜ａｍ
をオフさせる。

【００５３】次いで、時刻ｔ３において、選択／非選択
ブロックに関わらずに、ワード線ＣＧ１〜ＣＧ８の電位
をＶｃｃとし、ビット線ＢＬ１〜ＢＬｍの電位をカップ
リングにより昇圧させる。

【００５４】次いで、ビット線ＢＬ１〜ＢＬｍの昇圧を
完了した後、時刻ｔ１０において、転送ゲートａ１〜ａ
ｍのうち、データ“１”に対応したビット線ＢＬ１〜Ｂ
Ｌｍに接続されたものがオンするところまで、転送信号
ａの電位を上げる。例えば転送信号ａの電位を電源電圧
Ｖｃｃとする。これにより、データ“１”に対応したビ
ット線の電位は０Ｖに放電される。即ち、ビット線の電
位の昇圧が完了した後、一旦下げられていた転送信号ａ
の電圧を、転送ゲートａ１〜ａｍのうち、データ“０”
に対応したビット線（電位Ｖｃｃ＋Ｖ０）に接続された
ものはオフ状態を保ち、データ“１”に対応したビット
線（電位Ｖ０）に接続されたものはオンするような電圧
に上げる。これにより、データ“１”に対応したビット
線の電位は０Ｖとなり、データ“０”に対応したビット
線の電位は、“Ｖｃｃ＋Ｖ０”を維持する。

【００５５】このような第２実施形態であると、フロー
ティング状態のビット線を、ワード線ＣＧ１〜ＣＧ８に
カップリングさせて昇圧する動作において、全てのビッ
ト線がフローティングの状態でワード線ＣＧ１〜ＣＧ８
の電位をＶｃｃに上げることができる。このため、第１
の実施形態に比べて、ワード線ＣＧ１〜ＣＧ８の電位を
Ｖｃｃに上げる動作を高速に行うことができる。

【００５６】［第３の実施形態］図１０は、第３の実施
形態に係るＮＡＮＤ型ＥＥＰＲＯＭの動作タイミング図
である。

【００５７】図１０に示すように、電位Ｖsg1 を、“Ｖ
sg1 ≧Ｖｃｃ＋Ｖ０＋Ｖthsg1 ”として、非書き込みセ
ルのチャネルに伝達される電位を、昇圧されたビット線
電位Ｖｃｃ＋Ｖ０と同じ電位となるようにしても良い。

【００５８】この場合には、図１０の時刻ｔ２０に示す
ように、昇圧されたビット線電位Ｖｃｃ＋Ｖ０が非書き
込みセルのチャネルに伝達された後、選択ゲートＳＧ１
の電位Ｖsg1 を、選択ゲートトランジスタＳ１がカット
オフする電位、例えば電位Ｖsg1 と非書き込みセルのチ
ャネル電位との電位差が、選択ゲートトランジスタのし
きい値電圧Ｖthsg1 か、それ以下となるまで下げれば良
い。

【００５９】このような第３の実施形態であると、昇圧
されたビット線電位Ｖｃｃ＋Ｖ０を、非書き込みセルの
チャネルに、選択ゲートＳＧ１で“しきい値電圧落ち”
せずに伝達できる。このため、非書き込みセルのチャネ
ルの電位を、さらに高くできる。しかも、その電位は、
カップリングによって、さらに高いレベルまで昇圧され
る。したがって、データ“０”を書き込むときに、浮遊
ゲートに電子が無用に注入される事情を、さらに抑制す
ることができる。

【００６０】また、上記第１乃至第３の実施形態は次の
ように変形することもできる。

【００６１】例えばメモリセルへのデータの書き込み
は、常にビット線から遠いほう、つまり選択ゲートＳＧ
２側から行うようにしても良い。

【００６２】なお、この場合には、選択ゲートＳＧ１に
は、第３の実施形態のように昇圧したビット線電位を転
送するのに十分に高い電圧を与え、昇圧されたビット線
電位をチャネルに転送した後に、選択ゲートＳＧ１の電
圧を下げるのが、特に好ましい。

【００６３】［第４の実施形態］図１１は第４の実施形
態に係るＮＡＮＤ型ＥＥＰＲＯＭの構成を概略的に示す
ブロック図である。

【００６４】図１１に示すように、メモリセルアレイ１
に対して、データの書き込み、読み出し、再書き込みお
よびベリファイ読み出しをそれぞれ行うために、ビット
線制御回路２が設けられている。このビット線制御回路
２は、データ入出力バッファ６につながり、アドレスバ
ッファ４からのアドレス信号を受けるカラムデコーダ３
の出力を入力として受ける。ビット線制御回路２は、主
にＣＭＯＳ型のフリップフロップからなり、書き込みの
ためのデータ（書き込みデータ）のラッチや、ビット線
の電位を読むためのセンス動作、また、書き込み後のベ
リファイ読み出しのためのセンス動作、さらに再書き込
みデータのラッチを行う。ローデコーダ５は、アドレス
バッファ４から供給されるアドレス信号に従って、メモ
リセルアレイ１のワード線および選択ゲートを制御す
る。基板電位制御回路７は、メモリセルアレイ１が形成
されるｐ^-型シリコン基板（またはｐ^-型ウェル）の電
位を制御する。

【００６５】セルプレート電位制御回路８は、この第４
の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭが有するセル
プレートの電位を制御する。

【００６６】図１２（Ａ）は第４の実施形態に係るＮＡ
ＮＤ型ＥＥＰＲＯＭが有するメモリセルの平面図、図１
２（Ｂ）は図１２（Ａ）中のＢ−Ｂ線に沿う断面図、図
１２（Ｃ）は図１２（Ｃ）中のＣ−Ｃ線に沿う断面図で
ある。

【００６７】図１２（Ａ）〜（Ｃ）に示すように、ｐ^-
型シリコン基板（またはｐ^-型ウェル）１１には、素子
分離用酸化膜１２によって囲まれたメモリセルアレイが
形成される。メモリセルアレイには、ＮＡＮＤセルが複
数、集積される。１単位分のＮＡＮＤセルに着目して説
明すると、この実施形態では、８個のメモリセルＭ１〜
Ｍ８とその両端の選択ゲートトランジスタＳ１、Ｓ２が
直列接続されて１単位のＮＡＮＤセルを構成している。
セルはそれぞれ、基板１１上にゲート絶縁膜１３を介し
て形成された浮遊ゲート１４（１４-1〜１４-8）、およ
び浮遊ゲート１４上に第２のゲート絶縁膜１５を介して
形成された制御ゲート１６（１６-1〜１６-8）からなる
積層ゲート構造を有している。また、これらセルのソー
ス／ドレインであるｎ⁺型拡散層１９は隣接するものど
うし共有され、これにより、セルは互いに直列に接続さ
れる。

【００６８】ＮＡＮＤセルのドレイン側には第１の選択
ゲートトランジスタＳ１、ソース側には第２の選択ゲー
トトランジスタＳ２が接続されている。選択ゲートトラ
ンジスタＳ１は、セルの浮遊ゲート１４-1〜１４-8、制
御ゲート１６-1〜１６-8と同時に形成された積層ゲート
構造体１４-9、１６-9を有し、選択ゲートトランジスタ
Ｓ２もまた同様な積層ゲート構造体１４-10 、１６-10
を有している。選択ゲートトランジスタＳ１のゲート構
造体１４-9、１６-9どうし、および選択ゲートトランジ
スタＳ１のゲート構造体１４-10 、１６-10 どうしはそ
れぞれ、図示せぬ箇所で例えば短絡されている。素子形
成された基板１１はＣＶＤ酸化膜１７により覆われ、ビ
ット線（ＢＬ）１８は、ＣＶＤ酸化膜１７の上に形成さ
れている。セルＭ１〜Ｍ８の制御ゲート１６-1〜１６-8
はそれぞれ、ロー方向に連続的に形成されて、例えば同
じローで共通とされるワード線ＣＧ１〜ＣＧ８となる。
また、選択ゲートトランジスタＳ１の積層ゲート構造体
１４-9、１６-9および選択ゲートトランジスタＳ２の積
層ゲート構造体１４-10 、１６-10 もまた、ロー方向に
連続的に形成されて、例えば同じローで共通とされる選
択ゲートＳＧ１、ＳＧ２として機能される。

【００６９】ビット線１８の上には、絶縁膜４０を介し
て、導電体からなるセルプレート４１が形成されてい
る。セルプレート４１は、メモリセルアレイ１中に形成
された複数のビット線１８を覆う。

【００７０】図１３は第４の実施形態に係るＮＡＮＤ型
ＥＥＰＲＯＭが有するメモリセルアレイおよびその近傍
の回路図である。

【００７１】図１３に示すように、メモリセルアレイ１
に隣接して、ビット線制御回路２が形成されている。ビ
ット線制御回路２には、データラッチ回路ＬＡＴ１〜Ｌ
ＡＴｍが含まれている。ビット線ＢＬ１〜ＢＬｍはそれ
ぞれ、転送ゲートａ１〜ａｍを介してラッチ回路ＬＡＴ
１〜ＬＡＴｍに接続される。

【００７２】ビット線ＢＬ１〜ＢＬｍはそれぞれ、ＮＡ
ＮＤセルの、選択ゲートトランジスタＳ１側の一端に接
続される。メモリセルのワード線ＣＧ１〜ＣＧ８、およ
び選択ゲートトランジスタＳ１、Ｓ２のゲートである選
択ゲートＳＧ１、ＳＧ２はそれぞれ、ビット線ＢＬ１〜
ＢＬｍに交差するロー方向に連続的に配設される。通
常、ワード線につながるセルの集合は“ページ”と呼ば
れる。また、１組の選択ゲートＳＧ１、ＳＧ２によって
挟まれた“ページ”の集合は“ＮＡＮＤブロック”ある
いは単に“ブロック”と呼ばれる。

【００７３】１ページは、例えば２５６バイト（２５６
×８）個のセルから構成され、１ページ分のメモリセル
は、ほぼ同時にデータの書き込みが行われる。

【００７４】１ブロックは、例えば２０４８バイト（２
０４８×８）個のセルから構成され、１ブロック分のメ
モリセルは、ほぼ同時にデータの消去が行われる。同図
では、ブロック１〜ブロック６が示されている。

【００７５】次に、第４の実施形態に係るＮＡＮＤ型Ｅ
ＥＰＲＯＭの書き込み動作を説明する。これ以降の動作
説明では、選択ブロック中の８本のワード線ＣＧ１〜Ｃ
Ｇ８のうち、ワード線ＣＧ３を選択する場合を例示する
が、他の７本のワード線のいずれかが選択される場合に
おいても、この発明は有効である。

【００７６】図１４は第４の実施形態に係るＮＡＮＤ型
ＥＥＰＲＯＭの書き込み動作を示す動作タイミング図で
ある。

【００７７】図１４に示すように、動作開始前は、図１
２（Ａ）〜（Ｃ）に示すセルプレート４１の電位は電圧
Ｖｓｓ（＝０Ｖ）にある。

【００７８】データ書き込み動作が始まると、まず、ソ
ース線ＳＬの電位を電圧Ｖｓｓから電圧Ｖｃｃに上昇さ
せる。

【００７９】ソース線ＳＬの電位が電圧Ｖｃｃになった
後、時刻ｔ１において、全てのビット線ＢＬ１〜ＢＬｍ
の電位が電圧Ｖｓｓから電圧Ｖｃｃとなり、さらに選択
ゲートＳＧ１の電位が電圧Ｖｓｓから電圧Ｖｍｓｈとな
る。電圧Ｖｍｓｈは、選択ゲートトランジスタＳ１が電
圧Ｖｃｃや、電圧Ｖｃｃよりも高い電圧Ｖｍｂを転送す
ることを可能にする電位であり、通常は電圧Ｖｃｃより
も高い。

【００８０】次いで、時刻ｔ２において、選択ブロック
中の８本のワード線ＣＧ１〜ＣＧ８の電位を電圧Ｖｓｓ
から電圧Ｖｍｃに上昇させる。この時には、セルのチャ
ネル電位は電圧Ｖｃｃとなる。

【００８１】次いで、時刻ｔ３において、例えばビット
線ＢＬ１〜ＢＬｍへの電圧Ｖｃｃの供給を止めて、ビッ
ト線ＢＬ１〜ＢＬｍをフローティング状態とする。この
ためには、例えば第１〜第３の実施形態と同様、転送ゲ
ートａ１〜ａｍのゲート電位を制御すれば良い。

【００８２】次いで、ビット線ＢＬ１〜ＢＬｍがフロー
ティング状態となった後、時刻ｔ４において、セルプレ
ート４１の電位を電圧Ｖｓｓから電圧Ｖｐｌｈに上昇さ
せる。これにより、ビット線ＢＬ１〜ＢＬｍはセルプレ
ート４１と容量カップリングし、ビット線ＢＬ１〜ＢＬ
ｍの電位は電圧Ｖｃｃから電圧Ｖｍｂに上昇する。さら
にこの時、セルのチャネル電位は電圧Ｖｃｃから電圧Ｖ
ｍｂに上昇する。なお、電圧Ｖｐｌｈは例えば電圧Ｖｓ
ｓより高く電圧Ｖｃｃ以下の範囲の電圧である。

【００８３】次いで、時刻ｔ５において、選択ゲートＳ
Ｇ１の電位を電圧ＶｍｓｈからＶｓｇｏｎまで下げる。
電圧Ｖｓｇｏｎは、選択ゲートトランジスタＳ１が電圧
Ｖｓｓを転送可能、かつ電圧Ｖｃｃや電圧Ｖｍｂは不可
能とする電位である。これにより、セルのチャネル電位
は電圧Ｖｍｂのままフローティング状態になる。

【００８４】次いで、時刻ｔ６において、メモリセルに
書き込むデータに応じてビット線ＢＬ１〜ＢＬｍの電位
を設定する。“１”データ書き込みに対応するビット線
の電位は電圧Ｖｓｓである。また、“０”データ書き込
みに対応するビット線はフローティング状態を保つ。こ
の時、“０”データ書き込みのビット線の電位は、これ
に隣接するビット線が“０”データ書き込みの場合には
不変であるが、隣接するビット線が“１”データ書き込
みの場合、容量カップリングにより電圧Ｖｍｂから電圧
Ｖｍｂ−ΔＶに若干低下する。よって、“０”データ書
き込みのビット線の電位は図１４に示す斜線の範囲をと
るが、“０”データが書き込まれるセルのチャネル電位
はフローティング状態にあるために電圧Ｖｍｂを保つ。
セルのチャネル電位は“１”データが書き込まれるもの
のみ、電圧Ｖｓｓに低下にする。次いで、時刻ｔ７にお
いて、選択ブロック内の選択されたワード線ＣＧ３の電
位を電圧Ｖｍｃから電圧Ｖｐｐに上昇させる。この時、
“０”データ書き込みのセルのチャネル部とワード線Ｃ
Ｇ３とが容量カップリングし、“０”データ書き込みの
セルのチャネル電位は電圧Ｖｍｂから電圧Ｖｃｈｈに上
昇する。この状態をしばらく保つことで、セルにはデー
タが書き込まれる。“０”データ書き込みの場合にはメ
モリセルのしきい値電圧は保たれたままであり、“１”
データ書き込みの場合にはメモリセルのしきい値電圧は
負から正に変わる。

【００８５】次いで、時刻ｔ８において、ワード線ＣＧ
１〜ＣＧ８を電圧Ｖｐｐや電圧Ｖｍｃから電圧Ｖｓｓに
下げる。

【００８６】次いで、時刻ｔ９において、セルプレート
４１の電位を電圧Ｖｐｌｈから電圧Ｖｓｓに下げる。こ
れにより、“０”データ書き込みのビット線の電位は電
圧Ｖｃｃ程度に下がる。

【００８７】次いで、時刻ｔ１０、ｔ１１以降に示すよ
うに、ビット線ＢＬ１〜ＢＬｍ、選択ゲートＳＧ１、ソ
ース線ＳＬを順次、電圧Ｖｓｓに下げることにより、デ
ータ書き込み動作が終了する。

【００８８】このような第４の実施形態では、“０”デ
ータ書き込みのビット線が時刻ｔ３〜時刻ｔ１０に示さ
れる期間、フローティング状態に保たれている。

【００８９】第４の実施形態の特徴は、全てのビット線
ＢＬ１〜ＢＬｍを始めに電圧Ｖｃｃに充電した後、フロ
ーティング状態とし、続いてセルプレート４１の電位を
電圧Ｖｓｓから電圧Ｖｐｌｈとし、フローティング状態
のビット線ＢＬ１〜ＢＬｍをセルプレート４１に容量カ
ップリングさせる。これにより、ビット線ＢＬ１〜ＢＬ
ｍおよびセルのチャネル電位をそれぞれ電圧Ｖｃｃより
も高い電圧に設定することである。

【００９０】このようなセルプレート４１とビット線Ｂ
Ｌ１〜ＢＬｍとの容量カップリングを利用する方式を用
いることにより、ビット線ＢＬ１〜ＢＬｍの電位を電圧
Ｖｃｃよりも高い電圧Ｖｍｂに、高速に設定することが
できる。

【００９１】従来は、例えば電圧Ｖｍｂに相当する電圧
Ｖｃｃよりも高い電圧をチップ内部に設けたビット線用
中間電圧を発生する昇圧回路にて発生させ、発生させた
高い電圧をビット線に充電する方式を用いている。しか
しながら、ビット線の容量が大きいため、この昇圧回路
の電流供給能力は極めて高くされなければならない。つ
まりパターン面積が大きく消費電流も大きい昇圧回路が
必要である。また、この昇圧回路のパターン面積を小さ
く抑えれば、昇圧回路の電流供給能力は低下し、ビット
線の充電に要する時間が長くなってしまう。このよう
に、従来の方式では、チップ面積が大きくなる、消費電
流が大きくなる、データの書き込み動作が長くなる、と
いう事情がある。

【００９２】これに対して、第４の実施形態によれば、
ビット線用中間電圧を発生する昇圧回路が不要である。
その上、ビット線やセルプレート４１に直接に充電する
電圧のレベルは電圧Ｖｃｃ程度で良い。電圧Ｖｃｃは電
源電圧であり、電源電圧の供給能力は極めて大きいため
動作の高速化が可能となる。したがって、パターン面積
の増加を招くことなく、低消費電流、かつデータの書き
込み速度が高いチップを実現することができる。

【００９３】［第５の実施形態］図１５は第５の実施形
態に係るＮＡＮＤ型ＥＥＰＲＯＭの書き込み動作を示す
動作タイミング図である。

【００９４】図１５に示すように、データ書き込み動作
が始まると、まず、ソース線ＳＬの電位を電圧Ｖｓｓ
（＝０Ｖ）から電圧Ｖｃｃに上昇させる。

【００９５】ソース線ＳＬの電位が電圧Ｖｃｃになった
後、時刻ｔ１において、全てのビット線ＢＬ１〜ＢＬｍ
の電位を電圧Ｖｓｓから電圧Ｖｃｃに上昇させる。

【００９６】次いで、時刻ｔ２において、例えばビット
線ＢＬ１〜ＢＬｍへの電圧Ｖｃｃの供給を止めて、ビッ
ト線ＢＬ１〜ＢＬｍをフローティング状態とする。

【００９７】次いで、ビット線ＢＬ１〜ＢＬｍがフロー
ティング状態となった後、時刻ｔ３において、セルプレ
ート４１の電位を電圧Ｖｓｓから電圧Ｖｐｌｈに上昇さ
せる。これにより、ビット線ＢＬ１〜ＢＬｍはセルプレ
ート４１と容量カップリングし、ビット線ＢＬ１〜ＢＬ
ｍの電位は電圧Ｖｃｃから電圧Ｖｍｂに上昇する。

【００９８】次いで、時刻ｔ４において、選択ゲートＳ
Ｇ１の電位を電圧Ｖｓｓから電圧Ｖｍｓｌに上昇させ
る。これにより、セルのチャネル電位は電圧Ｖｓｓから
電圧Ｖｍｓｌ−Ｖｔｈｓｇ１になる（電圧Ｖｔｈｓｇ１
は選択ゲートトランジスタＳ１のしきい値電圧であ
る）。ここで電圧Ｖｍｓｌは、選択ゲートトランジスタ
Ｓ１が電圧Ｖｃｃを転送可能、電圧Ｖｍｂを転送不可能
にする電位である。このため、セルのチャネル電位は電
圧Ｖｍｓｌ−Ｖｔｈｓｇ１まで充電されたフローティン
グ状態になる。

【００９９】次いで、時刻ｔ５、ｔ６それぞれにおい
て、選択ブロック中の非選択ワード線ＣＧ１、ＣＧ２、
ＣＧ４〜ＣＧ８の電位を電圧Ｖｓｓから電圧Ｖｍｃに、
選択ワード線ＣＧ３の電位を電圧Ｖｓｓから電圧Ｖｐｐ
に順次上昇させる。これにより、セルのチャネル部とワ
ード線ＣＧ１〜ＣＧ８とが容量カップリングし、セルの
チャネル電位は電圧Ｖｍｓｌ−Ｖｔｈｓｇ１から電圧Ｖ
ｃｈｈに上昇する。

【０１００】次いで、時刻ｔ７において、選択ゲートＳ
Ｇ１の電位を電圧ＶｍｓｌからＶｓｇｏｎまで下げる。

【０１０１】次いで、時刻ｔ８において、メモリセルに
書き込むデータに応じてビット線ＢＬ１〜ＢＬｍの電位
を設定する。つまり“１”データ書き込みに対応するビ
ット線の電位は電圧Ｖｓｓとし、“０”データ書き込み
に対応するビット線はフローティング状態を保つ。これ
により“０”データが書き込まれるセルのチャネル電位
はフローティング状態にあるために電圧Ｖｃｈｈを保
ち、“１”データが書き込まれるセルのチャネル電位は
電圧Ｖｓｓに低下する。この状態をしばらく保つこと
で、セルにはデータが書き込まれる。つまり“０”デー
タ書き込みの場合にはメモリセルのしきい値電圧は保た
れ、“１”データ書き込みの場合にはメモリセルのしき
い値電圧は負から正に変わる。

【０１０２】次いで、時刻ｔ９において、ワード線ＣＧ
１〜ＣＧ８を電圧Ｖｐｐや電圧Ｖｍｃから電圧Ｖｓｓに
下げる。この時、セルのチャネル部がワード線ＣＧ１〜
ＣＧ８と容量カップリングし、“０”データが書き込ま
れるセルのチャネル電位は電圧Ｖｃｈｈから少し下が
る。

【０１０３】次いで、時刻ｔ１０、ｔ１１以降に示すよ
うに、ビット線ＢＬ１〜ＢＬｍ、セルプレート４１、選
択ゲートＳＧ１、ソース線ＳＬを順次、電圧Ｖｓｓに下
げることにより、データ書き込み動作が終了する。

【０１０４】このような第５の実施形態では、“０”デ
ータ書き込みのビット線が時刻ｔ２〜時刻ｔ１０に示さ
れる期間、“０”データ書き込みのセルのチャネル部が
時刻ｔ４と時刻ｔ５との間の時刻から時刻ｔ１０に示さ
れる期間それぞれフローティング状態に保たれている。

【０１０５】第５の実施形態においても、第４の実施形
態と同様に、ビット線ＢＬ１〜ＢＬｍやセルのチャネル
部の電位を、ビット線ＢＬ１〜ＢＬｍをセルプレート４
１に容量カップリングさせる方式を利用して、電圧Ｖｃ
ｃよりも高い電圧Ｖｍｂや電圧Ｖｃｈｈに設定する。し
たがって、従来の方式に比べて、データの書き込みが高
速で低消費電流なチップを実現することができる。

【０１０６】第５の実施形態が第４の実施形態と特に異
なるところは、第４の実施形態では、セルのチャネル部
の電位を、セルプレート４１の電位を電圧Ｖｐｌｈに上
昇させた直後のビット線ＢＬ１〜ＢＬｍの電圧Ｖｍｂに
充電した後、１本のワード線（選択されたワード線）と
の容量カップリングを用いて設定する方式であるのに対
し、第５の実施形態では、セルのチャネル部の電位を、
電圧Ｖｍｓｌ−Ｖｔｈｓｇ１に充電した後、８本のワー
ド線ＣＧ１〜ＣＧ８との容量カップリングを用いて、よ
り高い電圧Ｖｃｈｈに設定する方式を用いていることで
ある。

【０１０７】次に、第４、第５の実施形態において、選
択ゲートＳＧ１の電圧を動作の途中で電圧Ｖｍｓｈ、あ
るいは電圧Ｖｍｓｌから電圧Ｖｓｇｏｎに低下させる理
由を説明する。

【０１０８】第４、第５の実施形態においてはそれぞ
れ、全てのビット線ＢＬ１〜ＢＬｍを電圧Ｖｃｃに充電
した後に、“１”データ書き込みのものを電圧Ｖｓｓに
低下させる方式を用いている。このため、ビット線の電
位が電圧Ｖｓｓに低下した時、“１”データ書き込みの
ビット線に隣接する“０”データ書き込みのビット線の
電位は、“１”データ書き込みのビット線との容量カッ
プリングによって少し低下する（図１４、図１５に斜線
により示す部分を参照）。しかし、“０”データ書き込
みのセルのチャネル部の電位は少しでも高い方、即ち電
圧Ｖｐｐに少しでも近い方が良い。これはセルの浮遊ゲ
ートとチャネル部との電位差が小さくなって、誤書き込
みマージン（“０”データ保持のマージン）を大きくで
きるためである。故にビット線の電位が最高レベル、即
ち電圧Ｖｍｂにある時に、ビット線とセルのチャネル部
とを接続した後、“０”データ書き込みのビット線とセ
ルのチャネル部とを非導通とする。このために、ビット
線とセルのチャネル部とを接続した後、選択ゲートＳＧ
１の電位を電圧Ｖｓｇｏｎまで低下させ、ビット線とセ
ルのチャネル部とを非導通とするのである。

【０１０９】［第６の実施形態］図１６は第６の実施形
態に係るＮＡＮＤ型ＥＥＰＲＯＭの書き込み動作を示す
動作タイミング図である。

【０１１０】第６の実施形態は、第４、第５の実施形態
のように全てのビット線ＢＬ１〜ＢＬｍを電圧Ｖｃｃに
一括して充電せず、書き込み動作開始直後からビット線
ＢＬ１〜ＢＬｍの電位を書き込みデータに応じた電位に
設定するようにしたものである。

【０１１１】即ち、図１６に示すように、時刻ｔ１にお
いて、ビット線ＢＬ１〜ＢＬｍのうち、“０”データ書
き込みビット線の電位を電圧Ｖｃｃとし、“１”データ
書き込みビット線の電位を電圧Ｖｓｓとする。また、時
刻ｔ１〜ｔ９の間、選択ゲートＳＧ１の電圧は“Ｖｍｓ
ｈ”で、選択ゲートトランジスタＳ１は常に導通状態に
あり、セルのチャネル電位とビット線の電位とが等電位
となっている。これらの事項を除いて、第６の実施形態
は、第４の実施形態と実質的に同様である。

【０１１２】この方式では、隣接するビット線の書き込
みデータによって、“０”データ書き込みビット線の最
高電圧値が異なる（図１６中、ＢＬ１〜ＢＬｍの時刻ｔ
４〜ｔ７間に示す斜線部を参照）。このため、セルのチ
ャネル部の最高電圧値も異なってくる（図１６中、チャ
ネル電位の時刻ｔ４〜ｔ７間に示す斜線部を参照）。し
かしその反面、選択ゲートＳＧ１は、電圧Ｖｓｓ→電圧
Ｖｍｓｈ→電圧Ｖｓｓというシンプルな動作タイミング
にできる利点を有する。

【０１１３】このような第６の実施形態によれば、書き
込み動作中にビット線ＢＬ１〜ＢＬｍの電位を書き込み
データに応じた電位にしたり、選択ゲートＳＧ１の電位
を電圧Ｖｍｓｈ、あるいは電圧Ｖｍｓｌから電圧Ｖｓｇ
ｏｎにしたりする必要がない。よって、ビット線ＢＬ１
〜ＢＬｍや選択ゲートＳＧ１の制御を簡単化することが
できる。

【０１１４】［第７の実施形態］図１７は第７の実施形
態に係るＮＡＮＤ型ＥＥＰＲＯＭの書き込み動作を示す
動作タイミング図である。

【０１１５】第７の実施形態は、第６の実施形態と同様
に、全てのビット線ＢＬ１〜ＢＬｍを電圧Ｖｃｃに一括
して充電せずに、書き込み動作開始直後からビット線Ｂ
Ｌ１〜ＢＬｍの電位を書き込みに応じた電位に設定する
ようにしたものである。

【０１１６】即ち、図１７に示すように、時刻ｔ１にお
いて、ビット線ＢＬ１〜ＢＬｍのうち、“０”データ書
き込みビット線の電位を電圧Ｖｃｃとし、“１”データ
書き込みビット線の電位を電圧Ｖｓｓとする。この事項
を除いて、第７の実施形態は、第５の実施形態と実質的
に同様である。

【０１１７】したがって、第７の実施形態は、第６の実
施形態と同様に、ビット線ＢＬ１〜ＢＬｍや選択ゲート
ＳＧ１の制御を簡単化することができる。

【０１１８】［第８の実施形態］第４〜第７の実施形態
には、ビット線とセルプレート４１とを容量カップリン
グさせてビット線の電位を電圧Ｖｃｃ以上とする発明
を、データ書き込み動作に適用した例を示したが、上記
の発明はデータ書き込み動作以外にも適用できる。例え
ばデータ読み出し動作に適用できる。

【０１１９】第８の実施形態はこの発明をデータ読み出
し動作に適用した例である。

【０１２０】図１８は第８の実施形態に係るＮＡＮＤ型
ＥＥＰＲＯＭの読み出し動作を示す動作タイミング図で
ある。

【０１２１】図１８に示すように、動作開始前は、図１
２（Ａ）〜（Ｃ）に示すセルプレート４１の電位は電圧
Ｖｓｓ（＝０Ｖ）にある。

【０１２２】データ読み出し動作が始まると、時刻ｔ１
において、全てのビット線ＢＬ１〜ＢＬｍを電圧Ｖｃｃ
に充電する。

【０１２３】次いで、時刻ｔ２において、例えば電圧Ｖ
ｃｃの供給を止め、全てのビット線ＢＬ１〜ＢＬｍをフ
ローティング状態とする。

【０１２４】次いで、時刻ｔ３において、セルプレート
４１の電位を電圧Ｖｓｓから電圧Ｖｐｌｈに上昇させ
る。これにより、ビット線ＢＬ１〜ＢＬｍはセルプレー
ト４１と容量カップリングし、ビット線ＢＬ１〜ＢＬｍ
の電位は電圧Ｖｃｃから電圧Ｖｍｂに上昇する。

【０１２５】次いで、時刻ｔ４において、選択ブロック
中の非選択ワード線ＣＧ１、ＣＧ２、ＣＧ４〜ＣＧ８の
電位、選択ゲートＳＧ１、ＳＧ２の電位をそれぞれ電圧
Ｖｓｓから電圧Ｖｃｃに上昇させる。また、選択ブロッ
ク中の選択ワード線ＣＧ３は電圧Ｖｓｓを保つ。この状
態をしばらく保つと、“０”データに対応するビット線
の電位は電圧Ｖｍｂから電圧Ｖｓｓに向けて下降してい
く。なお、“１”データに対応するビット線の電位は電
圧Ｖｍｂを保つ。

【０１２６】次いで、時刻ｔ５において、ワード線ＣＧ
１〜ＣＧ８の電位、選択ゲートＳＧ１、ＳＧ２の電位を
それぞれ電圧Ｖｓｓに下げる。この後、ビット線ＢＬ１
〜ＢＬｍそれぞれの電位レベルをビット線制御回路２の
センスアンプによりセンスし、センスされた後、データ
が読み出される。

【０１２７】次いで、時刻ｔ６において、ビット線ＢＬ
１〜ＢＬｍの電位、およびセルプレート４１の電位を電
圧Ｖｓｓに下げて、データ読み出し動作が終了する。

【０１２８】このような第８の実施形態では、“１”デ
ータ読み出しのビット線が時刻ｔ２〜時刻ｔ６に示され
る期間、フローティング状態に保たれている。

【０１２９】第８の実施形態の特徴は、ビット線ＢＬ１
〜ＢＬｍをセルプレート４１に容量カップリングさせ
る。これにより、ビット線ＢＬ１〜ＢＬｍを電圧Ｖｃｃ
よりも高い電圧Ｖｍｂに設定することである。

【０１３０】このようにこの発明は、“１”データ読み
出しのビット線の電位が電圧Ｖｃｃよりも高い電圧に設
定されるようなデータ読み出し動作にも適用することが
できる。

【０１３１】このような第８の実施形態によれば、電圧
Ｖｃｃよりも高い電圧を発生する昇圧回路が不要であ
る。その上、ビット線やセルプレート４１に直接に充電
する電圧のレベルは電圧Ｖｃｃ程度で良い。電圧Ｖｃｃ
は電源電圧であり、電源電圧の供給能力は極めて大きい
ため動作の高速化が可能となる。さらに電圧Ｖｃｃから
電圧Ｖｍｂに達するまでの時間（図１８中の“ｔｐｒ
ｅ”）は、容量カップリングが利用されるので、例えば
電圧Ｖｍｂに相当する電圧をビット線に直接供給する方
式に比べて格段に短くできる。したがって、第８の実施
形態によれば、パターン面積の増加を招くことなく、低
消費電流、かつデータの読み出し速度が高いチップを実
現することができる。

【０１３２】［第９の実施形態］図１９は第９の実施形
態に係るＮＡＮＤ型ＥＥＰＲＯＭの読み出し動作を示す
動作タイミング図である。

【０１３３】第９の実施形態は、第８の実施形態と同様
に、この発明をデータ読み出し動作に適用した例であ
る。第９の実施形態が第８の実施形態と特に異なるとこ
ろは、非選択ワード線や選択ゲートＳＧ１、ＳＧ１を電
圧Ｖｃｃとする前のビット線の電位、即ちプリチャージ
電位を偶数番目のビット線と奇数番目のビット線とをシ
ョートさせることで得るようにしたことである。

【０１３４】図１９に示すように、時刻ｔ１において、
偶数番目のビット線ＢＬ（２ｉ）の電位を電圧Ｖｓｓか
ら電圧Ｖｃｃとし、奇数番目のビット線ＢＬ（２ｉ＋
１）の電位を電圧Ｖｓｓのままとする。

【０１３５】次いで、時刻ｔ２において、例えば偶数番
目のビット線ＢＬ（２ｉ）に対する電圧Ｖｃｃの供給を
止め、ビット線ＢＬ（２ｉ）をフローティング状態とす
る。次いで、時刻ｔ３において、セルプレート４１の電
位を電圧Ｖｓｓから電圧Ｖｐｌｈに上昇させる。これに
より、偶数番目のビット線ＢＬ（２ｉ）はセルプレート
４１と容量カップリングし、偶数番目のビット線ＢＬ
（２ｉ）の電位は電圧Ｖｃｃから電圧Ｖｍｂに上昇す
る。

【０１３６】次いで、時刻ｔ４において、例えば奇数番
目のビット線ＢＬ（２ｉ＋１）に対する電圧Ｖｓｓの供
給を止め、奇数番目のビット線ＢＬ（２ｉ＋１）をフロ
ーティング状態とする。

【０１３７】次いで、時刻ｔ５において、偶数番目のビ
ット線ＢＬ（２ｉ）と奇数番目のビット線ＢＬ（２ｉ＋
１）とを互いにショートさせる。これにより、全てのビ
ット線ＢＬ（２ｉ）、ＢＬ（２ｉ＋１）の電位は電圧Ｖ
ｐｒｅとなる。

【０１３８】次いで、時刻ｔ６において、選択ブロック
中の非選択ワード線ＣＧ１、ＣＧ２、ＣＧ４〜ＣＧ８の
電位、選択ゲートＳＧ１、ＳＧ２の電位をそれぞれ電圧
Ｖｓｓから電圧Ｖｃｃに上昇させる。また、選択ブロッ
ク中の選択ワード線ＣＧ３は電圧Ｖｓｓを保つ。この状
態をしばらく保つと、“０”データに対応するビット線
の電位は電圧Ｖｐｒｅから電圧Ｖｓｓに向けて下降して
いく。なお、“１”データに対応するビット線の電位は
電圧Ｖｍｂを保つ。

【０１３９】次いで、時刻ｔ７において、ワード線ＣＧ
１〜ＣＧ８の電位、選択ゲートＳＧ１、ＳＧ２の電位を
それぞれ電圧Ｖｓｓに下げる。この後、ビット線ＢＬ１
〜ＢＬｍそれぞれの電位レベルをビット線制御回路２の
センスアンプによりセンスし、センスされた後、データ
が読み出される。

【０１４０】次いで、時刻ｔ８において、ビット線ＢＬ
１〜ＢＬｍの電位、およびセルプレート４１の電位を電
圧Ｖｓｓに下げて、データ読み出し動作が終了する。

【０１４１】このような第９の実施形態においても、第
８の実施形態と同様に、パターン面積の増加を招くこと
なく、低消費電流、かつデータの読み出し速度が高いチ
ップを実現できる、という効果を得ることができる。

【０１４２】以上、ビット線をセルプレート４１に容量
カップリングさせてビット線の電位を電圧Ｖｃｃよりも
高い電圧とする、という発明を、第４〜第９の実施形態
により説明した。

【０１４３】これら第４〜第９の実施形態では、セルプ
レート４１の電位を、電圧Ｖｓｓ→電圧Ｖｐｌｈ→電圧
Ｖｓｓに変化させている。ここで、電圧Ｖｐｌｈについ
ては、そのレベルを変化させることにより、図１４〜図
１８中に示す電圧Ｖｍｂや電圧Ｖｐｒｅのレベルを制御
することが可能である。

【０１４４】また、電圧Ｖｐｌｈは電圧Ｖｃｃ以下のレ
ベルとすると、電圧Ｖｐｌｈを発生し、供給する回路の
電流供給能力を高く設定できる。

【０１４５】また、データ書き込みに関する第４〜第７
の実施形態と、データ読み出しに関する第８、第９の実
施形態とを組み合わせれば、高速なデータ書き込み動作
と、高速な読み出し動作とを同時に実現することができ
る。

【０１４６】［第１０の実施形態］次に、セルプレート
４１の平面形状に関する例のいくつかを説明する。

【０１４７】図２０は第１０の実施形態に係るＮＡＮＤ
型ＥＥＰＲＯＭが有するセルプレートを示す平面図であ
る。なお、図２０にはメモリセルアレイを簡略化して示
す（ワード線ＣＧ１〜ＣＧ８、選択ゲートＳＧ１、ＳＧ
２、ソース線ＳＬ、ビット線ＢＬ１〜ＢＬ２１…のみを
図示する）。

【０１４８】図２０に示すように、第１０の実施形態に
係るセルプレート４１は、メモリセルアレイのほぼ全面
を覆うように形成されている。

【０１４９】このようにセルプレート４１はメモリセル
アレイのほぼ全面上に配置し、一つのメモリセルアレイ
について１枚だけ設けることが可能である。

【０１５０】［第１１の実施形態］図２１は第１１の実
施形態に係るＮＡＮＤ型ＥＥＰＲＯＭが有するセルプレ
ートを示す平面図である。

【０１５１】図２１に示すように、第１１の実施形態で
はセルプレート４１を複数に分割し、分割されたセルプ
レート４１Ａ−１〜４１Ａ−５…をメモリセルアレイ上
に配置する。この第１１の実施形態ではセルプレート４
１を、ビット線ＢＬと図示せぬＮＡＮＤセルとのコンタ
クトが形成される領域に沿ってスリットを形成するよう
にして複数に分割する。これにより、分割されたセルプ
レート４１Ａ−１〜４１Ａ−５…は各々、メモリセルア
レイ中に設定されるブロック（ブロックについては図１
３を参照）を２つずつ覆う。

【０１５２】このようにセルプレート４１は、複数のブ
ロックを各々覆うように分割されても良い。

【０１５３】［第１２の実施形態］第１２の実施形態は
第１１の実施形態と同様にセルプレート４１を複数に分
割する他の例である。

【０１５４】図２２は第１２の実施形態に係るＮＡＮＤ
型ＥＥＰＲＯＭが有するセルプレートを示す平面図であ
る。

【０１５５】図２２に示すように、第１２の実施形態で
はセルプレート４１を、ビット線ＢＬと図示せぬＮＡＮ
Ｄセルとのコンタクトが形成される領域と、ソース線Ｓ
Ｌが形成される領域とに沿ってそれぞれスリットを形成
するようにして複数に分割する。これにより、分割され
たセルプレート４１Ｂ−１〜４１Ｂ−８…は各々、メモ
リセルアレイ中に設定されるブロックを１つずつ覆う。

【０１５６】このようにセルプレート４１は、一つのブ
ロックを各々覆うように分割されても良い。

【０１５７】［第１３の実施形態］第１３の実施形態は
第１１、第１２の実施形態と同様にセルプレート４１を
複数に分割する、さらに他の例である。

【０１５８】図２３は第１３の実施形態に係るＮＡＮＤ
型ＥＥＰＲＯＭが有するセルプレートを示す平面図であ
る。

【０１５９】図２３に示すように、第１３の実施形態で
はセルプレート４１を、複数のビット線ＢＬ毎に一つの
スリットを順次形成するようにして複数に分割する。こ
れにより、分割されたセルプレート４１Ｃ−１〜４１Ｃ
−３…は各々、ビット線ＢＬを複数本ずつ区切ることに
より得た単位をそれぞれ覆う。この実施形態では、ビッ
ト線ＢＬを８本ずつ、１６本ずつ、…のようなバイト単
位で区切り、これを一つの単位としている。

【０１６０】このように、セルプレート４１は、ビット
線ＢＬを複数本ずつ区切ることにより得た単位を各々覆
うように分割されても良い。

【０１６１】第１０〜第１３の実施形態により説明した
ように、セルプレート４１は、図２０に示すように、一
つのメモリセルアレイに対して一つ設けられても、図２
１〜図２３に示すように、一つのメモリセルアレイに対
して複数設けられても良い。また、一つのメモリセルア
レイに対して複数のセルプレート４１を設けた場合に
は、複数のセルプレート４１をそれぞれ一体に動作させ
ても良いし、複数のセルプレート４１をそれぞれ独立に
動作させても良い。

【０１６２】複数のセルプレート４１をそれぞれ独立に
動作させる一例は、複数のセルプレート４１のうちの一
部を電圧Ｖｓｓ→電圧Ｖｐｌｈ→電圧Ｖｓｓに変化さ
せ、残りのセルプレート４１は電圧Ｖｓｓに固定するこ
とである。

【０１６３】このように複数のセルプレート４１のうち
の一部を電圧Ｖｓｓ→電圧Ｖｐｌｈ→電圧Ｖｓｓに変化
させる場合には、例えば電圧を変化させるセルプレート
４１の数を制御することで、図１４〜図１８中に示す電
圧Ｖｍｂや電圧Ｖｐｒｅのレベルを制御できる、という
効果を得ることができる。

【０１６４】［第１４の実施形態］次に、セルプレート
４１が形成される位置（層）に関する例のいくつかを説
明する。

【０１６５】例えば上述した第４の実施形態では、図１
２（Ａ）〜（Ｃ）に示したように、セルプレート４１を
ビット線ＢＬの上方に形成する。

【０１６６】図２４は第１４の実施形態に係るＮＡＮＤ
型ＥＥＰＲＯＭが有するセルプレートを示す断面図であ
る。

【０１６７】図２４に示すように、第１４の実施形態で
は、ワード線（ＣＧ１〜ＣＧ８）および選択ゲート（Ｓ
Ｇ１、ＳＧ２）１６−１〜１６−１０とビット線（Ｂ
Ｌ）１８との間に、セルプレート４１Ｌを形成する。

【０１６８】このようにセルプレート４１（４１Ｌ）
は、ワード線（ＣＧ１〜ＣＧ８）および選択ゲート（Ｓ
Ｇ１、ＳＧ２）１６−１〜１６−１０とビット線（Ｂ
Ｌ）１８との間に形成されても良い。

【０１６９】この場合には、図１２（Ａ）〜（Ｃ）に示
したビット線ＢＬの上方にセルプレート４１を形成する
例に比べて、セルプレート４１Ｌが例えばビット線１８
と拡散層１９とのコンタクト部にも対向するようになる
ので、セルプレート４１Ｌとビット線ＢＬとの間の容量
が増し、ビット線ＢＬの電位が上昇し易くなる、という
効果を得ることができる。

【０１７０】［第１５の実施形態］第１５の実施形態は
第１４の実施形態と同様にセルプレート４１が形成され
る位置（層）に関する。

【０１７１】図２５は第１５の実施形態に係るＮＡＮＤ
型ＥＥＰＲＯＭが有するセルプレートを示す断面図であ
る。

【０１７２】図２５に示すように、第１５の実施形態で
は、ワード線（ＣＧ１〜ＣＧ８）および選択ゲート（Ｓ
Ｇ１、ＳＧ２）１６−１〜１６−１０とビット線（Ｂ
Ｌ）１８との間に、セルプレート４１Ｌを形成する。

【０１７３】さらにビット線１８の上方にセルプレート
４１Ｕを形成する。

【０１７４】このようにビット線１８の上方に形成され
たセルプレート４１Ｕと、ビット線１８の下方に形成さ
れたセルプレート４１Ｌとをそれぞれ形成し、ビット線
１８をセルプレート４１Ｕとセルプレート４１Ｌとで互
いに挟むようにしても良い。この場合には、セルプレー
ト４１（４１Ｕ、４１Ｌ）とビット線ＢＬとの対向面積
がさらに増すので、ビット線ＢＬの電位をさらに上昇し
易くできる。

【０１７５】これらセルプレート４１が形成される位置
（層）に関する第１４、第１５の実施形態は、もちろん
ながらセルプレート４１の平面形状に関する第１０〜第
１３の実施形態と互いに組み合わせることができる。

【０１７６】なお、セルプレート４１の構造に関した第
１０〜第１５の実施形態では、セルプレート４１を、ビ
ット線を構成する導電層、および選択ゲートやワード線
を構成する導電層とはそれぞれ異なった導電層により構
成する例を説明した。

【０１７７】しかしながら、セルプレート４１をビット
線を構成する導電層により構成すること、および選択ゲ
ートやワード線を構成する導電層により構成することも
それぞれ可能である。

【０１７８】例えばセルプレート４１をビット線を構成
する導電層により構成する場合には、隣接するビット線
どうしで挟まれるようにセルプレート４１を形成すれば
良い。この時、セルプレート４１は、全てのビット線
間、一部のビット線間のいずれに形成されても良い。

【０１７９】また、セルプレート４１を選択ゲートやワ
ード線を構成する導電層により構成する場合には、選択
ゲートとワード線との間、ワード線とワード線との間に
セルプレート４１を形成すれば良い。この時、セルプレ
ート４１は、選択ゲートとワード線との間、ワード線と
ワード線との間の全てに形成されても、その一部に形成
されても良い。

【０１８０】また、第１〜第１５の実施形態では、ＮＡ
ＮＤセルの直列接続されるメモリセルの数は８個で説明
したが、直列接続されるメモリセルの数は２個、４個、
１６個、３２個、６４個など、任意の数に変更できる。

【０１８１】以上この発明をＮＡＮＤ型ＥＥＰＲＯＭを
例にとりながら説明したが、この発明はＮＡＮＤ型以外
にも図２６に示すＮＯＲ型ＥＥＰＲＯＭ、図２７に示す
ＤＩＮＯＲ型ＥＥＰＲＯＭ、図２８に示すＡＮＤ型ＥＥ
ＰＲＯＭ、図２９に示す選択ゲートを有したＮＯＲ型Ｅ
ＥＰＲＯＭ等の不揮発性半導体メモリにも適用できる。

【０１８２】図２７に示すＤＩＮＯＲ型ＥＥＰＲＯＭの
詳細に関しては、例えば“H.Onodaet al.,IEDM Tech.Di
gest,1992,pp.599-602 ”等に開示されている。

【０１８３】また、図２８に示すＡＮＤ型ＥＥＰＲＯＭ
の詳細に関しては、例えば“H.Kumeet al.,IEDM Tech.D
igest,1992,pp.991-993”等に開示されている。

【０１８４】さらにこの発明は、図２６〜図２９の回路
図に示される以外の不揮発性半導体メモリにも適用で
き、また不揮発性半導体メモリ以外にもＤＲＡＭやＳＲ
ＡＭ等の半導体メモリのデータ読み出し動作等にも適用
できる。

【０１８５】また、半導体メモリでなくとも電源電圧Ｖ
ｃｃより高い電圧をチップ内部で発生する半導体集積回
路装置であれば適用することができる。

【０１８６】以上この発明は、上述した実施形態に限ら
れるものではなく、その主旨を逸脱しない範囲で種々変
更することが可能である。

【０１８７】

【発明の効果】以上説明したように、この発明によれ
ば、浮遊ゲートに電子を注入しない書き込みにおいて、
データが破壊される可能性を小さくすることを可能にす
る構成を有した半導体集積回路装置を提供できる。

【図面の簡単な説明】

【図１】図１は第１の実施形態に係るＮＡＮＤ型ＥＥＰ
ＲＯＭの構成を概略的に示すブロック図。

【図２】図２（Ａ）はＮＡＮＤセル１単位分を示す平面
図、図２（Ｂ）はその等価回路図。

【図３】図３（Ａ）は図２（Ａ）中の３Ａ−３Ａ線に沿
う断面図、図３（Ｂ）は図２（Ａ）中の３Ｂ−３Ｂ線に
沿う断面図。

【図４】図４は第１の実施形態に係るＮＡＮＤ型ＥＥＰ
ＲＯＭが有するメモリセルアレイおよびその近傍の回路
図。

【図５】図５（Ａ）は第１の実施形態に係る書き込み動
作を示す動作タイミング図、図５（Ｂ）は図５（Ａ）中
に示す選択ブロックのワード線電圧およびメモリセルの
チャネル電圧の部分を拡大して示す図。

【図６】図６（Ａ）、（Ｂ）はそれぞれ非書き込み状態
のビット線とこのビット線に接続されるＮＡＮＤセルの
電圧状態を模式的に示す図。

【図７】図７（Ａ）、（Ｂ）はそれぞれ非書き込み状態
のビット線とこのビット線に接続されるＮＡＮＤセルの
電圧状態を模式的に示す図。

【図８】図８（Ａ）、（Ｂ）はそれぞれ非書き込み状態
のビット線とこのビット線に接続されるＮＡＮＤセルの
電圧状態を模式的に示す図。

【図９】図９は第２の実施形態に係る書き込み動作を示
す動作タイミング図。

【図１０】図１０は第３の実施形態に係る書き込み動作
を示す動作タイミング図。

【図１１】図１１は第４の実施形態に係るＮＡＮＤ型Ｅ
ＥＰＲＯＭの構成を概略的に示すブロック図。

【図１２】図１２（Ａ）は第４の実施形態に係るＮＡＮ
Ｄ型ＥＥＰＲＯＭが有するメモリセルの平面図、図１２
（Ｂ）は図１２（Ａ）中のＢ−Ｂ線に沿う断面図、図１
２（Ｃ）は図１２（Ｃ）中のＣ−Ｃ線に沿う断面図。

【図１３】図１３は第４の実施形態に係るＮＡＮＤ型Ｅ
ＥＰＲＯＭが有するメモリセルアレイおよびその近傍の
回路図。

【図１４】図１４は第４の実施形態に係る書き込み動作
を示す動作タイミング図。

【図１５】図１５は第５の実施形態に係る書き込み動作
を示す動作タイミング図。

【図１６】図１６は第６の実施形態に係る書き込み動作
を示す動作タイミング図。

【図１７】図１７は第７の実施形態に係る書き込み動作
を示す動作タイミング図。

【図１８】図１８は第８の実施形態に係る読み出し動作
を示す動作タイミング図。

【図１９】図１９は第９の実施形態に係る読み出し動作
を示す動作タイミング図。

【図２０】図２０は第１０の実施形態に係るセルプレー
トを示す平面図。

【図２１】図２１は第１１の実施形態に係るセルプレー
トを示す平面図。

【図２２】図２２は第１２の実施形態に係るセルプレー
トを示す平面図。

【図２３】図２３は第１３の実施形態に係るセルプレー
トを示す平面図。

【図２４】図２４は第１４の実施形態に係るセルプレー
トを示す断面図。

【図２５】図２５は第１５の実施形態に係るセルプレー
トを示す断面図。

【図２６】図２６はＮＯＲ型ＥＥＰＲＯＭの回路図。

【図２７】図２７はＤＩＮＯＲ型ＥＥＰＲＯＭの回路
図。

【図２８】図２８はＡＮＤ型ＥＥＰＲＯＭの回路図。

【図２９】図２９は選択ゲートを有したＮＯＲ型ＥＥＰ
ＲＯＭの回路図。

【図３０】図３０はＮＡＮＤ型ＥＥＰＲＯＭが有するメ
モリセルアレイおよびその近傍の回路図。

【図３１】図３１（Ａ）は従来のＮＡＮＤ型ＥＥＰＲＯ
Ｍの書き込み動作を示す動作タイミング図、図３１
（Ｂ）は図３１（Ａ）中に示す選択ブロックのワード線
電圧およびメモリセルのチャネル電圧の部分を拡大して
示す図。

【符号の説明】

１…メモリセルアレイ、２…ビット線制御回路、３…カラムデコーダ、４…アドレスバッファ、５…ロウデコーダ、６…データ入出力バッファ、７…基板電位制御回路、８…セルプレート電位制御回路、１１…ｐ^-型シリコン基板（もしくはｐ^-型ウェル）、１２…素子分離用酸化膜、１３…第１ゲート絶縁膜、１４-1〜１４-8…浮遊ゲート（第１層ポリシリコン
膜）、１４-9、１４-10 …選択ゲート（第１層ポリシリコン
膜）、１５…第２ゲート絶縁膜、１６-1〜１６-8…ワード線（第２層ポリシリコン膜）、１６-9、１６-10 …選択ゲート（第２層ポリシリコン
膜）、１７…層間絶縁膜、１８…ビット線、１９…ｎ型拡散層、４０…絶縁膜、４１…セルプレート、４１Ａ-1〜４１Ａ-5…セルプレート、４１Ｂ-1〜４１Ｂ-8…セルプレート、４１Ｃ-1〜４１Ｃ-3…セルプレート、４１Ｌ、４１Ｕ…セルプレート。

───────────────────────────────────────────────────── フロントページの続き (72)発明者丹沢徹神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内 (72)発明者竹内健神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内

Claims

【特許請求の範囲】

【請求項１】少なくとも１つのメモリセルを含む第
１、第２のメモリセル部と、前記第１、第２のメモリセル部それぞれに接続された信
号線と、前記信号線に交差するワード線とを具備し、前記信号線を第１の電圧でフローティング状態とし、前記信号線をフローティング状態とした後に、前記第
１、第２のメモリセル部の選択、非選択に関わらずに、
前記ワード線の電圧を第２の電圧に変化させ、フローテ
ィング状態の前記信号線を前記ワード線に容量結合させ
て、前記信号線の電圧を前記第１の電圧とは異なった第
３の電圧に変化させることを特徴とする半導体集積回路
装置。
【請求項２】それぞれ少なくとも１つの不揮発性メモ
リセルを含む複数のメモリセル部と、前記複数のメモリセル部に接続された信号線と、前記信号線に交差するワード線と、前記不揮発性メモリセルへの書き込みデータに応じた電
圧を前記信号線を通じて選択されたメモリセル部に転送
するとともに、前記信号線に第１の電圧を転送した後に
カットオフして前記信号線がフローティング状態となる
ように制御される転送手段とを具備し、選択されたメモリセル部へのデータ書き込みの際に非選
択のメモリセル部における前記ワード線に正の電圧が印
加されることを特徴とする半導体集積回路装置。
【請求項３】少なくとも１つの不揮発性メモリセルを
含む第１、第２のメモリセル部と、ビット線と、前記ビット線と前記第１のメモリセル部との間に設けら
れた第１の選択ゲートと、前記ビット線と前記第２のメモリセル部との間に設けら
れた第２の選択ゲートと、前記ビット線に交差するワード線と、少なくとも書き込み／非書き込みの２つの状態に対応し
た書き込みデータをラッチするラッチ手段と、前記ラッチ手段と前記ビット線との間に設けられた転送
ゲートと、前記転送ゲートを接続状態として前記書き込みデータを
前記ビット線に転送し、前記ビット線の電圧が少なくと
も非書き込み状態となったとき、前記転送ゲートを非接
続状態として、少なくとも前記非書き込み状態の電圧と
なった前記ビット線を電気的にフローティングとする第
１の制御手段と、前記第１の選択ゲートを接続状態、前記第２の選択ゲー
トを非接続状態とした後、前記第１、第２のメモリセル
部双方の前記ワード線の電圧をそれぞれ第１レベルに変
化させ、前記電気的にフローティングとされたビット線
を容量結合させてその非書き込み状態の電圧を上昇さ
せ、前記第１のメモリセル部のワード線を、前記第１レ
ベルから第２レベルに変化させる第２の制御手段とを具
備することを特徴とする半導体集積回路装置。
【請求項４】前記第１の制御手段は、前記転送ゲート
を接続状態として前記書き込みデータを前記ビット線に
転送した後、前記転送ゲートを非接続状態として前記ビ
ット線を電気的にフローティングとし、前記第１、第２
のブロック双方の前記ワード線の電圧をそれぞれ第１レ
ベルに変化させた後、前記ビット線が書き込み状態のと
き、前記転送ゲートを接続状態とすることを特徴とする
請求項３に記載の半導体集積回路装置。
【請求項５】少なくとも１つのメモリセルを含むメモ
リセル部と、前記メモリセルに接続される信号線およびワード線と、前記信号線に容量結合し、前記信号線およびワード線と
は異なる導電体とを具備し、前記信号線を第１の電圧でフローティング状態とした後
に、前記導電体の電圧を第２の電圧に変化させ、フロー
ティング状態の前記信号線を前記導電体に容量結合させ
て、前記信号線の電圧を前記第１の電圧とは異なった第
３の電圧に変化させることを特徴とする半導体集積回路
装置。
【請求項６】前記信号線は複数あり、これら信号線の
うち前記第３の電圧に設定されるものが１本以上あり、
前記１本以上の信号線が前記第３の電圧に設定された
後、前記第３の電圧に設定された前記信号線を前記第３
の電圧に設定されていない前記信号線に接続して、前記
信号線の電圧を前記第３の電圧とは異なる第４の電圧に
設定することを特徴とする請求項５に記載の半導体集積
回路装置。
【請求項７】前記導電体は、前記信号線と前記ワード
線との間、前記信号線の上方の少なくともいずれかに形
成されていることを特徴とする請求項５および請求項６
いずれかに記載の半導体集積回路装置。
【請求項８】前記信号線の電圧設定はデータの書き込
み動作中に行われることを特徴とする請求項１、および
請求項５乃至請求項７いずれか一項に記載の半導体集積
回路装置。
【請求項９】前記信号線に設定される電圧は書き込み
非選択電位であることを特徴とする請求項８に記載の半
導体集積回路装置。
【請求項１０】前記書き込み非選択電位が前記信号線
に設定された後、前記信号線に書き込みデータに応じた
レベルが再設定されることを特徴とする請求項９に記載
の半導体集積回路装置。
【請求項１１】前記書き込み非選択電位が前記信号線
に設定された後、前記信号線に書き込みデータに応じた
レベルが再設定されるまでの間に、前記信号線と前記メ
モリセルとが非接続状態になることを特徴とする請求項
１０に記載の半導体集積回路装置。
【請求項１２】前記信号線の電圧設定はデータの読み
出し動作中に行われることを特徴とする請求項５乃至請
求項７いずれか一項に記載の半導体集積回路装置。
【請求項１３】前記第１の電圧および前記第２の電圧
は少なくともいずれか一つが電源電圧であり、前記第３
の電圧は前記電源電圧よりも高いことを特徴とする請求
項１、および請求項５乃至請求項１２いずれか一項に記
載の半導体集積回路装置。
【請求項１４】前記信号線はビット線であることを特
徴とする請求項１、請求項２、および請求項５乃至請求
項１３いずれか一項に記載の半導体集積回路装置。