JPH0388200A - 不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、制御ゲートと半導体基板の間に電荷蓄積層を
有する電気的書き替え可能なメモリセルを用・いた不揮
発性半導体メモリ装置に関する。

（従来の技術） 不揮発性半導体メモリ装置として、浮遊ゲートを持つＭ
Ｏ８ＦＥＴ構造のメモリセルやＭＮＯ８構造のメモリセ
ルを用いて電気的消去および書き込みを可能としたもの
は、ＥＥＦＲＯＭとして知られている。この種のＥＥＦ
ＲＯＭのメモリアレイは、互いに交差する行線と列線の
各交点にメモリセルを配置して構成される。実際のパタ
ーン上では、二つのメモリセルのドレインを共通にして
ここに列線がコンタクトするようにして、セル面積をで
きるだけ小さくしている。しかしこれでも、二つのメモ
リセルに一つのコンタクトを必要とし、このコンタクト
部がセル占有面積の大きい部分を占めている。

これに対して最近、メモリセルを複数個直列接続してＮ
ＡＮＤセルを構成し、コンタクト部を大幅に減らすこと
を可能としたＥ　Ｅ　Ｆ　ＲＯＭが提案されている。と
ころがこのＮＡＮＤセル型のＥＥＦＲＯＭでは、その書
き込み動作や消去動作との関係で従来のＥＥＦＲＯＭと
比べて制御ゲート駆動回路が複雑であり、制御ゲート駆
動回路の構成やレイアウトを十分に考慮しないと、ＮＡ
ＮＤセル構成としてコンタクト部を減らしたこと等によ
る占有面積の縮小という効果が半減してしまう。この点
につき、少し詳しく説明する。

トンネル電流によって電荷蓄積層と基板との間で電荷の
授受を行うことによりデータ書き替えを行うＮＡＮＤセ
ル型ＥＥＦＲＯＭＩこは、具体的なデータ書き込み、消
去法として幾つかの方法がある。メモリセルは全てｎチ
ャネルとして説明する。

第１の方法は、電荷蓄積層の電子を基板に放出させる動
作をデータ書き込みに対応させるものである。この方法
では、データ書き込みに際してＮＡＮＤセルを構成する
メモリセルのうち選択されたものの制御ゲートに“Ｌル
ーベル、選択されたメモリセルのドレイン側にあるすべ
てのメモリセルの制御ゲートに“Ｌ″レベル電位与え、
ビット線に正の“Ｈ”レベル電位を与える。このとき選
択されたメモリセルのソース側にあるメモリセルに、つ
いては、全て制御ゲートに“Ｌ″レベル与えるようにデ
コーダが構成される。この結果選択されたメモリセルで
電荷蓄積層から基板に電子の放出があり、しきい値が負
方向に移動する。

データ消去は、ＮＡＮＤセルを構成する全てのメモリセ
ルの制御ゲートに正の“Ｈ”レベル電位を与え、チャネ
ルを“Ｌ”レベルとして、メモリセルのチャネル領域か
ら電子を電荷蓄積層に注入する。これにより、メモリセ
ルでしきい値が正方向に移動して′０”状態が得られる
。この方法では、−括消去ができる。

第２の方法は、第１の方法と逆に電荷蓄積層に電子を注
入する動作をデータ書き込みとして利用する。まずデー
タ消去は、第１の方法でのデータ書き込みの原理にした
がって、選択メモリセルで電荷蓄積層の電子を基板に放
出させるという動作をＮＡＮＤセル内のメモリセルにつ
いて個々に行って、全てのメモリセルのしきい値を負方
向に移動させる。データ書き込みは、ＮＡＮＤセルを構
成するメモリセルのうち選択されたものの制御ゲートに
正のＨ”レベル電位、非選択のメモリセルの制御ゲート
にはそれが導通する程度の中間電位を与え、ビット線に
Ｌ”レベルを与える。これにより、選択されたメモリセ
ルでチャネル領域が電荷蓄積層に電荷が注入されてしき
い値が正方向に移動した“０”状態となる。

第３の方法は、データ書き込みは第２の方法と同様とし
、データ消去はＮＡＮＤセルの全ての制御ゲートを“Ｌ
＃レベルとし、チャネル領域全体に正の“Ｈ゛レベル電
位与えて一括消去を行う方法である。

データ読出し動作は、ＮＡＮＤセルを構成するメモリセ
ルのうち選択されたものの制御ゲートに“０°　　“１
”のしきい値の中間の読出し電位を与え、非選択のメモ
リセルには正方向に移動したしきい値電圧より高い電位
を与えることによって非選択セルでのしきい値の影響が
ない状態として、選択セルが導通するか否かをセンスす
る。

以上のようにＮＡＮＤセル型のＥＥＦＲＯＭの制御ゲー
トの動作は従来のＥＥＦＲＯＭに比べて動作が複雑であ
るから、制御ゲート駆動回路も複雑になる。更に同一デ
ザイン◆ルールで比べた場合、レイアウト面積も従来の
ＥＥＦＲＯＭより大きくなる。制御ゲート駆動回路は通
常、各制御ゲート線に一つずつ設けるのである。したが
って制御ゲート駆動回路全体のレイアウト面積は、従来
のＥＥＦＲＯＭのそれより大きくなってしまい、ＮＡＮ
Ｄセル構成としてメモリセルアレイの面積を小さくする
ことによりＥＥＦＲＯＭの高密度化を図るという目的が
達成できなくなる。またデザイン・ルールを厳しくしな
いと、パターン・レイアウトできないという事態も起こ
り、１世代前の製造技術で大容量ＥＥＦＲＯＭが構成で
きるというＮＡＮＤセル型ＥＥＦＲＯＭの利点が無くな
Ｚ（発明が解決しようとする課題） 以上のように、ＮＡＮＤセル型ＥＥＰＲＯ〜においては
、周辺＄制御回路を工夫しないとＮＡＮＤセル構成とし
たことのメリットが活かゼなくなるという問題があった
。

本発明は、この様な問題を解決して高集積化を可能とし
たＮＡＮＤセル型のＥＥＰＲＯＭを提供することを目的
とする。

［発明の構成］ （課題を解決するための手段） 本発明は、ＮＡＮＤセル型（７）ＥＥＰＲＯＭメモリセ
ルアレイに対して、一つの制御ゲート駆動回路を複数の
制御ゲート線で共用するように制御ゲート駆動回路を配
置し、制御ゲート駆動回路の出力はＮＡＮＤセルの選択
ゲート線で制御されるトランスファゲートを介して制御
ゲート線に接続されるようにしたことを特徴とする。

さらに好ましくは、制御ゲート駆動回路はメモリセルア
レイの周辺１こ配置する。

（作用） 本発明によれば、複数本の制御ゲート線に対して一つの
制御ゲート駆動回路を設けることにより、ＮＡＮＤセル
構成としたことによるメリットが十分生かされ、高集積
化ＥＥＦＲＯＭを得ることができる。

（実施例） 以・下、本発明の詳細な説明する。

第１図は一実施例のＮＡＮＤセル型 ＥＥＰＲＯＭの要部構成を示す等価回路である。図では
一本のビット線ＢＬＩに沿う４つのＮＡＮＤセル配列が
示されている。第２図は同じ実施例のＥＥＰＲＯＭの要
部構成を示す等価回路であり、第１図の一番上のＮＡＮ
Ｄセルと共通の制御ゲート線に沿う２５８本のビット線
に接続されるＮＡＮＤセル配列が示されている。この実
施例では第２図に示すように、ＮＡＮＤセルは８個のメ
モリセルＭ１〜Ｍ８がそれらのソース、ドレインを隣接
するもの同士で共用する形で直列接続されて構成され、
その一端部のドレインは選択ゲートＳＤを介してビット
線ＢＬに接続され、他端部のソースは選択ゲートＳＳを
介して接地電位に接続されている。ビット線ＢＬと交差
する方向に並ぶ複数のＮＡＮＤセルのｉｔｉ１ｍゲート
は、それぞれ共通に制御ゲート線ＣＧＩＩ、　　ＣＧ１
２．・・・に接続されている。選択ゲートＳＤ、ＳＳの
ゲート電極も同様にして制御ゲート線ＣＧＩＩ、　　Ｃ
Ｇ１２．・・・と並ぶ選択ゲート線５ＧＤＩ、５ＣＳＩ
に接続されている。ドレイン側の選択ゲート線５ＣＤＩ
はＤタイ１ＭＯ８）ランジスタからなるトランスファゲ
ートを介して、ソース側の選択ゲート線５Ｃ８Ｉは直接
ロウ・デコーダ１１の出力端子に接続されている。ロウ
・デコーダ１１はこの実施例では、メイン・ロウ・デコ
ーダ１１．と、サブ・ロウ・デコーダ１１２により構成
されている。選択ゲート線ＳＧＤには、第２図に示すよ
うに書き込み。

消去時に高電圧を印加するための昇圧回路１４が接続さ
れている。

ＮＡＮＤセルの制御ゲート線ＣＧＩＩ　、ＣＧ１２゜・
・・はそれぞれ、ＤタイプＭＯＳトランジスタからなる
トランスファゲート１２を介して制御ゲート駆動回路１
３の出力線ＣＧＩ、ＣＧ２．・・・に接続されている。

制御ゲート駆動回路１３は、第１図から明らかなように
ＮＡＮＤセルアレイの制御ゲート線の延長上ではなく、
ＮＡＮＤセルアレイ周辺に配置されている。そして制御
ゲート駆動回路１３は、°複数本の制御ゲート線に共用
される形で構成さ・れている。例えば、単位駆動回路１
３．の出力線ＣＧＩは制御ゲート線ＣＧ　１１．　　Ｃ
Ｇ　２１゜ＣＧ３１およびＣＧ４１に対して共通に繋が
り、単位駆動回路１３２の出力線ＣＧ２は同様に制御ゲ
ート線ＣＧ１２．ＣＧ２２．ＣＧ３２およびＣＧ４２ニ
対して共通に繋がる。この制御ゲート駆動回路１３の出
力線ＣＧＩ、ＣＧ２．・・・を各制御ゲート線ＣＧＩＩ
、　　ＣＣｌ２．・・・に転送するためのトランスファ
ゲート１２は、ＮＡＮＤセルの選択ゲートｓＤのゲート
電極に繋がる選択ゲート線ＳＯＤにより制御されるよう
になっている。

第３図は、ＮＡＮＤセルアレイ部のレイアウト例であり
、第４図（ａ）　（ｂ）はそのＡ−Ａ’およびＢ−Ｂ’
断面図である。素子分離絶縁膜２が形成されたｐ−型シ
リコン基板１にトンネル絶縁膜となる第１ゲート絶縁膜
３を介して第１層多結晶シリコン膜による浮遊ゲート４
が形成され、この上に第２ゲート絶縁膜５を介して第２
層多結晶シリコン膜による制御ゲート６が形成されてい
る。この積層ゲート構造が形成された後、不純物がドー
プされてソース、ドレインとなるｎ＋型層９が形成され
ている。選択ゲートＳＧＤ、ＳＯ９部分についてもメモ
リセル部に用いられる２層の多結晶シリコン膜が、メモ
リセルの浮遊ゲートのようにパターン形成されることな
く積層された状態で用いられている。メモリセルが形成
された基板上はＣＶＤ絶縁膜７で覆われ、これにコンタ
クト孔が開けられてビット線ＢＬとなるＡｌｌ配線８が
形成されている。

第５図および第６図は、次に別の実施例によるＥＥＦＲ
ＯＭの構成を第１図および第２図に対応させて示す等価
回路である。この実施例では、ＮＡＮＤセルアレイの両
側に制御ゲート線を交互に引き出して、それぞれにトラ
ンスファゲート１２Ｌ、１２Ｒを設けている。これに対
応して制御ゲート駆動回路１３も、ＮＡＮＤセルアレイ
の両側に分割してそれぞれ制御ゲート駆動回路１３Ｌ　
、　　１３Ｒを設けている。

第７図はこの実施例でのＮＡＮＤセルアレイ部のレイア
ウトを、第３図に対応させて示したものである・。先の
実施例の場合、制御ゲート線ＣＧＩＩ。

ＣＧ　１２．・・・、および選択ゲート線ＣＧＤ、ＣＧ
ＳをＡＩ配線に接続するには、第３図に示すように狭い
ピッチの中にコンタクト部を設けなければならないため
、コンタクトをとるためだけに大きい面積を必要とする
。これに対してこの実施例の場合は、コンタクト部での
制御ゲート線１選択ゲート線およびＡｌｌ配線のピッチ
が先の実施例に比べて緩くなっており、第７図から明ら
かなようにレイアウト面積は小さくなっている。

次に本発明によるＥＥＦＲＯＭの具体的な動作を説明す
る。先にデータ書き込みおよび消去に第１〜第３の方法
があることを説明したが、それぞれの場合について制御
ゲート駆動回路の動作を含めて、以下に詳細に説明する
。

まず第１の方法では、データ消去は、ロウ・デコーダ１
１により選択されたＮＡＮＤセル内の全メモリセルの制
御ゲートに２０Ｖ程度のＨ’　レベル電位を与え、ビッ
ト線に“Ｌ”レベル（例えばＯＶ）を与える。例えばロ
ウ・デコーダ１１によって選択ゲート線５ＣＤＩのみが
選択されて昇圧された“Ｈ″レベル電位なり、残りの選
択ゲート線５ＧＤ２〜５ＧＤ４が“Ｌ＃レベルであれば
、制御ゲート駆動回路１３の出力の“Ｈ”レベル電位は
、選択ゲート線５ＣＤＩで選ばれたＮＡＮＤセルブロッ
クにのみトランスファゲート１２を通して伝達される。

これにより、選択されたＮＡＮＤセルブロックのすべて
のメモリセルは導通し、その基板から浮遊ゲートに電子
が注入される。これが−括消去であり、メモリセルのし
きい値は正方向に移動した“０”状態となる。

データ書き込みは、ロウ・デコーダ１１により選択され
たＮＡＮＤセルのうちビット線から遠い方のメモリセル
から順に行う。このときビット線には例えば、２３Ｖの
“Ｈ”レベル電位を与え、選択されたメモリセルに繋が
る制御ゲート線にＯＶを与え、非選択制御ゲート線には
２３Ｖの“Ｈ”レベル電位を与える。すでに書き込みが
行われたメモリセルに繋がる制御ゲート線にはＯＶを与
える。これにより、ビット線の“Ｈ”レベル電位は選択
メ・モリセルのドレインまで伝達され、このメモリセル
で浮遊ゲートの電子がドレインに放出されてしきい値が
負方向に移動した“１°状態が得られる。選択メモリセ
ルよりビット線側にあるメモリセルではこのとき制御ゲ
ートと基板間に電界がかからず、消去状態を保つ。“０
“書き込みの場合はビット線に中間電位、例えば１１．
５Ｖを印加する。このとき選択メモリセルよりビット線
側のメモリセルでは弱い消去モードになるがこれらはま
だデータ書き込みがなされていないし、また電界が弱い
ため過剰消去になることはない。この書込み動作も、複
数のＮＡＮＤセルで共用された制御ゲート駆動回路１３
からの“Ｈ″レベル出力は、トランスファゲート１２の
うちロウ・デコーダ１１で選ばれた“Ｈ＃レベルの選択
ゲート線により選択されたトランスファゲートのみを通
って必要なＮＡＮＤセルブロックにのみ与えられるデー
タ読出しは、選択された制御ゲート線にＯＶｌそれ以外
の制御ゲート線に例えば５ｖを与え電流の有無を検出す
ることにより行う。

以上の動作を実行するための＄ＩＪ　ｌゲート駆動回路
１３の具体的構成が第８図および第１０図である。そし
て第９図は、制御ゲート回路１３の出力線ＣＧ５が選択
されたとき（すなわち、ＸＮＩ　−Ｈ，ＸＮ２−Ｈ，Ｘ
Ｎ５−Ｌの場合）の第８図の回路の動作図であり、第１
１図は第１０図の昇圧回路部の動作図である。

ＸＮＩ寓Ｈ，ＸＮ２−Ｈ，ＸＮ３■Ｌのとき、読出し時
はイレーズ信号Ｅ−Ｌ、ライト信号Ｗ−Ｈであって、第
８図の出力のうちφＣＧＩ〜φＣＧ４およびφＣＧ６〜
φｃｃｇが“Ｌ”レベル（Ｖ　ｓｓ）、φＣＧ５のみが
ｖＣｃであり、これらが第１０図、第１１図にに示すよ
うに反転されて出力線ＣＧｎに与えられるから、出力Ｉ
ＣＧ５のみが“Ｌ°レベルとなる。これにより前述の読
出し動作が実行される。消去時はＥ−Ｈ，Ｗ−Ｈであり
、第８図において出力φＣＧＩ〜φＣＧｇの全てが“Ｌ
”レベルとなり、第１０図の昇圧回路１４□によって出
力線ＣＧＩ−ＣＧ８は全テＶ　ｐｐ−Ｅ（例えば２０Ｖ
）となる。これにより前述のように一括消去が行われる
・。書込み時は、Ｗ−Ｌ、Ｅ−Ｌであり、第８図の出力
はφＣＧＩ〜φＣＧ４が“Ｈ”レベル、φＣＧ５〜φＣ
Ｇａが“Ｌルーベルとなり、第１０図の昇圧回路１４□
によって出力線ＣＧＩ〜ＣＧ４がＶ　ｐｐ−Ｗ　（例え
ば２３ｖ）となり、残りの出力線ＣＧ５〜ＣＧ８は″Ｌ
ルベルとなる。これにより前述のように出力線ＣＧ５に
より選択されたメモリセルで書込みが行われる。

次に、浮遊ゲートへの電子注入をデータ書き込みに対応
させる第２の方法による場合の具体的な動作を説明する
。データ読出しは第１の方法と同じである。データ消去
は第１の方法におけるデータ書込みと同じである。すな
わちビット線には２３ｖ程度の昇圧されたＨ“レベル電
位を与え、選択されたメモリセルの制御ゲート線とそれ
よりソース側にあるメモリセルの制御ゲート線には“Ｌ
”レベル電位を与え、その他の非選択制御ゲート線には
２３Ｖの“Ｈ＃レベル電位を与える。

これにより、ビット線の“Ｈ”レベル電位は選択メモリ
セルのドレインまで伝達され、このメモリセルで浮遊ゲ
ートの電子が放出されて、しきい値が負方向に移動した
消去状ｆｌ（１”）が得られる。消去の順番は問わない
が一括消去は出来ないから、選択ゲート線ＳＧＤにより
選択されたＮＡＮＤセルブロック内で一つずつ、例えば
ソース側から順に消去を行う。

データ書き込みは、選択されたＮＡＮＤセルのビット線
から遠いほうのメモリセルから順に行う。

選択メモリセルの制御ゲートには昇圧された″Ｈ０レベ
ル電位、例えば２０Ｖを与え、それ以外の制御ゲートに
は中間電位例えば１０ｖを与える。

“１″書込みの場合は、ビット線にＯＶを与える事によ
って選択メモリセルで浮遊ゲートに電子を注入する。°
０°書込みの場合はビット線に１゜Ｖを与える。このと
き選択メモリセルは弱い電子注入モードになるが、電界
が弱いためしきい値の移動はない。

以上の動作を実行するための制御ゲート駆動回路１３の
具体的構成が第１２図および第１４図である。そして第
１３図は、制御ゲート回路１３の出力線ＣＧ５が選択さ
れたとき（すなわち、ＸＮｌ−Ｈ，ＸＮ２−Ｈ，Ｘ’Ｎ
８−Ｌの場合）の第１３図の回路の動作図であり、第１
５図は第１４図の昇圧回路部の動作図である。

ＸＮｌ−Ｈ，ＸＮ２−Ｈ，ＸＮ３−Ｌのとき、読出し時
は、先の例と同様にＣＧＩ　−ＣＧ４　。

ＣＧ６〜ＣＧ８はＶｃｃ、ＣＧ５はＶＳＳであり、前述
の読出し動作が行われる。消去時はτ−Ｌ。

Ｗ−Ｌであり、第１２図において出力φＣＧｔ〜φＣＧ
４は“Ｌ２レベル、φｃｃｓ〜φｃａ８は“Ｈルーベル
となり、第１４図の昇圧回路１４３によって出力線ＣＧ
Ｉ　−ＣＧ４　はＶｐｐ−Ｅ（例えば２３Ｖ）　、ＣＧ
５〜ＣＧ８はＯＶとなる。これにより選択メモリセルか
らソース側のメモリセルに繋がる制御ゲート線はＯｖ１
選択メモリセルからビット線側のメモリセルに繋がる制
御ゲート線は２３Ｖとなり、前述のように消去が行われ
る。書込み時は、Ｗ−Ｈ，Ｅ−Ｈであり、第１２図の出
力はφＣＯ５が“Ｈルーベル、残りの出力がＬ“レベル
となり、第１４図の昇圧回路１４４．１４５によって出
力１１ｃＧＩ〜ＣＧ４．ＣＧ６〜ＣＧ８が中間電位Ｖ　
ＭＭ−Ｗ　（例えば１０ｖ）となり、ＣＧ５はＶ　ｐｐ
−ｗ　（例えば２０Ｖ）となる。これにより前述のよう
に出力線ＣＧ５により選択されたメモリセルで書込みが
行われる。

第３の方法は、読出しおよび書き込みは第２の方法と同
じとし、データ消去はメモリセルのチャネル領域下に高
電位を与えて一括して浮遊ゲートの電子を基板に放出さ
せる事によ、り行う。

第１６図はこの方法で用いられる制御ゲート駆動回路の
昇圧回路部であり、第１４図の昇圧回路１４４，１４．
にそれぞれ対応する昇圧回路１４６．１４７を持つ。第
１７図はその動作図である。データ書き込み時は第２の
方法と同様に、昇圧回路１４７，１４８によって選択的
にｖ　ｐｐ−ｗ。

Ｖ　ＭＭ−Ｖを制御ゲート線に与えて、選択メモリセル
で浮遊ゲートに電子を注入する。データ消去は、制御ゲ
ート線ＣＧｎを全て“Ｌ″レベルし、チャネル下の基板
に高電位を与える事により行う。

以上詳細な動作を説明したが、本発明は既に述べたよ、
うに制御ゲート駆動回路が複数の制御ゲート線で共用さ
れること、そしてその駆動回路出力がＮＡＮＤセルの選
択ゲート線で制御されるトランスファゲートを介して選
択されたＮＡＮＤセルの制御ゲートに供給されるように
したことが特徴である。これによって、ＮＡＮＤセルア
レイが高集積化できるという利点を損なうこと無く、Ｅ
ＥＦＲＯＭ全体としての高集積化を図ることができる。

特に実施例で説明したように制御ゲート駆動回路を、Ｎ
ＡＮＤセルアレイの制御ゲート線の延長上ではなく、こ
れと直交する方向のセルアレイ周辺に配置する事により
、制御ゲート線ピッチが十分中さい状態で制御ゲート駆
動図をレイアウトすることができる。また第５図および
第７図の実施例で説明したように制御ゲート駆動回路を
ＮＡＮＤセルアレイの両側に分散配置すれば、制御ゲー
ト線ピッチが小さくても制御ゲート線と金属配線とのコ
ンタクト余裕が十分にとれ、コンタクトのためにレイア
ウト面積が無駄に大きくなることが防止される。

本発明は上記実施例に限られない。例えば実施例では、
制御ゲート駆動回路出力をＮＡＮＤセルの制御ゲート線
に転送するトランスファゲートとしてＤタイプＭＯＳト
ランジスタを用いたが、これはＥタイプＭＯＳ）ランジ
スタでもよい。その場合の第２図に対応する回路構成を
第１８図に示す。ＥタイプＭＯＳトランジスタをトラン
スファゲートとして用いた場合、制御ゲート駆動回路出
力がこのトランスファゲートでしきい値電圧分電位低下
する。これを防止するため第１８図では、昇圧キャパシ
タ１５を設けて、トランスファゲートの制御電位を昇圧
している。

また以上の実施例では専ら浮遊ゲートを持つメモリセル
構造のＥＥＦＲＯＭを説明したが、本発明はＭＮＯＳ型
のメモリセルを用いた場合にも同様に適用することが可
能である。

またセルアレイ全体で一つの制御ゲー！・駆動回路を共
用してもよいが、勿論分割しても構わない。

分割法としては、セルアレイを大きくブロックに分けて
、各ブロック毎に制御ゲート駆動回路を設けるもの、ビ
ット線に沿う方向に番号付けをおこなったとして、その
番号の奇数と偶数でセルアレイを分ける方法、４の剰余
或いは８，１６の剰余によってセルアレイを分けてそれ
ぞれに制御ゲート駆動回路を設ける方法等が考えられる
。それらの例を第１９図（ａ）〜（ｄ）に示す。

また以上の実施例では、メモリセルが８個直列に繋がっ
たものを用いているが、直列接続されるメモリセルの数
は４個、１６個等、他の適当な個数でもよい。

［発明の効果］ 以上述べたように本発明によれば、ＮＡＮＤセル型ＥＥ
ＰＲＯＭの制御ゲート駆動回路を複数の制御ゲート線で
共用させることによって、ＮＡＮＤセルの利点を活かし
て高集積化したＥＥＦＲＯＭを実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のＥＥＰＲＯＭの要部構成を
示す等価回路図、 第２図はその要部構成を示す等価回路図、第３図は同じ
くそのＮＡＮＤセルアレイのレイアウトを示す図、 第４図（ａ）　（ｂ）は第３図のＡ−Ａ’およびＢ−Ｂ
’断面図、 第５図は他の実施例のＥＥＦＲＯＭの要部構成を示す等
価回路図、 第６図はその要部構成を示す等価回路図、第７図は同じ
くそのＮＡＮＤセルアレイのレイアウトを示す図、 第８図は第１の方法による場合の制御ゲート駆動回路の
要部の具体的構成を示す等価回路図、第９図はその回路
の動作を示す図、 第１０図は同じく制御ゲート駆動回路の昇圧回路部の構
成例を示す図、 第１１図はその回路の動作を示す図、 第１２図は第２の方法による場合の制御ゲート駆動回路
の要部の具体的構成を示す等価回路図、第１３図はその
回路の動作を示す図、 第１４図は同じく制御ゲート駆動回路の昇圧回路部の構
成例を示す図、 第１．５図はその回路の動作を示す図、第１６図は第３
の方法による場合の制御ゲート駆動回路の昇圧回路部の
構成を示す図、第１７図はその回路の動作を示す図、 第１８図は他の実施例での第２図に対応する部分の回路
構成を示す等価回路図、 第１９図（ａ）〜（ｄ）はセルアレイの各種分割法と制
御ゲート駆動回路の関係を示す図である。 １１・・・ロウ・デコーダ、１２・・・トランスファゲ
ート、１３・・・制御ゲート駆動回路、１４・・・昇圧
回路、Ｍｌ、Ｍ２．・・１ＭＢ・・・メモリセル、ＳＤ
、ＳＳ・・・選択ゲート、ＣＧＩＩ、　ＣＧ１２．・・
・Ｃ０４ｇ・・・制御ゲート線、５ＧＤＩ　、５ＧＤ２
　、・・・ＧＤ４ Ｃ８Ｉ ＧＳ２ ＧＳ４ 選択ゲー ト線。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に電荷蓄積層と制御ゲートが積層さ
   れ、電荷蓄積層と基板との間の電荷の授受により書き込
   みおよび消去を行う書き替え可能なメモリセルが複数個
   直列接続されてＮＡＮＤセルを構成してマトリクス配列
   され、各ＮＡＮＤセルの一端部のドレインが選択ゲート
   を介してビット線に接続され、各メモリセルの制御ゲー
   トが制御ゲート線に接続されて構成される不揮発性半導
   体メモリ装置において、制御ゲート駆動回路は、複数の
   制御ゲート線に対して一個設けられ、各制御ゲート駆動
   回路の出力はＮＡＮＤセルの選択ゲート線により制御さ
   れるトランスファゲートを介して制御ゲート線に接続さ
   れていることを特徴とする不揮発性半導体メモリ装置。
2. （２）前記トランスファゲートは、制御ゲート線の配列
   に対してその両端部に交互に配置されていることを特徴
   とする請求項１記載の不揮発性半導体メモリ装置。