JPH03295097A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH03295097A
JPH03295097A JP2095049A JP9504990A JPH03295097A JP H03295097 A JPH03295097 A JP H03295097A JP 2095049 A JP2095049 A JP 2095049A JP 9504990 A JP9504990 A JP 9504990A JP H03295097 A JPH03295097 A JP H03295097A
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transistor
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control gate
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誠一 有留
Riichiro Shirata
理一郎 白田
Masaki Momotomi
正樹 百冨
Yoshihisa Iwata
佳久 岩田
Ryohei Kirisawa
桐澤　亮平
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的〕 （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有する電気的書き
替え可能なメモリトランジスタを用いた不揮発性半導体
記憶装置（ＥＥＦＲＯＭ）に関する。
（従来の技術） 従来よりこの種のＥＥＰＲＯＭの中で高集積化可能なも
のとして、メモリトランジスタを複数個直列接続したＮ
ＡＮＤセル型のＥＥＦＲＯＭが知られている。一つのメ
モリトランジスタは半導体基板上に絶縁膜を介して浮遊
ゲートと制御ゲートが積層されたＦ　Ｅ　ＴＭＯＳ構造
を有し、複数個のメモリトランジスタが隣接するもの同
士でそのソース、ドレインを共用する形で直列接続され
てＮＡＮＤセルを構成する。ＮＡＮＤセルの一端側ドレ
インは選択ゲートトランジスタを介してビット線に接続
され、他端側ソースはやはり選択ゲートトランジスタを
介して共通ソース線に接続される。この様のメモリセル
か複数個マトリクス配列されてＥ　Ｅ　Ｐ　ＲＯＭか構
成される。
このＮＡＮＤセル型Ｅ　Ｅ　Ｐ　ＲＯＭの動作は次の通
りである。データ書込みは、ビット線から遠い方のメモ
リトランジスタから順に行う。ｎチャネルの場合を説明
すると、選択されたメモリトランジスタの制御ゲートに
は高電位（例えば２０Ｖ）を印加し、これよりビット線
側にある非選択メモリトランジスタの制御ゲートおよび
選択ゲートトランジスタのゲート電極には中間電位（例
えば１０Ｖ）を印加し、ビット線にはデータに応じて０
Ｖ（例えば“１°）または中間電位（例えば“０”）を
印加する。このときビット線の電位は非選択メモリトラ
ンジスタを転送されて選択メモリトランジスタのドレイ
ンまで伝わる。データ“１″のときは、選択メモリトラ
ンジスタの浮遊ゲートとドレイン間に高電界がかかり、
基板から浮遊ゲートに電子がトンネル注入されてしきい
値が正方向に移動する。データ“０“のときはしきい値
変化はない。
データ消去は、半導体基板（ウェル構造の場合はｎ型半
導体基板およびこれに形成されたｐ型ウェル）に高電位
を印加し、すべてのメモリトランジスタの制御ゲートお
よび選択ゲートトランジスタのゲート電極を０Ｖとする
。これにより全てのメモリトランジスタにおいてｒ＄遊
ゲートの電子が基板に放出され、しきい値が負方向に移
動する。
データ読出しは、選択ゲートトランジスタおよび選択メ
モリトランジスタよりビット線側の非選択メモリトラン
ジスタをオンとし、選択メモリトランジスタの制御ゲー
トを０Ｖとして、そのコンダクタンスを読むことにより
行われる。
この様な従来のＮＡＮＤセル型ＥＥＰＲＯＭにおいて、
データ消去時、選択ゲートトランジスタに着目すると、
ゲート電極がＯｖで基板に高電位が印加されているから
、そのゲート絶縁膜には高電界がかかる。したがってデ
ータ消去を繰り返すと、選択ゲートトランジスタのゲー
ト絶縁膜の絶縁耐圧の劣化が加速され、やがて絶縁破壊
が生じて不良になるという現象が見られる。
同様の問題は、ＮＡＮＤセル型ＥＥＰＲＯＭに限らず、
同様のメモリトランジスタを用いる選択ゲートを持つＮ
ＯＲ型ＥＥＰＲＯＭにもある。
また従来のウェル構造のＥＥＰＲＯＭｉｌ’は、ブロッ
ク消去ができないと言う問題があった。
（発明か解決しようとする課題） 以上のように従来のＥ　Ｅ　Ｐ　ＲＯＭには、ブタ消去
時に選択ゲートトランジスタのゲート絶縁膜に高電界が
かかり、これか信頼性低下の原因になるという問題かあ
った。
また従来のウェル構造のＥ　Ｅ　Ｐ　ＲＯＭては、ブロ
ック消去かできないと言う問題があった。
本発明は、この様な問題を解決して信頼性向上を図った
Ｅ　Ｅ　Ｐ　ＲＯＭを提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、第１に、浮遊ゲートと制御ゲートを有する少
なくとも一つのメモリトランジスタとこれに直列接続さ
れた選択ゲートトランジスタを持っＥＥＰＲＯＭにおい
て、メモリトランジスタの制御ゲートを０■とし、基板
に高電位を印加してデータ消去を行う際に、選択ゲート
トランジスタのゲート電極に基板にあたえる高電位と同
極性の所定電位を印加するようにしたことを特徴とする
。
本発明は、第２に、浮遊ゲートと制御ゲートを持つメモ
リトランジスタを用いたセルアレイを有するＥＥＰＲＯ
Ｍにおいて、セルアレイ内のメモリトランジスタの制御
ゲートを０Ｖとし、基板に高電位を印加してデータ消去
を行う際に、セルアレイ内の消去したくないメモリトラ
ンジスタの制御ゲートに基板にあたえる高電位と同極性
の所定電位を印加するようにしたことを特徴とする。
（作用） 本発明によれば、ＥＥＦＲＯＭのデータ消去動作の繰り
返しによる選択ゲートトランジスタの経時的な絶縁耐圧
特性の低下か防止され、信頼性の高いＥＥＰＲＯＭを得
ることができる。
本発明によればまた、同しウェル内のセルアレイの中の
一部をデータ消去するブロック消去が可能なＥＥＦＲＯ
Ｍを得ることができる。
（実施例） 以下、ｎチャネルＦ　Ｅ　Ｔ　Ｍ　ＯＳをメモリトラン
ジスタとしたＮＡＮＤセル型ＥＥＰＲＯＭの実施例につ
いて図面を参照して説明する。
第３図は実施例のメモリセルの一つのＮＡＮＤセル部の
平面図であり、第４図および第５図は第３図のそれぞれ
Ａ−Ａ’　およびＢ−Ｂ’断面図である。ｎ型ンリコン
基板１にｐ型ウェル２が形成され、素子分離絶縁膜１３
によって区画された領域に、この実施例では４個のメモ
リトランジスタＭ１〜Ｍ４と２個の選択ゲートトランジ
スタＱｓｌＱｓ２によりＮＡＮＤセルが構成されている
。各メモリトランジスタは、基板上に熱酸化により形成
された薄いゲート絶縁膜３□を介して第１層多結晶シリ
コン膜による浮遊ゲート４（４□〜４４）が形成され、
この上に層間絶縁！！！５を介して第２層多結晶シリコ
ン膜による制御ゲート６（６□〜６□）が積層形成され
ている。浮遊ゲート４が電荷蓄積層である。各メモリト
ランジスタの制御ゲート６は横方向に配列されるＮＡＮ
Ｄセルについて連続的に制御ゲート線ＣＧ　（ＣＧＩ〜
ＣＧ４）として配設され、通常これがワード線となる。
メモリトランジスタのソース、ドレイン拡散層であるｎ
型層８は隣接するもの同士で共用されて４個のメモリト
ランジスタＭｌ−Ｍ４が直列接続されている。これら４
個のメモリトランジスタのドレイン側、ソース側にはそ
れぞれ選択ゲートトランジスタＱ　ｓｌ、　　Ｑ　ｓ２
が設けられている。これら選択ゲートトランジスタＱｓ
ｌおよびＱｓ２のゲート絶縁膜３□はメモリトランジス
タとは別にそれより厚く形成されて、その上に２層のゲ
ート電極４．。
６５および４６，６．が形成されている。これらのゲー
ト電極４９．６５および４６．６６は、メモリトランジ
スタＭ１〜Ｍ４の浮遊ゲートと制御ゲートを構成する第
１層多結晶シリコン膜、第２層多結晶シリコン膜を同時
にパターニングして構成されている。これら２層ゲート
電極は所定間隔でコンタクトして制御ゲート線ＣＧの方
向に連続的に配設されて選択ゲート線ＳＧＩ、ＳＧ２と
なる。素子形成された基板上はＣＶＤ絶縁膜１１により
覆われ、この上にビット線１２か配設されている。ビッ
ト線１２は、一方の選択ゲートトランジスタＱｓｌのド
レイン拡散層９にコンタクトしている。このトレイン拡
散層９には、コンタクトを良好にするためコンタクト孔
を通して重ねてｎ型不純物かトープされている。他方の
選択ゲートトランジスタＱｓ２のソース拡散層１０は通
常共通ソース線として複数のＮＡＮＤセルに共通に配設
される。
各メモリトランジスタでの浮遊ゲート４とｐ型ウェル２
間の結合容量は、浮遊ゲート４と制御ゲート６間の結合
容量に比べて小さく設定されている。具体的に形状寸法
を説明すれば、／Ｖ−遊ゲート４および制御ゲート６は
幅が１μｍしたがってメモリトランジスタのチャネル長
が１μｍであり、浮遊ゲート４は第５図に示すように素
子分離絶縁膜１３上に片側１μｍずつ延在させている。
浮遊ゲート４下のゲート絶縁膜３．は例えば１１０人の
熱酸化膜であり、層間絶縁膜５は３５０人の熱酸化膜で
ある。選択ゲートトランジスタＱ　ｓｌ、　　Ｑ　ｓ２
については、ドレイン側のトランジスタＱｓｌのチャネ
ル長をソース側のトランジスタＱｓ２のそれより長く設
定している。これはドレイン側の選択ゲートトランジス
タＱｓｌにはビット線１２を介して高電位か印加される
ことがあるために、パンチスルーを防止する必要かある
ためである。
この実施例のＮＡＮＤセル型ＥＥＰＲＯＭの動作を、メ
モリトランジスタＭｌ−Ｍ４からなるＮＡＮＤセルに着
目して次に説明する。第１図はデータ消去時の各部の電
位関係であり、第２図はデータ消去　書き込みおよび読
出しの一連の動作のタイミング図である。データ消去お
よび書き込みは、メモリトランジスタの浮遊ゲートとｐ
型中エル間のＦ−Ｎトンネル注入を利用した電荷のやり
取りにより行われる。
まずデータ消去は、全ての制御ゲート線ＣＧＩ〜ＣＧ４
を０Ｖとし、ｐ型ウェル２およびｎ型基板１にＶｗｃｌ
ｌ＝　Ｖｓｕｂ　＝　１８　Ｖの高電位を印加し、同時
に選択ゲート線ＳＧＩ、ＳＧ２にも１８Ｖの高電位を印
加する。選択ゲート線ＳＧＩ、ＳＧ２にも１８Ｖの高電
位を印加する点が従来の方式と異なる。これによりＮＡ
ＮＤセルを構成する全てのメモリトランジスタにおいて
浮遊ゲートの電子かｐ型ウェルに放出され、しきい値が
負方向に移動した消去状態が得られる。
データ書き込みは、ビット線から遠い方のメモリトラン
ジスタから順に行う。まずメモリトランジスタＭ４ての
書き込みは、選択された制御ゲート線ＣＧ４に２０Ｖの
高電位を与え、これ以外の全ての制御ゲート線ＣＧＬ〜
ＣＧ３および選択ゲート線ＳＧＩに中間電位としてＩ０
Ｖを印加し、ビット線にはデータに応じてＯｖまたはＩ
０Ｖを与える。これにより、ビット線に０Ｖが与えられ
たＮＡＮＤセルのメモリトランジスタＭ４てはドレイン
から浮遊ゲートに電子がトンネル注入され、しきい値が
正方向に移動した状態が得られる。ビット線電位かＩ０
Ｖのときはこのしきい値変化はなく、元の状態に保たれ
る。以下類に制御ゲート線ＣＧ３．ＣＧ２．ＣＧＩに高
電位を与えて同様にしてデータ書き込みを行う。
データ読出しは、選択された制御ゲート線に０Ｖ、それ
よりビット線側の制御ゲート線および選択ゲート線には
５Ｖ程度の電位をあたえ、ビット線にＩＶ程度の電位を
あたえて、電流か流れるか否かを検出することにより行
う。
こうしてこの実施例によれば、データ消去時、ｐ型ウェ
ル２および基板１と同時に選択ゲート線にも高電位を印
加することにより、選択ゲートトランジスタのゲート絶
縁膜にかかる電界か緩和される。したがって選択ゲート
トランジスタのゲート絶縁膜がデータ消去の繰り返しに
より特性劣化して破壊されることかなく、ＥＥＰＲＯＭ
の信頼性か向上する。
実施例てはＮＡＮＤセル型ＥＥＰＲＯＭを説明したが、
本発明は、同様の原理によるメモリトランジスタを用い
たＮＯＲ型ＥＥＦＲＯＭであっても選択ゲートトランジ
スタを持つ場合には同様に適用することかできる。
第６図はその様なＮＯＲ型ＥＥＦＲＯＭに本発明を適用
した場合のデータ消去時の電位関係を示している。ＮＯ
Ｒ型では図示のように１個ずつのメモリトランジスタＭ
ｌｌ、Ｍ１２かそれぞれ選択ゲートトランンスタＱｓｌ
ｌ　、　Ｑｓ１２を介してビット線に接続されてメモリ
セルか構成される。データ消去時は、制御ゲート線ＣＧ
　Ｉｌ、　ＣＧ　＋２を０Ｖとし、ｐ型ウェルおよびｎ
型基板に高電位Ｖｉｉｅｌｌ＝Ｖｓｕｂ　＝　１８　Ｖ
を印加すると同時に、選択ゲート線Ｓ　Ｇ　ＩＩ、　　
Ｓ　Ｇ　１２にも高電位１８Ｖを印加する。
この実施例によっても、選択ゲートトランジスタのゲー
ト絶縁膜にかかる電界か緩和されて、信頼性か向上する
。
ところで先のＮＡＮＤセル型Ｅ　Ｅ　Ｐ　ＲＯＭの実施
例では、データ消去はすべてのメモリトランジスタのデ
ータか消去される一括消去となっている。
しかし実際のＥ　Ｅ　Ｐ　ＲＯＭ応用においては、デー
タ消去時セルアレイの一部については消去せずに残すと
いうブロック消去モードかあることが望まれる。その様
なブロック消去モードをとり入れた実施例を次に説明す
る。
第７図は、先のＮＡＮＤセル型ＥＥＰＲＯＭの実施例で
のメモリアレイ構成において、ブロック消去モードでの
各部の電位関係を示し、第８図はその様なモードを採用
したデータ消去、書き込みおよび読出しの一連の動作の
タイミング図を示している。第１図、第２図と比較して
明らかなように、基本的な動作は先の実施例と同様であ
るが、この実施例においては、消去したくない部分の制
御ゲートＣＧ３には、ｐ型ウェルおよび基板に与える高
電位１８Ｖと同じ高電位を与えている。したがって制御
ゲート線ＣＧ３に沿うメモリトランジスタにおいては、
浮遊ゲートと基板間に高電界がかかることがなく、浮遊
ゲートからの電子放出はない。これにより１本の制御ゲ
ート線が例えば１ワード線を構成する場合には、１ワ一
ド分のブタを残して他のデータが消去される。その後の
データ書き込みおよび読出し動作は先の実施例と変わら
ない。
こうしてこの実施例によれば、制御ゲート線の電位制御
によって、ブロック消去等の部分消去が可能なＥ　Ｅ　
Ｐ　ＲＯＭが得られる。
以上の実施例では、データ消去時、選択ゲート線に印加
する高電位をｐ型ウェルおよびｎ型基板に印加する高電
位と同じ値にした場合を説明したが、これらは必ずしも
同し値である必要はない。
例えばｐ型ウェルおよびｎ型基板に印加する高電位に対
して、電位差かＩ０Ｖ程度の範囲内で同極性の所定の電
位、例えばデータ書き込みに用いられる中間電位或いは
高電位、さらに例えば５Ｖ程度の外部型Ｆ！、電位等を
選択ゲート線に与えれば、選択ゲートトランジスタのゲ
ート絶縁膜にかかる電界か緩和され、その特性劣化が抑
制されて一定の効果を得ることかできる。部分消去を行
う場合の制御ゲート線電位についても同様である。
［発明の効果］ 以上述べたように本発明によれば、データ消去時に選択
ゲートトランジスタのゲート電極に所定の電位を与える
ことによって、選択ゲートトランジスタのゲート絶縁膜
の破壊を防止して信頼性向上を図ったＥ　Ｅ　Ｐ　ＲＯ
Ｍを得ることかできる。
また本発明によれば、データ消去時に選択された制御ゲ
ート線に所定の電位を与えることによって部分消去を可
能としたＥＥＰＲＯＭを得ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例のＮＡＮＤセル型ＥＥ　Ｐ　
ＲＯＭのデータ消去時の電位関係を示す図、第２図は同
しくデータ消去、書き込みおよび読出しの動作を説明す
るためのタイミング図、第３図は一つのＮＡＮＤセル部
の平面図、第４図および第５図はそれぞれ第３図のＡ−
ＡおよびＢ−Ｂ’断面図、 第６図は他の実施例のＮＯＲ型ＥＥＰＲＯＭのデータ消
去時の電位関係を示す図、 第７図は他の実施例のＮＡＮＤセル型ＥＥＰＲＯＭのデ
ータ消去時の電位関係を示す図、第８図は同じくデータ
消去、書き込みおよび読出しの動作を説明するためのタ
イミング図である。 〜ＩＩ〜〜１４・・メモリトランジスタ、Ｑｓｌ、　　
Ｑｓ２・選択ゲートトランジスタ、１・・ｎ型ンリコン
基板、２・・・ｐ型ウェル、３．・・・ゲート絶縁膜、
４（４、〜４４）・浮遊ゲート、５・・・層間絶縁膜、
６（６、〜６４）・・制御ゲート、４６，４６，６６，
６゜・・・・・・ゲート電極、８〜１０・・ｎ型層（ソ
ース、ドレイン拡散層）、１１・・・ＣＶＤ絶縁膜、１
２・・・ビット線。

Claims (5)

    【特許請求の範囲】
  1. （１）半導体基板上に絶縁膜を介して浮遊ゲートと制御
    ゲートが積層形成された少なくとも一つのメモリトラン
    ジスタとこれに直列接続された選択ゲートトランジスタ
    とを有する不揮発性半導体記憶装置において、メモリト
    ランジスタの制御ゲートを０Ｖとし、基板に高電圧を印
    加してメモリトランジスタの浮遊ゲートの電子を放出さ
    せるデータ消去時、選択ゲートトランジスタのゲート電
    極に基板に印加する高電位と同極性の所定電位を印加す
    るようにしたことを特徴とする不揮発性半導体記憶装置
    。
  2. （２）前記選択ゲートトランジスタのゲート電極に印加
    する所定電位がその下の絶縁膜にかかる電界を弱める値
    に設定されることを特徴とする請求項１記載の不揮発性
    半導体記憶装置。
  3. （３）半導体基板上に絶縁膜を介して浮遊ゲートと制御
    ゲートが積層形成された複数のメモリトランジスタを用
    いたセルアレイを有する不揮発性半導体記憶装置におい
    て、セルアレイ内のメモリトランジスタの制御ゲートを
    ０Ｖとし、基板に高電圧を印加してメモリトランジスタ
    の浮遊ゲートの電子を放出させるデータ消去時、セルア
    レイ内の消去したくないメモリトランジスタの制御ゲー
    トに基板に印加する高電位と同極性の所定電位を印加す
    るようにしたことを特徴とする不揮発性半導体記憶装置
    。
  4. （４）前記消去したくないメモリトランジスタの制御ゲ
    ートに印加する所定電位がその下の絶縁膜にかかる電界
    を弱める値に設定されることを特徴とする請求項３記載
    の不揮発性半導体記憶装置。
  5. （５）前記セルアレイは、複数のメモリトランジスタが
    それらのソース、ドレインを隣接するもの同士で共用す
    る形で直列接続されたＮＡＮＤセルを配列して構成され
    ていることを特徴とする請求項３記載の不揮発性半導体
    記憶装置。
JP9504990A 1990-04-12 1990-04-12 不揮発性半導体記憶装置 Expired - Lifetime JP3099887B2 (ja)

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