JP2667444B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は，浮遊ゲートと制御ゲートを有するメモリト
ランジスタを用いてNANDセルを構成する，ホット・エレ
クトロン注入型の電気的書替え可能な不揮発性半導体記
憶装置に関する。

（従来の技術） 浮遊ゲートを有するメモリトランジスタを用いた，電
気的にデータ書替えを可能とした不揮発性半導体記憶装
置がE²PROMとして知られている。E²PROMのメモリ構造と
して種々のものが提案されているが，なかでも複数のメ
モリセルをそれらのソース，ドレイン拡散層を互いに共
用して直列回路を構成する方式（NANDセル方式）が高集
積化に適したものとして注目されている。

NANDセル型のE²PROMのデータ書込みの方式の一つにホ
ット・エレクトロン注入型がある。これは，選択された
メモリトランジスタを５極管動作させてホット・エレク
トロンを生成し，これを浮遊ゲートに注入するものであ
る。この場合，選択されたメモリトランジスタを含むNA
NDセル内の残りのメモリトランジスタは，制御ゲートに
高電圧を印加して３極管動作させて書込みが生じないよ
うにする。このホット・エレクトロン注入型のNANDセル
を用いたE²PROMにおいて，ホット・エレクトロンを注入
した書込み状態と消去状態のしきい値がいずれも正であ
れば,NANDセル選択用の選択トランジスタは特に必要な
い。書込み時や読出し時，非選択のメモリトランジスタ
については全て制御ゲートを零ボルトにすれば，非選択
のNANDセルでの誤書込みや誤読出しはないからである。
しかしこれは，しきい値マージンがなく，またしきい値
を正に止どめることが難しいという欠点がある。これを
回避するため書込み状態のしきい値が正で，消去状態の
しきい値が負であるようにすると，誤書込みや誤読出し
が生じるから，ビット線とNANDセルの間に選択トランジ
スタを必要とする。消去状態のしきい値が正であって
も，それが零に近い場合には過消去によりしきい値が負
になることが考えられるから，やはり選択トランジスタ
が必要になる。NANDセル毎に選択トランジスタを必要と
することは，高集積化にとって好ましくない。

選択トランジスタを省略するには，メモリトランジス
タをオフセット・ゲート構造とすることが考えられる。
これは，浮遊ゲートがチャネル領域を部分的に覆い，残
りの部分を制御ゲートが覆うようにするものである。と
ころがこのメモリ構造では，浮遊ゲートと制御ゲートを
一つのマスクを用いて自己整合させてパターン形成する
ことができない。即ち，第１ゲート絶縁膜を介して第１
層多結晶シリコン膜を堆積し，これをパターニングして
まず浮遊ゲートを形成し，次に第２ゲート絶縁膜を介し
て第２層多結晶シリコン膜を堆積し，これをパターニン
グして制御ゲートを形成する，という工程を必要とす
る。従って製造工程が複雑である。しかも，浮遊ゲート
と制御ゲートの位置合わせを必要とするから，微細化が
難しい。更に，オフセット・ゲート構造は結局，一つの
NANDセルに必要な選択トランジスタをNANDセルを構成す
る一つ一つのメモリトランジスタに分散させたものと言
うことができ，メモリトランジスタの小型化ができず，
やはり高集積化に向かない。

（発明が解決しようとする課題） 以上述べたようにホット・エレクトロン注入型のNAND
セル方式E²PROMでは，書込み状態のしきい値を正，消去
状態のしきい値を負とした場合，選択トランジスタを必
要とし，これがより一層の高集積化を阻害する原因とな
る。選択トランジスタを設けず，メモリトランジスタを
オフセット・ゲート構造とする方式では，製造工程が複
雑になり，従って素子の微細化が難しく，結局十分な高
集積化が難しい。

本発明は，この様な問題を解決したNANDセル方式のE²
PROMを提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明は，ホット・エレクトロン注入型のメモリトラ
ンジスタを用いたE²PROMにおいて，セルを構成する複数
のメモリトランジスタのうち任意の相隣接する二つのメ
モリトランジスタの間に選択ゲートを設けたことを特徴
とする。更にこの場合，メモリトランジスタは，第１層
膜からなる浮遊ゲートと第２層膜からなる制御ゲートが
自己整合されてパターン形成された構造とし，選択ゲー
トを設ける位置の隣接する二つのメモリトランジスタの
間にはソース，ドレイン拡散層がない領域を設け，この
上に選択ゲートが一部両側のメモリトランジスタの制御
ゲート上に重なるように配設された構成とする。

（作用） 本発明によれば，セル内部に選択トランジスタを挿入
することにより，即ちセル内の任意の相隣接するメモリ
トランジスタのゲート間に本来あるスペースを利用し
て，ここに選択ゲートを作ることにより，選択ゲートの
占有面積を小さいものとすることができる。特に，第１
層および第２層膜によりそれぞれ浮遊ゲートおよび制御
ゲートを構成するメモリトランジスタを作り，任意の相
隣接するメモリトランジスタ間のスペースに第３層膜に
よる選択ゲートを配置した構造とすれば，実質的に選択
トランジスタを非常に小さい面積内に作ることができ
る。これにより，セルとビット線の間に特別にスペース
を用意して選択トランジスタを設ける構造に比べてホッ
ト・エレクトロン注入型のE²PROMの高集積化が図られ
る。選択トランジスタを設ける代わりにメモリトランジ
スタをオフセット構造とするものと比べた場合も，メモ
リトランジスタの微細化が可能であり，製造工程制御も
容易になり，結局信頼性の高い高集積化E²PROMを得るこ
とができる。

（実施例） 以下，本発明の実施例を図面を参照して説明する。

第１図は，一実施例のE²PROMの等価回路である。この
実施例は，二つのメモリトランジスタを間に選択トラン
ジスタを挟んで直列接続して一つのNANDセルを構成した
場合である。図では多数のNANDセルのうち,4個のNANDセ
ルNC₁₁,NC₁₂,NC₂₁,NC₂₂を示している。NANDセルNC
₁₁は，二つメモリトランジスタM₁₁とM₁₂,およびこれら
の間に設けられた選択ゲートS₁₁により構成される。他
のNANDセルも同様である。各NANDセルは，一方のメモリ
トランジスタのドレインが列毎に共通になるようにビッ
ト線BL₁,BL₂,…に接続され，他方のメモリトランジスタ
は行毎にソースが共通になるようにソース線SSに共通接
続される。メモリトランジスタの制御ゲートは行毎に共
通に制御ゲート線CG₁,CG₂,…に共通接続され，選択ゲー
トは，毎行に選択ゲート線SG₁,SG₂,…に共通接続され
る。

第２図（ａ）（ｂ）（ｃ）は，このE²PROMの構造を示
す平面図とそのＡ−Ａ′およびＢ−Ｂ′断面図である。
ここでは，第１図のうち二つのNANDセルNC₁₁,NC₂₁の部
分を示している。メモリアレイは,n型Si基板1₁にメモリ
アレイと周辺回路を分離するために形成されたｐ型ウェ
ル1₂に形成されている。メモリトランジスタは，第１ゲ
ート絶縁膜２を介して浮遊ゲート４（4₁,4₂,…）が形成
され，更に第２ゲート絶縁膜５を介して制御ゲート６
（6₁,6₂,…）が形成され，これらゲート電極に自己整合
されてソース，ドレイン拡散層であるn⁺型層７（7₁,7₂,
…）が形成されている。NANDセル内の二つのメモリトラ
ンジスタ間には，第２図（ｂ）に示すように，ソース，
ドレイン拡散層であるn⁺型層7₂,7₃が分離されて拡散層
のない領域が設けられ，ここをチャネル領域としてこの
上にゲート絶縁膜３を介して選択ゲート８を形成して選
択トランジスタが構成されている。選択ゲート８は，二
つのメモリトランジスタの間に埋め込まれ，一部両側の
制御ゲート6₁,6₂上に重なるように配設されている。素
子形成されたウェハ上はCVD絶縁膜９で覆われ，これに
コンタクト孔が開けられてビット線10が配設されてい
る。

具体的な製造工程例を説明すれば，まずフィールド絶
縁膜11が形成されたウェーハのｐ型ウェル1₂上に熱酸化
により第１ゲート絶縁膜２を形成し，この上に浮遊ゲー
ト形成のための第１層多結晶シリコン膜を堆積する。こ
の第１層多結晶シリコン膜に，行方向の浮遊ゲート分離
を行なうための溝を形成した後，第２ゲート絶縁膜５を
形成し，その上に制御ゲート形成のための第２層多結晶
シリコン膜を堆積する。これら２層の多結晶シリコン膜
を例えばレジストをマスクとして同じパターンにエッチ
ングして，自己整合された浮遊ゲート４と制御ゲート６
を形成する。次にこれら２層のゲートをマスクとしてソ
ース，ドレイン拡散層を形成する。このとき,NANDセル
を構成する二つのメモリトランジスタの間に第２図
（ａ）に破線で示したようにレジストマスク12を形成し
て,n型層が形成されない領域を作る。こうしてメモリト
ランジスタを形成した後，二つのメモリトランジスタの
間のn⁺型層がないチャネル領域上に熱酸化によりゲート
絶縁膜３を形成し，第３層多結晶シリコン膜を堆積して
これをパターニングすることにより，選択ゲート８を形
成する。最後に，全面をCVD絶縁膜９で覆い，これにコ
ンタクト孔を開けてAl膜によるビット線10を配設する。

ここで，選択ゲート８の部分は，第２図（ｂ）に示さ
れるようにn⁺型層7₂,7₃をメモリトランジスタと共用し
てトランジスタを構成した状態としているが，このn⁺型
層7₂,7₃は必ずしも設ける必要はない。このｎ型層7₂,7₃
がなくても，両メモリトランジスタのチャネル領域間の
接続状態を選択ゲート８により制御することができるか
らである。即ち，第２図（ａ）に破線で示したレジスト
12は，両メモリトランジスタ間に精密な位置合わせをも
って形成することは必要ないし，この間を完全に覆う状
態としても差支えない。

このように構成されたE²PROMの動作を，第３図〜第５
図を用いて説明する。メモリトランジスタは，ホット・
エレクトロン注入による書込み状態のしきい値が例えば
3V,消去状態のしきい値が−3Vとする。

第３図は，全面消去の動作時の各部の電圧関係であ
る。基板,p型ウェル，全ビット線におよびソース線SSに
高電圧20Vを印加し，他の端子は全てOVに保つ。これに
より，全メモリトランジスタにおいて浮遊ゲートから電
子が基板に放出され，しきい値が負の消去状態となる。
電子放出を基板側ではなく，制御ゲート側に行なう方法
も可能である。この場合は，上述の電位関係を逆にすれ
ばよい。また制御ゲートをOV,ドレインを20Vとして順次
に電子の放出を行なってもよい。

第４図は,NANDセルNC₁₁内のメモリトランジスタM₁₂に
データ書込みを行なう場合の電位関係である。選択ビッ
ト線BL₁に10V,選択されたNANDセルNC₁₁内の選択された
メモリトランジスタM₁₂につながる制御ゲート線CG₂に10
V,選択されたNANDセルNC₁₁内の他のメモリトランジスタ
M₁₁につながる制御ゲート線CG₁および選択ゲートS₁₁に
つながる選択ゲート線SG₁には高電圧20Vを印加し，非選
択ビット線は5V,その他の端子はOVとする。このとき，
選択されたNANDセルNC₁₁内でメモリトランジスタM₁₁お
よび選択ゲートS₁₁は,3極管動作によりチャネルが導通
し，選択されたメモリトランジスタM₁₂が５極管動作と
なって，ホット・エレクトロンが生成されてこれが浮遊
ゲートに注入され，しきい値が正の書込み状態となる。
選択されたNANDセルNC₁₁と同じ行にあるNANDセルNC₂₁で
は，メモリトランジスタおよび選択ゲートがオンとなる
が全て３極管動作であり，書込みは行われないし，ビッ
ト線が5Vの中間電位であるから，誤消去も生じない。そ
れ以外のNANDセルNC₁₂,NC₂₂では全て選択ゲートがオフ
であるため，やはり書込みは生じない。

第５図は,NANDセルNC₁₁内のメモリトランジスタM₁₂に
ついての選択読出し動作を示す電位関係である。選択ビ
ット線BL₁に1V,選択されたメモリトランジスタの制御ゲ
ート線CG₂をOVとし，選択されたNANDセルNC₁₁内の他の
メモリトランジスタM₁₁につながる制御ゲート線CG₁およ
び選択ゲートS₁₁につながる選択ゲート線SG₁には5Vを印
加する。他の端子はOVとする。このとき，選択されたNA
NDセルNC₁₁内でメモリトランジスタM₁₁および選択ゲー
トS₁₁がオンであり，選択されたメモリトランジスタM₁₂
はその書込み状態（しきい値が3V），消去状態（しきい
値が−3V）に応じてオンまたはオフとなる。選択された
NANDセルと同じ行のNANDセルでは，選択ゲートがオンに
なるがビット線がOVであるため，電流は流れない。これ
ら以外のNANDセルでは選択ゲートがオフであり，やはり
電流は流れない。従って選択ビット線の電流の有無によ
り，“1"または“0"の判別ができる。

以上のようにこの実施例では,NANDセルを構成する二
つのメモリトランジスタの間に選択ゲートを設けてい
る。選択ゲート部は前述のように必ずしもソース，ドレ
イン拡散層が形成されたトランジスタを構成することは
必要ではなく，従って二つのメモリトランジスタ間のソ
ース，ドレイン拡散層を分離するためのマスクは高精度
の寸法や位置合わせを必要とせず，二つのメモリトラン
ジスタ間に本来ある小さいスペースを利用して選択ゲー
トを構成することができる。これにより,NANDセルとビ
ット線の間に特別に選択トランジスタを設ける構成や，
メモリトランジスタ自身をオフセット・ゲート構造とす
るものに比べて，メモリセルの微細化，高集積化が図ら
れる。

ちなみに，トンネル注入による書込み方式の場合に
は，選択ビット線に高電圧（例えば20V）を印加し，選
択されたメモリトランジスタの浮遊ゲートに電子を注入
するので，非選択のNANDセルでの書込みを防止するため
にはNANDセルとビット線の間に選択ゲートを設けること
が不可欠となる。本発明はホット・エレクトロン注入方
式であるため,NANDセル内の中間部に選択ゲートを設け
ることができるのである。

本発明は上記実施例に限られるものではない。例えば
実施例では,NANDセルを２個のメモリトランジスタで構
成したが,3個以上のメモリトランジスタにより構成した
場合にも同様に本発明を適用することができる。例えば
第６図は,3個のメモリトランジスタM₁〜M₃によりNANDセ
ルを構成した例で，メモリトランジスタM₁とM₂の間に選
択ゲートＳを設けている。３個以上のメモリトランジス
タを用いた場合，内部のどこに選択ゲートを設けるかは
任意である。また実施例では，書込み状態と消去状態で
しきい値電圧が正，負に分れ，読出し電圧をOVとする場
合を説明したが，例えば消去状態のしきい値が正の場合
であってもこれがOVに近く，過消去により負になる虞れ
がある場合には，本発明は有効である。

その他本発明はその趣旨を逸脱しない範囲で種々変形
して実施することができる。

［発明の効果］ 以上述べたように本発明によれば，ホット・エレクト
ロン注入型のNANDセル方式のE²PROMであって，メモリト
ランジスタ間の微細なスペースに選択ゲートを設けて高
集積化を図ったE²PROMを実現することができる。

【図面の簡単な説明】

第１図は，本発明の一実施例のE²PROMを示す等価回路
図，第２図（ａ）（ｂ）（ｃ）は，そのE²PROMの構造を
示す平面図とそのＡ−Ａ′およびＢ−Ｂ′断面図，第３
図〜第５図はそのE²PROMの動作を説明するための図，第
６図は他の実施例のNANDセルを示す等価回路図である。 NC₁₁,NC₁₂,NC₂₁,NC₂₂……NANDセル,M₁₁,M₁₂,M₂₁,M₂₂…
…メモリトランジスタ,S₁₁,S₁₂,S₂₁,S₂₂……選択ゲー
ト,BL₁,BL₂……ビット線,CG₁,CG₂,CG₂₁,CG₂₂……制御ゲ
ート線,SG₁,SG₂……選択ゲート線,SS……ソース線,1₁…
…ｎ型Si基板,1₂……ｐ型ウェル,2……第１ゲート絶縁
膜,3……ゲート絶縁膜,4……浮遊ゲート（第１層多結晶
シリコン膜）,5……第２ゲート絶縁膜,6……制御ゲート
（第２層多結晶シリコン膜）,7……n⁺型拡散層,8……選
択ゲート（第３層多結晶シリコン膜）,9……CVD絶縁膜,
10……ビット線,11……フィールド絶縁膜,12……レジス
ト。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】浮遊ゲートと制御ゲートを有する複数のメ
   モリトランジスタでセルアレイを構成し，選択されたメ
   モリトランジスタの浮遊ゲートにホット・エレクトロン
   を注入することによりデータ書込みを行なう電気的書替
   え可能な不揮発性半導体記憶装置において，相隣接する
   直列接続されたメモリトランジスタ間に両メモリトラン
   ジスタ間の接続状態を制御する選択ゲートを設けたこと
   を特徴とする不揮発性半導体記憶装置。
2. 【請求項２】浮遊ゲートと制御ゲートを有する複数のメ
   モリトランジスタでセルアレイを構成し，選択されたメ
   モリトランジスタの浮遊ゲートにホット・エレクトロン
   を注入することによりデータ書込みを行なう電気的書替
   え可能な不揮発性半導体記憶装置において，セルは第１
   層膜と第２層膜によりそれぞれ浮遊ゲートと制御ゲート
   が形成され，セル内の所定の相隣接するメモリトランジ
   スタの間にソース，ドレイン拡散層がない領域が設けら
   れ，この領域を覆い，相隣接するメモリトランジスタの
   制御ゲート上に一部またがる第３層膜による選択ゲート
   を有することを特徴とする不揮発性半導体記憶装置。