JPH021986A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ｌ′７遊ゲートと制御ゲートを１−Ｊｏする
メモリトランジスタを用いてＮＡＮＤセルを構成する。

ホット・エレクトロン注入型の電気的書替え可能な不揮
発性半導体記憶装置に関する。

（従来の技術） 浮遊ゲートを有するメモリトランジスタを用いた。電気
的にデータ書替えを可能とした不揮発性半導体記憶装置
がＥ２　ＦＲＯＭとして知られている。Ｅ２　ＦＲＯＭ
のメモリ構造として種々のものが提案されているが、な
かでも複数のメモリセルをそれらのソース、ドレイン拡
散層を互いに共用して直列回路を構成する方式（ＮＡＮ
−Ｄセル方式）が高集積化に適したものとして注目され
ている。

ＮＡＮＤセル型のＥ２　ＦＲＯＭのデータ書込みの方式
の一つにホット・エレクトロン注入型がある。これは１
選択されたメモリトランジスタを５極管動作させてホッ
ト・エレンＩ・ロンを生成し、これを浮遊ゲートに注入
するものである。

この場合１選択されたメモリトランジスタを含むＮＡＮ
Ｄセル内の残りのメモリトランジスタは、制御ゲートに
高電圧を印加して３極管動作させて書込みが生じないよ
うにする。このホット番エレクトロン注入型のＮＡＮＤ
セルを用いたＥ２　ＦＲＯＭにおいて、ホット・エレク
トロンを注入した書込み状態と消去状態のしきい値がい
ずれも正であれば、ＮＡＮＤセル選択用の選択トランジ
スタは特に必要ない。書込み時や読出し時。

非選択のメモリトランジスタについては全て制御ゲート
を零ボルトにすれば、非選択のＮＡＮＤセルでの誤書込
みや誤読出しはないからである。しかしこれは、しきい
値マージンがなく、またしきい値を正に止どめることが
難しいという欠点がある。これを回避するため書込み状
態のしきい値が正で、消去状態のしきい値が負であるよ
うにすると、誤書込みや誤読出しが生じるから、ビット
線とＮＡＮＤセルの間に選択トランジスタを必要とする
。消去状態のしきい値が正であっても、それが零に近い
場合には過消去によりしきい値が負になることが考えら
れるから、やはり選択トランジスタが必要になる。ＮＡ
ＮＤセル毎に選択トランジスタを必要とすることは、高
集１Ｌ−化にとって好ましくない。

選択トランジスタを省略するには、メモリトランジスタ
をオフセット・ゲート構造とすることが考えられる。こ
れは、浮遊ゲートがチャネル領域を部分的に覆い、残り
の部分を制御ゲートが覆うようにするものである。とこ
ろがこのメモリ構造では、浮遊ゲートと制御ゲートを一
つのマスクを用いて自己整合させてパターン形成するこ
とができない。即ち、第１ゲート絶縁膜を介して第１層
多結晶シリコン膜を堆積し、これをパターニングしてま
ず浮遊ゲートを形成し１次に第２ゲート絶縁膜を介して
第２層多結晶シリコン膜を堆積し。

これをバターニングして制御ゲートを形成する。

という工程を必要とする。従って製造工程が複雑である
。しかも、浮遊ゲートと制御ゲートの位置合わせを必要
とするから、微細化が難しい。更に。

オフセット・ゲート構造は結局、一つのＮＡＮＤセルに
必要な選択トランジスタをＮＡＮＤセルを構成する一つ
一つのメモリトランジスタに分散させたものと言うこと
ができ、メモリトランジスタの小型化ができず、やはり
高集積化に向かない。

（発明が解決しようとする課題） 以上述べたようにホット・エレクトロン注入型のＮＡＮ
Ｄセル方式Ｅ２ＰＲＯＭでは　、！Ｆ込み状態のしきい
値を正、消去状態のしきい値を負とした場合２選択トラ
ンジスタを必要とし、これがより一層の高集積化を阻害
する原因となる。選択トランジスタを設けず、メモリト
ランジスタをオフセット・ゲート構造とする方式では、
製造工程が複雑になり、従って素子の微細化が難しく、
結局十分な高集積化が難しい。

本発明は、この様な問題を解決したＮＡＮＤセル方式の
Ｅ２　ＰＲＯＭを提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明は、ホット・エレクトロン注入型のメモリトラン
ジスタを用いたＮＡＮＤセル構造のＥ２　ＦＲＯＭにお
いて、ＮＡＮＤセルを構成する複数のメモリトランジス
タのうち任意の相隣接する二つのメモリトランジスタの
間に選択ゲートを設けたことを特徴とする。更にこの場
合、メモリトランジスタは、第１層多結晶シリコン膜か
らなるｔデ遊ゲートと第２層多結晶シリコン膜からなる
制御ゲートが自己整合されてパターン形成された構造と
し１選択ゲートを設ける位置の隣接する二つのメモリト
ランジスタの間にはソース、ドレイン拡散層がない領域
を設け、この上に選択ゲートが一部両側のメモリトラン
ジスタの制御ゲート上に宙なるように配設された構成と
する。

（作用） 本発明によれば、ＮＡＮＤセル内部に選択トランジスタ
を挿入することにより、即ちＮＡＮＤセル内の任意の相
隣接するメモリトランジスタのゲート間に本来あるスペ
ースを利用して、ここに選択ゲートを作ることにより１
選択ゲートの占有面積を小さいものとすることができる
。特に、第１層および第２層多結晶シリコン膜によりそ
れぞれｌ？遊ゲートおよび制御Ｉゲートを構成するメモ
リトランジスタを作り、任意のト■隣接するメモリトラ
ンジスタ間のスペースに第３層多結晶シリコン膜による
選択ゲートを配置した構造とすれば、実質的に選択トラ
ンジスタを非常に小さい面積内に作ることができる。こ
れにより、ＮＡＮＤセルとビット線の間に特別にスペー
スを用意して選択トランジスタを設ける構造に比べてホ
ット・エレクトロン注入型のＮＡＮＤセル型Ｅ２　ＦＲ
ＯＭの高集積化か図られる。選択トランジスタを設ける
代わりにメモリトランジスタをオフセット構造とするも
のと比べた場合も、メモリトランジスタの微細化かｉ＋
Ｊ能であり、製造−１−ｆ：ｔ、　１１１１０１１もｄ
易になり。

結局信頼性の高い高集積化Ｅ２１）ＲＯＭをｉすること
ができる。

（実施例） 以下１本発明の実施例を図面を参照して説明する。

第１図は、一実施例のＥ２　ＦＲＯＭの等価回路である
。この実施例は、二つのメモリトランジスタを間に選択
トランジスタを挟んで直列接続して一つのＮＡＮＤセル
を構成した場合である。図では多数のＮＡＮＤセルのう
ち、４個のＮＡＮＤセルＮＣ＋　０．ＮＧ＋　２　、Ｎ
Ｃ２ｒ　ｒ　ＮＣ２□を示している。ＮＡＮＤセルＮＣ
，、は、二つメモリトランジスタＭ１１とＭ１２．およ
びこれらの間に設けられた選択ゲートＳｉｔにより構成
される。他のＮＡＮＤセルも同様である。各ＮＡＮＤセ
ルは、一方のメモリトランジスタのドレインが列毎に共
通になるようにビット線ＢＬｌ、ＢＬ２゜・・・に接続
され、他方のメモリトランジスタは行毎にソースが共通
になるようにソース線ＳＳに共通接続される。メモリト
ランジスタの制御ゲートは行毎に共通に制御ゲート線Ｃ
Ｇ、、ｃｃ２．・・・に共通接続され１選択ゲートは１
行毎に選択ゲート線ｓｃ、、ｓｃ２．・・・に共通接続
される。

第２図（ａ）（ｂ）（ｃ）は、この Ｅ２ＰＲＯＭの構造を示す平面図とそのＡ−Ａ’および
Ｂ−Ｂ’断面図である。ここでは、第１図のうち二つの
ＮＡＮＤセルＮＣ，、、ＮＣ２，の部分を示している。

メモリアレイは、ｎ型Ｓｉ基板１１にメモリアレイと周
辺回路を分離するために形成されたｐ型ウェル１２に形
成されている。

メモリトランジスタは、第１ゲート絶縁膜２を介して浮
遊ゲート４　（４，，４２，・・・）が形成され。

更に第２ゲート絶縁膜５を介して制御ゲート６（６，，
６２，・・・）が形成され、これらゲート電極に自己整
合されてソース、ドレイン拡散層であるｎ＋型層７　（
７＋　、　　７２　、・・・）が形成されている。ＮＡ
ＮＤセル内の二つのメモリトランジスタ間には、第２図
（ｂ）に示すように、ソース、゛　ドレイン拡散層であ
るｎ生型層７２．７３が分離されて拡散層のない領域が
設けられ、ここをチャネル領域としてこの上にゲート絶
縁膜３を介して選択ゲート８を形成して選択トランジス
タが構成されている。選択ゲート８は、二つのメそりト
ランジスタの間に埋め込まれ、一部内側の制御ゲート６
１．６□上に重なるように配設されている。素子形成さ
れたウェハ上はＣＶＤ絶縁膜９で覆われ。

これにコンタクト孔が開けられてビット線１０が配設さ
れている。

具体的な製造工程例を説明すれば、まずフィールド絶縁
膜１１が形成されたウェーハのｐ型ウェル１２上に熱酸
化により第１ゲート絶縁膜２を形成し、この上に浮遊ゲ
ート形成のための”第１層多結晶シリコン膜を堆積する
。このｍ１層多結晶シリコン膜に１行方向の浮遊ゲート
分離を行なうための溝を形成した後、第２ゲート絶縁膜
５を形成し、その上に制御ゲート形成のための第２層多
結晶シリコン膜を堆積する。これら２層の多結晶シリコ
ン膜を例えばレジストをマスクとして同じパターンにエ
ツチングして、自己整合され・た浮遊ゲート４と制御ゲ
ート６を形成する。次にこれら２層のゲートをマスクと
してソース、ドレ・イン拡散層を形成する。このとき、
ＮＡＮＤセルを構成する二つのメモリトランジスタの間
に第２図（ａ）に破線で示したようにレジストマスク１
２を形成して、ｎ型層が形成されない領域を作る。こう
してメモリトランジスタを形成した後、二つのメモリト
ランジスタの間のｎ＋型層がないチャネル領域上に熱酸
化によりゲート絶縁膜３を形成し、第３層多結晶シリコ
ン膜を堆積してこれをバターニングすることにより１選
択ゲート８を形成する。

最後に、全面をＣＶＤ絶縁膜９で覆い、これにコンタク
ト孔を開けてＡ、ｌ？膜によるビット線１０を配設する
。

ここで１選択ゲート８の部分は、第２図（ｂ）に示され
るようにｎ＋型層７□、７３をメモリトランジスタと共
用してトランジスタを構成した状態としているが、この
ｎ十型層７２．７３は必ずしも設ける必要はない。この
ｎ型層７２，７３がなくても１両メモリトランジスタの
チャネル領域間の接続状態を選択ゲ〜１・８により制御
することかできるからである。即ち、第２図（ａ）に（
ｄｌ　ｇＱで示したレジスト１２は１両メモリトランジ
スタ間に精密な位置合わせをもって形成することは必要
ないし、この間を完全に覆う状態としても差支えない。

このように構成されたＥ２　ＦＲＯＭの動作を。

第３図〜第５図を用いて説明する。メモリトランジスタ
は、ホット・エレクトロン注入による書込み状態のしき
い値が例えば３Ｖ、消去状態のしきい値が一３ｖとする
。

第３図は、全面消去の動作時の各部の電圧関係である。

基板、ｐ型ウェル、全ビット線におよびソース線ＳＳに
高電圧２０Ｖを印加し、他の端子は全てＯｖに保つ。こ
れにより、全メモリトランジスタにおいて浮遊ゲートか
ら電子が基板に放出され、しきい値が負の消去状態とな
る。電子放出を基板側ではなく、制御ゲート側に行なう
方法も可能である。この場合は、上述の電位関係を逆に
すればよい。また制御ゲートをＯｖ、ドレインを２０Ｖ
として順次に電子の放出を行なってもよい。

第４図は、ＮＡＮＤセルＮＣＩ　ｌ内のメモリトランジ
スタＭ１２にデータ書込みを行なう場合の電位関係であ
る。選択ビット線ＢＬｌに１０■。

選択されたＮＡＮＤセルＮＣ，１内の選択されたメモリ
トランジスタＭ、２につながる制御ゲート線ＣＧ２１．
：１．ＯＶ、選択されたＮＡＮＤセルＮＣ，１内の他の
メモリトランジスタＭｌ　ｌにつながる制御ゲート線Ｃ
Ｇ、および選択ゲートＳｌｌにつながる選択ゲート線Ｓ
Ｇｌには高電圧２０Ｖを印加し、非選択ビット線は５Ｖ
、その他の端子はＯｖとする。このとき９選択されたＮ
ＡＮＤセルＮＣ，、内でメモリトランジスタＭｌ　１お
よび選択ゲートＳ１１は、３極管動作によりチャネルが
導通し８選択されたメモリトランジスタＭ１２が５極管
動作となって、ホラ上・エレクトロンが生成されてこれ
が浮遊ゲートに注入され、しきい値が正の書込み状態と
なる。選択されたＮＡＮＤセルＮＣ，、と同じ行にある
ＮＡＮＤセルＮＣ２１では、メモリトランジスタおよび
選択ゲートがオンとなるが全て３極管動作であり、書込
みは行われないし、ビット線が５ｖの中間電位であるか
ら、誤消去も生じない。それ以外のＮＡＮＤセルＮＣ，
□＋　Ｎ　Ｃ２２では全て選択ゲートがオフであるため
、やはり書込みは生じない。

第５図は、ＮＡＮＤセルＮＣｔ　ｒ内のメモリトランジ
スタＭ１２についての選択読出し動作を示す電位関係で
ある。選択ビット線ＢＬ、に１Ｖ１選択されたメモリト
ランジスタの制御ゲート線ＣＧ２をＯｖとし２選択され
たＮＡＮＤセルＮＣ，、内の他のメモリトランジスタＭ
１１につながる制御ゲート線ＣＧ、および選択ゲートＳ
１１につながる選択ゲート線ＳＧ、には５ｖを印加する
。池の端ｊ′・はＯＶとする。このとき、ｇ択されたＮ
ＡＮＤセルＮＣＩ　ｌ内でメモリトランジスタＭ１１お
よび選択ゲートＳ１１がオンであり１選択されたメモリ
トランジスタＭ１２はその書込み状態（しきい値が３ｖ
）、消去状態（しきい値が一３Ｖ）に応じてオンまたは
オフ゛となる。

選択されたＮＡＮＤセルと同じ行のＮＡＮＤセルでは１
選択ゲートがオンになるがビット線がＯｖであるため、
電流は流れない。これら以外のＮＡＮＤセルでは選択ゲ
ートがオフであり、やはり電流は流れない。従って選択
ビット線の電流の釘無により、“１”または“０“の判
別ができる。

以上のようにこの実施例では、ＮＡＮＤセルを構成する
二つのメモリトランジスタの間に選択ゲートを設けてい
る。選択ゲート部は前述のように必ずしもソース、ドレ
イン拡散層が形成されたトランジスタを構成することは
必要ではなく、従って二つのメモリトランジスタ間のソ
ース、ドレイン拡散層を分離するためのマスクは高精度
の寸法や位置合わせを必要とせす、二つのメモリトラン
ジスタ間に本来ある小さいスペースを利用して選択ゲー
トを構成することができる。これにより。

ＮＡＮＤセルとビット線の間に特別に選択トランジスタ
を設ける構成や、メモリトランジスタ自身をオフセット
・ゲート構造とするものに比べて。

メモリセルの微細化、高集積化が図られる。

ちなみに、トンネル注入による書込み方式の場合には１
選択ビット線に高電圧（例えば２０Ｖ）を印加し１選択
されたメモリトランジスタの浮遊ゲートに電子を注入す
るので、非選択のＮＡＮＤセルでの書込みを防止するた
めにはＮＡＮＤセルとビット線の間に選択ゲートを設け
ることが不可欠となる。本発明はホット・エレクトロン
注入方式であるため、ＮＡＮＤセル内の中間部に選択ゲ
ートを設けることができるのである。

本発明は上記実施例に限られるものではない。

例えば実施例では、ＮＡＮＤセルを２個のメモリトラン
ジスタで構成したが、３個以上のメモリトランジスタに
より構成した場合にも同様に本発明を適用することかで
きる。例えば第６図は、３個のメモリトランジスタＭ１
〜Ｍ、によりＮＡＮＤセルを構成した例で、メモリトラ
ンジスタＭ１とＭ２の間に選択ゲートＳを設けている。

３個以上のメモリトランジスタを用いた場合、内部のど
こに選択ゲートを設けるかは任意である。また実施例で
は、書込み状態と消去状態でしきい値電圧が正、負に分
れ、読出し電圧をＯｖとする場合を説明したが１例えば
消去状態のしきい値が正の場合であってもこれがＯＶに
近く、過消去により負になる虞れがある場合には１本発
明は何効である。

その池水発明はその趣旨を逸脱しない範囲で種々変形し
て実施することができる。

［発明の効果］ 以上述べたように本発明によれば、ホット・エレクトロ
ン注入型のＮＡＮＤセル方式のＥ２　ＦＲＯＭであって
、メモリトランジスタ間の微細なスペースに選択ゲート
を縁けて高集積化を図ったＥ２　ＦＲＯＭを実現するこ
とかできる。

【図面の簡単な説明】

第１図は９本発明の一実施例のｃ：　ｐＲｏＭを示す等
価回路図、第２図（ａ）（ｂ）（Ｃ）は。 そのＥ２ＰＲＯＭの構造を示す平面図とそのＡ−Ａ′お
よびＢ−Ｂ’断面図、第３図〜第５図はそのＥ２　ＦＲ
ＯＭの動作を説明するための図、第６図は他の実施例の
ＮＡＮＤセルを示す等価回路図である。 ＮＣ，ｌ・　ＮＣ１２・　ＮＣ２１・　ＮＣ２２−°。 ＮＡＮＤセル、Ｍ、、、Ｍ、□、Ｍ２１．Ｍ２２・・・
メモリトランジスタＩ　　ＳＩ　ｌ　＋　　ｓ、□＋Ｓ
２１＋Ｓ２２・・・選択ゲート、ＢＬＩ　、ＢＬ２・・
・ビット線。 ＣＧＩ　、ＣＧ２　、ＣＧ２　Ｉ、ＣＧ２２・・・制御
ゲート線、ＳＧＩ、ＳＧ２・・・選択ゲート線、ＳＳ・
・・ソース線、１１・・・口型Ｓｉ基板、１．・・・ｐ
型ウェル、２・・・第１ゲート絶縁膜、３・・・ゲート
絶縁膜、４・・・浮遊ゲート（第１層多結晶シリコン膜
）。 ５・・・第２ゲート絶縁膜、６・・・制御ゲート（第２
層多結晶シリコン膜）、７・・・ｎ＋型型数散層８・・
・選択ゲート（第３層多結晶シリコン膜）。 ９・・・ＣＶＤ絶縁膜、１０・・・ビット線、１１・・
・フィールド絶縁膜、１２・・・レジスト。 出願人代理人　弁理士　鈴江武彦 Ｌ１ ＢＬ２ 第２ 図 ＢＬ１＝２０Ｖ ＢＬ２＝　２０Ｖ 口主面編云 ］ 第 図 ＢＬ１＝１０Ｖ ＢＬ２＝　５Ｖ ＢＬ１＝ＩＶ ＢＬ２＝ＯＶ ［甚仄刀］ 第 図 第５図 Ｌ Ｇ１ Ｓ Ｓ 第６図

Claims (2)

【特許請求の範囲】
1. （１）浮遊ゲートと制御ゲートを有するメモリトランジ
   スタが複数個直列接続されてＮＡＮＤセルを構成し、選
   択されたメモリトランジスタを５極管動作させてホット
   ・エレクトロンを浮遊ゲートに注入することによりデー
   タ書込みを行なう電気的書替え可能な不揮発性半導体記
   憶装置において、ＮＡＮＤセル内の所定の相隣接するメ
   モリトランジスタ間に両メモリトランジスタ間の接続状
   態を制御する選択ゲートを設けたことを特徴とする不揮
   発性半導体記憶装置。
2. （２）浮遊ゲートと制御ゲートを有するメモリトランジ
   スタが複数個直列接続されてＮＡＮＤセルを構成し、選
   択されたメモリトランジスタを５極管動作させてホット
   ・エレクトロンを浮遊ゲートに注入することによりデー
   タ書込みを行なう電気的書替え可能な不揮発性半導体記
   憶装置において、ＮＡＮＤセルは第１層多結晶シリコン
   膜と第２層多結晶シリコン膜によりそれぞれ浮遊ゲート
   と制御ゲートが形成され、ＮＡＮＤセル内の所定の相隣
   接するメモリトランジスタの間にソース、ドレイン拡散
   層がない領域が設けられ、この領域を覆い、相隣接する
   メモリトランジスタの制御ゲート上に一部またがる第３
   層多結晶シリコン膜による選択ゲートを有することを特
   徴とする不揮発性半導体記憶装置。