JPH0577189B2 - - Google Patents
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- JPH0577189B2 JPH0577189B2 JP19624685A JP19624685A JPH0577189B2 JP H0577189 B2 JPH0577189 B2 JP H0577189B2 JP 19624685 A JP19624685 A JP 19624685A JP 19624685 A JP19624685 A JP 19624685A JP H0577189 B2 JPH0577189 B2 JP H0577189B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はトランジスタに関し、特に電気的に書
換え可能な不揮発性半導体メモリに用いるトラン
ジスタに関する。
換え可能な不揮発性半導体メモリに用いるトラン
ジスタに関する。
従来、この種のトランジスタは、第４図に示す
ように、ソース領域４２とドレイン領域４３との
間のチヤネル領域を横切るように浮遊ゲート電極
４１を設け、更に浮遊ゲート電極４１上に絶縁膜
を介して浮遊ゲート電極４１と容量結合する制御
ゲート電極４４を設けていた。
ように、ソース領域４２とドレイン領域４３との
間のチヤネル領域を横切るように浮遊ゲート電極
４１を設け、更に浮遊ゲート電極４１上に絶縁膜
を介して浮遊ゲート電極４１と容量結合する制御
ゲート電極４４を設けていた。
このトランジスタへの情報の書込みはホツトキ
ヤリア注入、或は、トンネル注入等の方法によつ
て浮遊ゲート電極４１へ電荷を注入し、ソース領
域４２及びドレイン領域４３間のチヤネル電導度
を変化させることにより行われる。例えば、Ｎチ
ヤネル型のトランジスタの場合には、浮遊ゲート
電極４１に電子を注入し負に帯電させることによ
つてしきい電圧を上昇させて書込みを行い、正孔
を注入して正に帯電させることによつてしきい電
圧を低下させて消去を行う。制御ゲート電極４４
に書込み後のしきい電圧と、消去後のしきい電圧
との中間の電圧を印加することによつて、チヤネ
ルが導通状態であれば低レベルデータ（以下、デ
ータ“０”と記す）、非導通状態れば高レベルデ
ータ（以下、データ“１”と記す）として記憶情
報を読出すことができる。
ヤリア注入、或は、トンネル注入等の方法によつ
て浮遊ゲート電極４１へ電荷を注入し、ソース領
域４２及びドレイン領域４３間のチヤネル電導度
を変化させることにより行われる。例えば、Ｎチ
ヤネル型のトランジスタの場合には、浮遊ゲート
電極４１に電子を注入し負に帯電させることによ
つてしきい電圧を上昇させて書込みを行い、正孔
を注入して正に帯電させることによつてしきい電
圧を低下させて消去を行う。制御ゲート電極４４
に書込み後のしきい電圧と、消去後のしきい電圧
との中間の電圧を印加することによつて、チヤネ
ルが導通状態であれば低レベルデータ（以下、デ
ータ“０”と記す）、非導通状態れば高レベルデ
ータ（以下、データ“１”と記す）として記憶情
報を読出すことができる。
このような、従来のトランジスタを集積化して
メモリ装置として用いる場合には、第５図に示す
ように、セレクト用のトランジスタQ1とメモリ
用のトランジスタM1とを直列に接続し、２個の
トランジスタで１メモリセルを構成する。この理
由は、同一ビツト線に複数個のメモリ用のトラン
ジスタM1を単独で接続すると、選択したトラン
ジスタMiの情報を読出す時に、他にチヤネルの
導通したメモリ用のトランジスタがあると、ビツ
ト線からみれば常に導通経路が存在することにな
り、選択したメモリ用のトランジスタの導通、非
導通を判別できなくなるからである。
メモリ装置として用いる場合には、第５図に示す
ように、セレクト用のトランジスタQ1とメモリ
用のトランジスタM1とを直列に接続し、２個の
トランジスタで１メモリセルを構成する。この理
由は、同一ビツト線に複数個のメモリ用のトラン
ジスタM1を単独で接続すると、選択したトラン
ジスタMiの情報を読出す時に、他にチヤネルの
導通したメモリ用のトランジスタがあると、ビツ
ト線からみれば常に導通経路が存在することにな
り、選択したメモリ用のトランジスタの導通、非
導通を判別できなくなるからである。
上記したように、従来の電気的に書換え可能な
浮遊ゲート型不揮発性メモリにおいては、１メモ
リセルを２個のトランジスタで構成する必要があ
り、装置の小型化に障害となつていた。
浮遊ゲート型不揮発性メモリにおいては、１メモ
リセルを２個のトランジスタで構成する必要があ
り、装置の小型化に障害となつていた。
一方、マスクROM（製造工程中で記憶情報が
固定され、書換え不可能なROM）においては、
第６図に示すように、１個のセレクト用のトラン
ジスタQ1に複数個のメモリ用のトランジスタM1
〜Miを直列接続し、トランジスタQ1とトランジ
スタM1〜Miとの全体に１個のビツト線Ｂと接続
するドレインＤ及び１個のソースＳを割当てるこ
とによつて、全体の集積度を向上させるセルアレ
イの構成方法（以後、縦積みROMと記す）が実
用化されている。
固定され、書換え不可能なROM）においては、
第６図に示すように、１個のセレクト用のトラン
ジスタQ1に複数個のメモリ用のトランジスタM1
〜Miを直列接続し、トランジスタQ1とトランジ
スタM1〜Miとの全体に１個のビツト線Ｂと接続
するドレインＤ及び１個のソースＳを割当てるこ
とによつて、全体の集積度を向上させるセルアレ
イの構成方法（以後、縦積みROMと記す）が実
用化されている。
次に、第６図を用いて縦積みROMを読出し方
法を説明する。理解し易いように、素子はすべて
Ｎチヤネル型とする。
法を説明する。理解し易いように、素子はすべて
Ｎチヤネル型とする。
トランジスタM1〜Miはそれぞれデータ“１”
に対応するものは、しきい電圧約1Vのエンハン
スメント状態に、データ“０”に対応するものは
デプレシヨン状態に形成されている。トランジス
タM1のデータを読出すには、ビツト線Ｂを高電
位に保ち、トランジスタQ1のゲートの電極GSを
高電位に保つて導通させ、選択されたトランジス
タM1のゲート電極GM10Vに、トランジスタM2
〜Miのゲート電極GM2〜GMiを5Vに保つ。この
とき、トランジスタM2〜Miのチヤネルはデータ
“１”又はデータ“０”にかかわらずすべて導通
となる。一方、選択されたトランジスタM1はデ
ータ“０”あればデプレシヨン状態であから導通
し、データ“１”であれば非導通である。こうし
て、トランジスタM1〜Miの導通又は非導通は選
択されたトランジスタM1の導通又は非導通によ
つて決定できるから、トランジスタM1の情報を
読出すことができる。
に対応するものは、しきい電圧約1Vのエンハン
スメント状態に、データ“０”に対応するものは
デプレシヨン状態に形成されている。トランジス
タM1のデータを読出すには、ビツト線Ｂを高電
位に保ち、トランジスタQ1のゲートの電極GSを
高電位に保つて導通させ、選択されたトランジス
タM1のゲート電極GM10Vに、トランジスタM2
〜Miのゲート電極GM2〜GMiを5Vに保つ。この
とき、トランジスタM2〜Miのチヤネルはデータ
“１”又はデータ“０”にかかわらずすべて導通
となる。一方、選択されたトランジスタM1はデ
ータ“０”あればデプレシヨン状態であから導通
し、データ“１”であれば非導通である。こうし
て、トランジスタM1〜Miの導通又は非導通は選
択されたトランジスタM1の導通又は非導通によ
つて決定できるから、トランジスタM1の情報を
読出すことができる。
上記した縦積みROMの構成方法を、電気的に
書換え可能な不揮発性メモリ装置に適用できれ
ば、従来装置に比して、小型の不揮発性メモリ装
置を実現すできることになるが、従来のメモリ用
のトランジスタでは、次に述べるような欠点があ
り実現が困難である。
書換え可能な不揮発性メモリ装置に適用できれ
ば、従来装置に比して、小型の不揮発性メモリ装
置を実現すできることになるが、従来のメモリ用
のトランジスタでは、次に述べるような欠点があ
り実現が困難である。
従来のトランジスタを、第６図に示すマスク
ROMのメモリ用のトランジスタの代りに配置し
たとする。なお、トランジスタの浮遊ゲート電極
への電荷注入方法は任意のものでよい。前述した
ように、データ“０”に対応するトランジスタは
デプレシヨン状態とならなければならないが、こ
れは、浮遊ゲート電極に正孔を注入することによ
り容易に達成できる。一方、データ“１”に対応
するトランジスタは、しきい電圧が読出し時にゲ
ート電極に印加される高電圧よりも低いエンハン
スメント状態でなければならない。（先の、マス
クROMの例では、読出し時の高電圧が5V、エン
ハンスメント状態のしきい電圧が約1Vであつ
た。）ことは、読出し時に、非選択のメモル用の
トランジスタをデータ“１”又は“０”にかかわ
らず導通状態とするためである。
ROMのメモリ用のトランジスタの代りに配置し
たとする。なお、トランジスタの浮遊ゲート電極
への電荷注入方法は任意のものでよい。前述した
ように、データ“０”に対応するトランジスタは
デプレシヨン状態とならなければならないが、こ
れは、浮遊ゲート電極に正孔を注入することによ
り容易に達成できる。一方、データ“１”に対応
するトランジスタは、しきい電圧が読出し時にゲ
ート電極に印加される高電圧よりも低いエンハン
スメント状態でなければならない。（先の、マス
クROMの例では、読出し時の高電圧が5V、エン
ハンスメント状態のしきい電圧が約1Vであつ
た。）ことは、読出し時に、非選択のメモル用の
トランジスタをデータ“１”又は“０”にかかわ
らず導通状態とするためである。
しかしながら、通常のメモリ用のトランジスタ
において、書込み後、すなわち、電子注入後のし
きい電圧を希望する値にそろえることは非常に離
しい。一般に、電子の注入量は書込み条件（書込
電圧、書込時間等）によつて大きく変化する。ま
た、不揮発性の観点からも、書込データの信頼性
を高めるために、充分な電子注入を行うのが望ま
しい。従つて、データ“１”に対応するトランジ
スタのしきい電圧を希望する値にそろえるため
に、浮遊ゲート電極への電子注入量を制御するこ
とによつて行うことは、困難であるばかりでなく
望ましいことではない。
において、書込み後、すなわち、電子注入後のし
きい電圧を希望する値にそろえることは非常に離
しい。一般に、電子の注入量は書込み条件（書込
電圧、書込時間等）によつて大きく変化する。ま
た、不揮発性の観点からも、書込データの信頼性
を高めるために、充分な電子注入を行うのが望ま
しい。従つて、データ“１”に対応するトランジ
スタのしきい電圧を希望する値にそろえるため
に、浮遊ゲート電極への電子注入量を制御するこ
とによつて行うことは、困難であるばかりでなく
望ましいことではない。
上述した従来のトランジスタは、電子注入後の
しきい電圧を希望する値にそろえることが困難で
あり、高集積化に適した縦積みROM構造を実現
できないという欠点がある。
しきい電圧を希望する値にそろえることが困難で
あり、高集積化に適した縦積みROM構造を実現
できないという欠点がある。
本発明の目的は、縦積みROM構造を実現する
のに適したトランジスタを提供することにある。
のに適したトランジスタを提供することにある。
本発明のトランジスタは、一導電型の半導体基
板と、該半導体上に設ける前記半導体基板と逆導
電型を有するソース領域及びドレイン領域と、該
ソース領域とドレイン領域との間のチヤネル領域
上に設けられたゲート絶縁膜と、前記ソース領域
から前記ドレインにわたつて浮遊ゲート電極に覆
われた第１のチヤネル領域と前記ソース領域から
前記ドレインにわたつて浮遊ゲート電極に覆われ
ない第２のチヤネル領域とを並列に設け前記第１
および第２の領域を含むチヤネル領域全体を覆う
ように設けられた制御ゲート電極とを有するトラ
ンジスタにおいて、前記浮遊ゲート電極に覆われ
ておらずメモリ機能を持たない前記チヤネル領域
のしきい電圧が前記浮遊ゲート電極に覆われたメ
モリ機能を有する前記チヤネル領域の低レベル書
込後のしきい電圧よいも高くかつ高レベル書込後
のしきい電圧よるも低く設定されるように前記浮
遊ゲート電極を設けて構成される。
板と、該半導体上に設ける前記半導体基板と逆導
電型を有するソース領域及びドレイン領域と、該
ソース領域とドレイン領域との間のチヤネル領域
上に設けられたゲート絶縁膜と、前記ソース領域
から前記ドレインにわたつて浮遊ゲート電極に覆
われた第１のチヤネル領域と前記ソース領域から
前記ドレインにわたつて浮遊ゲート電極に覆われ
ない第２のチヤネル領域とを並列に設け前記第１
および第２の領域を含むチヤネル領域全体を覆う
ように設けられた制御ゲート電極とを有するトラ
ンジスタにおいて、前記浮遊ゲート電極に覆われ
ておらずメモリ機能を持たない前記チヤネル領域
のしきい電圧が前記浮遊ゲート電極に覆われたメ
モリ機能を有する前記チヤネル領域の低レベル書
込後のしきい電圧よいも高くかつ高レベル書込後
のしきい電圧よるも低く設定されるように前記浮
遊ゲート電極を設けて構成される。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例の平面図、第２図は
第１図に示すトランジスタのＡ−A′線断面図で
ある。本実施例は、本発明を三層多結晶シリコン
構造のＮチヤネル型メモリ用のトランジスタに適
用したものである。
第１図に示すトランジスタのＡ−A′線断面図で
ある。本実施例は、本発明を三層多結晶シリコン
構造のＮチヤネル型メモリ用のトランジスタに適
用したものである。
第１図及び第２図に示すように、Ｐ型単結晶シ
リコン基板１上にＮ型領域であるソース領域２及
びドレイン領域３と、第１のゲート酸化膜４と、
ソース領域２からドレイン領域３にわたつてチヤ
ネル領域の一部５を覆うように第２層の多結晶シ
リコンから成る浮遊ゲート電極６が形成される。
また、浮遊ゲート電極６は厚いフイールド酸化膜
７上で第１層の多結晶シリコンからなる書込み電
極８上に延在し、書込み電極８と浮遊ゲート電極
６とは薄いトンネル酸化膜９で絶縁されている。
さらに、浮遊ゲート電極６及び浮遊ゲート電極６
に覆われでいないチヤネル領域１０上には、第２
のゲート酸化膜１１を介して、第３層を多結晶シ
リコンから成る制御ゲート電極１２が設けられ
る。
リコン基板１上にＮ型領域であるソース領域２及
びドレイン領域３と、第１のゲート酸化膜４と、
ソース領域２からドレイン領域３にわたつてチヤ
ネル領域の一部５を覆うように第２層の多結晶シ
リコンから成る浮遊ゲート電極６が形成される。
また、浮遊ゲート電極６は厚いフイールド酸化膜
７上で第１層の多結晶シリコンからなる書込み電
極８上に延在し、書込み電極８と浮遊ゲート電極
６とは薄いトンネル酸化膜９で絶縁されている。
さらに、浮遊ゲート電極６及び浮遊ゲート電極６
に覆われでいないチヤネル領域１０上には、第２
のゲート酸化膜１１を介して、第３層を多結晶シ
リコンから成る制御ゲート電極１２が設けられ
る。
チヤネル領域に、Ｐ型であるホウ素をイオン打
込みすることによつて、浮遊ゲート電極６に覆わ
れていない領域１０のしきい電圧は約1Vに設定
される。また、浮遊ゲート電極６下のチヤネル領
域５にも同時にホウ素をイオン打込みしている
が、チヤネル領域５は浮遊ゲート電極６の帯電状
態によつて、任意のしきい電圧となり得る。
込みすることによつて、浮遊ゲート電極６に覆わ
れていない領域１０のしきい電圧は約1Vに設定
される。また、浮遊ゲート電極６下のチヤネル領
域５にも同時にホウ素をイオン打込みしている
が、チヤネル領域５は浮遊ゲート電極６の帯電状
態によつて、任意のしきい電圧となり得る。
このトランジスタに書込みすなわち電子注入を
行うには、書込電極８を低電位に保ち、制御ゲー
ト電極１２に正の高電圧を印加する。制御ゲート
電極１２と容量結合された浮遊ゲート電極６は正
の高電位となり、書込電極８からトンネル酸化膜
９を通つて電子が浮遊ゲート電極６に注入され
る。
行うには、書込電極８を低電位に保ち、制御ゲー
ト電極１２に正の高電圧を印加する。制御ゲート
電極１２と容量結合された浮遊ゲート電極６は正
の高電位となり、書込電極８からトンネル酸化膜
９を通つて電子が浮遊ゲート電極６に注入され
る。
消去、すなわち、正孔注入を行うには、制御ゲ
ート電極１２を低電位に保ち書込電極８に正の高
電圧を印加する。この電界によつて、浮遊ゲート
電極６から書込電極８に電子が注入され、実効的
に浮遊ゲート電極６に正孔が注入されることにな
る。上記のような、書込み又は消去動作を行つた
後に、本実施例のメモリ用のトランジスタは次の
ような読出し特性を有する。
ート電極１２を低電位に保ち書込電極８に正の高
電圧を印加する。この電界によつて、浮遊ゲート
電極６から書込電極８に電子が注入され、実効的
に浮遊ゲート電極６に正孔が注入されることにな
る。上記のような、書込み又は消去動作を行つた
後に、本実施例のメモリ用のトランジスタは次の
ような読出し特性を有する。
消去されたトランジスタは制御ゲート電極１２
を0Vに設定したときに、浮遊ゲート電極６が充
分に正に帯電しているから浮遊ゲート電極６下の
チヤネル領域５は導通状態となる。一方、制御ゲ
ート電極１２下のチヤネル領域１０はしきい電圧
約1Vのエンハンスメント状態であるから非導通
である。トランジスタ全体としては、デプレシヨ
ン状態とエンハンスメント状態の２個のトランジ
スタが並列に接続されたものと等価になり（第７
図参照）、ソース・ドレイン間は制御ゲート電圧
0Vで導通状態となる。
を0Vに設定したときに、浮遊ゲート電極６が充
分に正に帯電しているから浮遊ゲート電極６下の
チヤネル領域５は導通状態となる。一方、制御ゲ
ート電極１２下のチヤネル領域１０はしきい電圧
約1Vのエンハンスメント状態であるから非導通
である。トランジスタ全体としては、デプレシヨ
ン状態とエンハンスメント状態の２個のトランジ
スタが並列に接続されたものと等価になり（第７
図参照）、ソース・ドレイン間は制御ゲート電圧
0Vで導通状態となる。
書込みの行われたトランジスタは、制御ゲート
電極１２を0Vに設定したとき、浮遊ゲート電極
６が充分に負に帯電しているから浮遊ゲート電極
６下のチヤネル領域５は非導通となる。また、制
御ゲート電極１２下のチヤネル領域１０も非導通
であり、トランジスタ全体としては非導通状態で
ある。一方、制御ゲート電極１２を5Vに設定し
たときは、浮遊ゲート電極６が充分に負に帯電し
ている場合には浮遊ゲート電極６下のチヤネル領
域５は非導通となるが、制御ゲート電極１２下の
チヤネル領域１０は導通状態となる。メモリ機能
を有するチヤネル領域と、メモリ機能のないしき
い電圧約1Vのチヤネル領域とが並列に存在する
から、トランジスタ全体としては、浮遊ゲート電
極６に注入される電子量にかかわらずしきい電圧
が1V以上になることはない。すなわち、書込み
後のしきい電圧を浮遊ゲート電極６に注入される
電子の量ではなく、制御ゲート電極１２下のメモ
リ機能を有しないチヤネル領域１０のしきい電圧
の制御によつて行える。
電極１２を0Vに設定したとき、浮遊ゲート電極
６が充分に負に帯電しているから浮遊ゲート電極
６下のチヤネル領域５は非導通となる。また、制
御ゲート電極１２下のチヤネル領域１０も非導通
であり、トランジスタ全体としては非導通状態で
ある。一方、制御ゲート電極１２を5Vに設定し
たときは、浮遊ゲート電極６が充分に負に帯電し
ている場合には浮遊ゲート電極６下のチヤネル領
域５は非導通となるが、制御ゲート電極１２下の
チヤネル領域１０は導通状態となる。メモリ機能
を有するチヤネル領域と、メモリ機能のないしき
い電圧約1Vのチヤネル領域とが並列に存在する
から、トランジスタ全体としては、浮遊ゲート電
極６に注入される電子量にかかわらずしきい電圧
が1V以上になることはない。すなわち、書込み
後のしきい電圧を浮遊ゲート電極６に注入される
電子の量ではなく、制御ゲート電極１２下のメモ
リ機能を有しないチヤネル領域１０のしきい電圧
の制御によつて行える。
第３図は第１図に示すトランジスタを用いて縦
積みROM構造としたセルアレイの平面図であ
る。
積みROM構造としたセルアレイの平面図であ
る。
第３図に示すように、１個のセレクト用のトラ
ンジスタQ1に３個のメモリ用のトランジスタM1
〜M3が直列接続される。
ンジスタQ1に３個のメモリ用のトランジスタM1
〜M3が直列接続される。
第３図において、書込電極８を0Vに保ちトラ
ンジスタM1〜M3の制御ゲート電極GM1〜GM3
に20Vを印加すると、前述したように、トンネル
酸化膜９を通して浮遊ゲート電極に電子が注入さ
れる。この操作によつてトランジスタM1〜M3の
浮遊ゲート電極６下のチヤネル領域５のしきい電
圧は5V以上となり、記憶データはデータ”１”
となる。
ンジスタM1〜M3の制御ゲート電極GM1〜GM3
に20Vを印加すると、前述したように、トンネル
酸化膜９を通して浮遊ゲート電極に電子が注入さ
れる。この操作によつてトランジスタM1〜M3の
浮遊ゲート電極６下のチヤネル領域５のしきい電
圧は5V以上となり、記憶データはデータ”１”
となる。
次に、例えば、トランジスタM1に選択的にデ
ータ“０”を書込む（すなわち、消去する）に
は、トランジスタM1の制御ゲート電極GM1に0V
を、他の非選択トランジスタM2，M3の制御ゲー
ト電極GM2，GM3に10Vの中間電位を印加し、
かつ、書込電極８に20Vを印加する。選択された
トランジスタM1のトンネル酸化膜９には、書込
電圧によつて大きな電界が発生し、浮遊ゲート電
極６中の電子がトンネル現象によつて書込電極８
に放出される。その結果、浮遊ゲート電極６は正
に帯電し、デプレシヨン状態となりデータ“０”
が書込まれる。この操作の間、他の非選択のトラ
ンジスタM2，M3においては、制御ゲート電極
GM2，GM3に10Vの中間電位が印加されている
ために、トンネル酸化膜９に電子放出が起きるの
に必要な電界が印加されず、電荷の移動は生じな
い。従つて、任意のメモリ用のトランジスタにデ
ータ“０”を書込むことが可能になる。
ータ“０”を書込む（すなわち、消去する）に
は、トランジスタM1の制御ゲート電極GM1に0V
を、他の非選択トランジスタM2，M3の制御ゲー
ト電極GM2，GM3に10Vの中間電位を印加し、
かつ、書込電極８に20Vを印加する。選択された
トランジスタM1のトンネル酸化膜９には、書込
電圧によつて大きな電界が発生し、浮遊ゲート電
極６中の電子がトンネル現象によつて書込電極８
に放出される。その結果、浮遊ゲート電極６は正
に帯電し、デプレシヨン状態となりデータ“０”
が書込まれる。この操作の間、他の非選択のトラ
ンジスタM2，M3においては、制御ゲート電極
GM2，GM3に10Vの中間電位が印加されている
ために、トンネル酸化膜９に電子放出が起きるの
に必要な電界が印加されず、電荷の移動は生じな
い。従つて、任意のメモリ用のトランジスタにデ
ータ“０”を書込むことが可能になる。
次に、読出しについては、従来の縦積みROM
と全く同一の動作が可能である。読内し時に書込
電極８は0Vに保つ。トランジスタM1のデータを
読出すには、ビツト線Ｂを高電位に保ちトランジ
スタQ1の制御ゲート電極GSを高電位に保つて導
通させ、トランジスタM1の制御ゲート電極GM1
を0Vに他のトランジスタM2，M3の制御ゲート
電極GM2，GM2を5Vに保つ。このとき、トラン
ジスタM2，M3はデータ“０”であればデプレシ
ヨン状態であるから導通となり、またデータ
“１”であつても、メモリ機能を有しないチヤネ
ル領域１０が導通し、常に導通状態となる。
と全く同一の動作が可能である。読内し時に書込
電極８は0Vに保つ。トランジスタM1のデータを
読出すには、ビツト線Ｂを高電位に保ちトランジ
スタQ1の制御ゲート電極GSを高電位に保つて導
通させ、トランジスタM1の制御ゲート電極GM1
を0Vに他のトランジスタM2，M3の制御ゲート
電極GM2，GM2を5Vに保つ。このとき、トラン
ジスタM2，M3はデータ“０”であればデプレシ
ヨン状態であるから導通となり、またデータ
“１”であつても、メモリ機能を有しないチヤネ
ル領域１０が導通し、常に導通状態となる。
一方、選択されたトランジスタM1は、データ
“０”であればデプレヨン状態であるから導通し、
データ“１”であればしきい電圧が1Vのエンハ
ンスメント状態であるから非導通となる。こうし
て、選択したトランジスタM1のみの導通又は非
導通を判別できる。
“０”であればデプレヨン状態であるから導通し、
データ“１”であればしきい電圧が1Vのエンハ
ンスメント状態であるから非導通となる。こうし
て、選択したトランジスタM1のみの導通又は非
導通を判別できる。
以上実施例に基づいて、本発明を説明したが、
本発明は上述の実施例に限定されるものではな
い。特に３書込み方法に関し、本実施例では、書
込電極としての多結晶シリコン上のトンネル酸化
膜を通してのトンネル現象を利用したが、シリコ
ン基板上のトンネル酸化膜を利用した書込み、ア
バランシエ或はチヤネル注入等のホツトキヤリヤ
注入書込みも当然利用しうる。
本発明は上述の実施例に限定されるものではな
い。特に３書込み方法に関し、本実施例では、書
込電極としての多結晶シリコン上のトンネル酸化
膜を通してのトンネル現象を利用したが、シリコ
ン基板上のトンネル酸化膜を利用した書込み、ア
バランシエ或はチヤネル注入等のホツトキヤリヤ
注入書込みも当然利用しうる。
以上説明したように本発明のトランジスタは、
ソース・ドレイン間にメモリ機能を有するチヤネ
ル領域と、メモリ機能を有しないチヤネル領域と
を並列に設けることによつて、メモリ用のトラン
ジスタのエンハンスメント状態でのしきい電圧を
浮遊ゲート電極への電子の注入量によらず、メモ
リ機能を有しないチヤネル領域のしきい電圧によ
つて決定できるので、縦積みROM構造の電気的
に書換え可能な不揮発正メモリセルアレイを容易
に構成でき、高集積下下が可能なるという効果が
ある。
ソース・ドレイン間にメモリ機能を有するチヤネ
ル領域と、メモリ機能を有しないチヤネル領域と
を並列に設けることによつて、メモリ用のトラン
ジスタのエンハンスメント状態でのしきい電圧を
浮遊ゲート電極への電子の注入量によらず、メモ
リ機能を有しないチヤネル領域のしきい電圧によ
つて決定できるので、縦積みROM構造の電気的
に書換え可能な不揮発正メモリセルアレイを容易
に構成でき、高集積下下が可能なるという効果が
ある。
第１図は本発明の一実施例の平面図、第２図は
第１図に示すトランジスタのＡ−A′線断面図、
第３図は第１図に示すトランジスタを用いて縦積
みROM構造としたメモリセルアレイの平面図、
第４図は従来のトランジスタの一例の平面図、第
５図は第４図に示すトランジスタを用いたメモリ
セルの回路図、第６図は縦積みROM構造のマス
クROMの回路図で、第７図は第１図に示すトラ
ンジスタの等価回路図である。 １……Ｐ型単結晶シリコン基板、２……ソース
領域、３……ドレイン領域、４……第１のゲート
酸化膜、５……チヤネル領域、６……浮遊ゲート
電極、７……フイールド酸化膜、８……書込電
極、９……トンネル酸化膜、１０……チヤネル領
域、１１……第２のゲート酸化膜、１２……制御
ゲート電極。
第１図に示すトランジスタのＡ−A′線断面図、
第３図は第１図に示すトランジスタを用いて縦積
みROM構造としたメモリセルアレイの平面図、
第４図は従来のトランジスタの一例の平面図、第
５図は第４図に示すトランジスタを用いたメモリ
セルの回路図、第６図は縦積みROM構造のマス
クROMの回路図で、第７図は第１図に示すトラ
ンジスタの等価回路図である。 １……Ｐ型単結晶シリコン基板、２……ソース
領域、３……ドレイン領域、４……第１のゲート
酸化膜、５……チヤネル領域、６……浮遊ゲート
電極、７……フイールド酸化膜、８……書込電
極、９……トンネル酸化膜、１０……チヤネル領
域、１１……第２のゲート酸化膜、１２……制御
ゲート電極。
Claims (1)
- １ 一導電型の半導体基板と、該半導体基板上に
設ける前記半導体基板と逆導電型を有するソース
領域及びドレイン領域と、該ソース領域とドレイ
ン領域との間のチヤネル領域上に設けられたゲー
ト絶縁膜と、前記ソース領域から前記ドレインに
わたつて浮遊ゲート電極に覆われた第１のチヤネ
ル領域と前記ソース領域から前記ドレインにわた
つて浮遊ゲート電極に覆われない第２のチヤネル
領域とを並列に設け前記第１および第２の領域を
含むチヤネル領域全体を覆うように設けられた制
御ゲート電極とを有するトランジスタにおいて、
前記浮遊ゲート電極に覆われておらずメモリ機能
を持たない前記チヤネル領域のしきい電圧が前記
浮遊ゲート電極に覆われたメモリ機能を有する前
記チヤネル領域の低レベル書込後のしきい電圧よ
りも高くかつ高レベル書込後のしきい電圧よりも
低く設定されるように前記浮遊ゲート電極を設け
ることを特徴とするトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196246A JPS6254962A (ja) | 1985-09-04 | 1985-09-04 | トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196246A JPS6254962A (ja) | 1985-09-04 | 1985-09-04 | トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6254962A JPS6254962A (ja) | 1987-03-10 |
| JPH0577189B2 true JPH0577189B2 (ja) | 1993-10-26 |
Family
ID=16354615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196246A Granted JPS6254962A (ja) | 1985-09-04 | 1985-09-04 | トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6254962A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793017B2 (ja) * | 1987-04-24 | 1995-10-09 | 株式会社東芝 | 不揮発性半導体メモリ |
| JPS6421970A (en) * | 1987-07-16 | 1989-01-25 | Nec Corp | Nonvolatile semiconductor memory device |
| JPH0793015B2 (ja) * | 1987-08-21 | 1995-10-09 | 株式会社東芝 | 半導体メモリ |
| JPH01119069A (ja) * | 1987-10-30 | 1989-05-11 | Nec Corp | 不揮発性半導体記憶装置 |
| US5323039A (en) * | 1988-10-21 | 1994-06-21 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory and method of manufacturing the same |
| DE4026409A1 (de) * | 1990-08-21 | 1992-02-27 | Philips Patentverwaltung | Elektrisch programmier- und loeschbarer halbleiterspeicher und verfahren zu seinem betrieb |
| DE4026408A1 (de) * | 1990-08-21 | 1992-02-27 | Philips Patentverwaltung | Elektrisch programmier- und loeschbarer halbleiterspeicher und verfahren zu seinem betrieb |
-
1985
- 1985-09-04 JP JP60196246A patent/JPS6254962A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6254962A (ja) | 1987-03-10 |
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