JPH01119069A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、不揮発性半導体記憶装置に関し、特に三層多
結晶シリコンゲート構造を有し、書込または消去を２つ
の多結晶シリコンゲート間のトンネル電流を用いて行い
、かつ、ＲＯＭを縦積み型にしてセル内部のコンタクト
をなくした構造に関する。

［従来の技術］ 従来、電気的に書込可能な不揮発性ＭＯ５半導体記憶装
置には、ホットキャリア効果によって書込を行う紫外線
消去型ＥＰＲＯＭや、Ｆ　ｏ　ｗ　ｌ　ｅｒ−Ｎｏｒｄ
ｈｅｉｍ）ンネリングを用いて書込消去を行うＦＬＯＴ
ＯＸ型Ｅ２ＦＲＯＭがアル。前者については、１トラン
ジスタ／ビツト構成が普通て、トランジスタがオンした
際に発生するホットキャリアを制御ゲートをバイアスし
て効果的に浮遊ゲートに注入する。この方式の場合には
、ゲート長を短くすればする程、ホットキャリアの発生
効率がよく、またそれに伴い書込電源電圧が下げられる
ので、最近では高集積化に向けて微細化が進んでいる。

また、製品としての用途においても、−度書き込むと消
す必要性のないＯｎｅ　　Ｔｉｍｅ　　ＰＲＯＭ（以下
、ＯＴＰと略す）として使われる機械が多くなり、高価
な窓付セラミックパッケージに■まず、普通のモールド
パッケージに組まれる場合が多い。一方、後者の電気的
消去可能なＥ２ＦＲＯＭにおいては、セルのドレイン端
にあるいは制御ゲートに高バイアス印加することにより
ドレイン−浮遊ゲート間の薄い（８０〜１２０オングス
トローム）トンネル酸化膜を通して書き込み消去を行っ
ている。この型の場合、消去は前者に比へ電気的に可能
でまたパッケージ上の制約もない長所をもっているが、
その反面Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅ　ｉｍ）ンネリン
グを起こすためのトンネル酸化膜厚には下限があり、ま
た信頼性上薄くすることは容易でない。その為、制御ゲ
ート−浮遊゛ゲート、浮遊ゲート−基板、ソース。

トレイン間の各々の容量比を不変にしたままでセルサイ
ズを小さくしていくことは難しく、また非選択セルに対
してはセルドレインへのバイアスをカットするために選
択トランジスタを入れるので、結局２トランジスタ／ビ
ツト構成となり必然的に前者に比ベセル面積が大きく、
前者の約２倍の大きさになっているのが普通である。

最近では、後者型のセルでは高集積化が困難なことから
、前者型のセルに改良を加え、例えば第２Ａ図、第２Ｂ
図に示されているように第３の多結晶シ、リコンゲート
４を、従来型ＥＰＲＯＭセルに付加して、電気的に一括
消去するＥ２ＦＲＯＭが提案されている。この型では、
繰り返し第２Ａ図。

第２Ｂ図において、１は単結晶シリコン基板、２は素子
分離絶縁膜、３は第１ゲート絶縁膜、５は第３ゲート絶
縁膜、６は第１多結晶シリコン層、７は第２ゲート絶縁
膜、８は第２多結晶シリコン層である。特性は従来型Ｅ
２ＦＲＯＭ程良くないが、ＯＴＰ用としては十分な役目
を果たしている。

［発明が解決しようとする問題点コ 上述した従来の不揮発性ＭＯ５半導体記憶装置は、各れ
にせよ、ドレイン端に各ビット独立に、高バイアス印加
が可能なセルアレイにしなければならないので、必然的
に横積み型ＲＯＭになる。

この場合、縦積み型のように１トランジスタのソースま
たはドレインが隣合うトランジスタのドレインまたはソ
ースを兼ねることができないので、各ビット毎にもう一
つ余分に拡散層とコンタクトが必要になりセル面積が大
きくなるという共通の欠点を有している。

また、個別には従来型ＥＰＲＯＭでは、ホットキャリア
効果を起こすために、ある程度基板濃度を高くせねばな
らず、従って非書時の闇値電圧は高く通常２．０〜３．
ＯＶになっている。そのために、読み出し電源電圧を容
易に下げるとかできない欠点がある。一方従来型Ｅ２Ｐ
ＲＯＭについては、書込→消去により閾値電圧は負→正
と変わるので、前者のように読み出し時の電源電圧上の
問題は免れるが、反面デイブレジョンモード状態が動作
範囲内に存在するので、横積み型である以上、非選択時
にはセルがオンしないようにセルトランジスタに直列に
選択トランジスタを入れているのが実状である。従って
この型の場合セル面積の縮小化に対しては前者よりもさ
らに厳しい条件下にある。

［発明の従来技術に対する相違点コ 上述した不揮発性ＭＯ５半導体記憶装置に対し、本発明
は三層多結晶シリコンゲート構造を有し、書込消去の際
の電荷のやりとりを従来のように浮遊ゲート−基板（又
はドレイン）間で行う代わりに、三層のうち二つの多結
晶シリコン層間で多結晶シリコン表面のアスペリティを
利用したＦｏｗｌｅｒ−Ｎｏｒｄｈｅ　ｉｍ）ンネリン
グにより行う方式を採っており、従来の基板上に形成す
るＭＯＳトランジスタは、読み出し専用トランジスタの
役目をしているのが特徴である。

従って上述のＭＯＳ）ランジスタは、書込（消去）動作
を行うための構造上の制約即ち、各ビットのドレイン端
へのバイアス印加をする必要がない為、縦積み型ＲＯＭ
に置き換えることが可能となり、セル面積においても従
来例に比べはるかに小さくできるという独創性を有して
いる。

［問題点を解決するための手段および作用コ本発明の不
揮発性半導体記憶装置は、第１Ａ図に示すように三層多
結晶シリコン構造を有している。即ち浮遊ゲートとなる
第１多結晶シリコン層６と制御ゲートとなる第２多結晶
シリコンＮ８、そして第３多結晶シリコン層４からなっ
ており、書込消去の際の電荷のやりとりは、第１多結晶
シリコン層６と第３多結晶シリコン層４間の熱酸化膜５
を介して行われる。前記酸化膜５は多結晶シリコン層状
に形成されるもので、単結晶シリコン層上の熱酸化膜に
比べ多結晶シリコン上のアスペリティのため、その絶縁
耐圧が低く通常８ＭＶ／ｃｍであり、書込消去時には第
１多結晶シリコンＮ６と第３多結晶シリコン層４間に６
〜７ＭＶ７ｃｍ印加してＦｏｗｌｅｒ−Ｎｏｒｄｈｅ　
ｉｍ）ンネリングを起こさせて使う。

第１Ｂ図は、本発明に係る不揮発性半導体記憶装置の平
面図であり、これから判るように縦積み型ＲＯＭ構造を
とっており第１Ｃ図に示すように、各ビット拡散層９に
コンタクトをとっていない。

また、第一多結晶シリコンＮ６をゲート電極、酸化膜３
をゲート絶縁膜とするＭＯＳ）ランジスタは、本発明の
場合書込状態（浮遊ゲートに電荷がない時）でデイブレ
ジョンモードになり消去状態（浮遊ゲートに電荷がある
時）でエンハンスメントモードになるように基板１の不
純物濃度を制御して設定された閾値電圧をもつようにし
、このトランジスタにより読み出しを行う。

［実施例］ 次に図面に基づいて第１実施例の主要部の製造方法につ
いて述べ、次にその書込動作について説明する。

ま７、従来と同様にＬＯＣＯＳ法により素子領域を形成
し、素子領域上の第１ゲート酸化膜３を約５００オング
ストローム程形成する。その後、第３図に示すように第
３多結晶シリコン層４を化学的気相成長、不純物ドープ
、さらにリソグラフィでパターニングを行う。パターニ
ングの際第１ゲー）１化膜３は若干（〜２００オングス
トローム）エツチングされるが、そのままさらに熱酸化
を行い第３多結晶シリコン層上に熱酸化膜５を約３００
オングストローム形成し、同時に第１ゲート酸化膜３上
も追加酸化され最終的に５００オングストロ一ム程度の
膜厚にする（第４図）。次に、第５図に示すように第１
多結晶シリコン層６を化学的気相成長法により堆積し、
リンをドープしてバターニングした後熱酸化を行い、第
１多結晶シリコン層６上に熱酸化膜７を約４００オング
ストローム形成する。これと同時に周辺の通常トランジ
スタのゲート酸化膜も形成する。

その後第２多結晶シリコン層８を第１，３多結晶シリコ
ン層４，６と同様に形成し、第１多結晶シリコン層６と
第２多結晶シリコンＮ８とが自己整合的になるようバタ
ーニングする。以上でメモリーセル部の三層多結晶シリ
コンゲート構造が形成され、その後ヒ素をイオン注入す
ることにより、ソース・ドレイン拡散層９を形成し、眉
間膜１０を化学的気相成長法により堆積させ、従来と同
様にコンタクトアルミ電極を形成させる。

以上の製造方法により出来上がったセルの各ゲート酸化
膜の容量は、第１Ｂ図に示すようなセルを例にとった場
合、第１ゲート酸化膜３容量を０１、第２ゲート酸化膜
７容量を０２、第３ゲート酸化膜５容量をＣ３、ＣＴ”
ＥＣ１＋Ｃ２＋Ｃ３とすると、また各々の面積をＳｌ、
Ｓ２．Ｓ３とすると、面積比をＳｌ：　Ｓ２：　５３＝
４：　９：　　１とした時に、Ｃ１：　Ｃ２：　Ｃ３＝
１６：　４５：　５となる。

次に書き込み動作について説明する。書込時（浮遊ゲー
トへ電荷を注入する）には、制御ゲートに＋３０Ｖ程度
印加し、第３多結晶シリコンゲートは選択されたライン
だけＧＮＤにし、他はオープン状態にする。さらに、基
板は接地されている。

この時、浮遊ゲート６に印加される電圧は、上述の容量
比からＣ２／ＣＴ〜０．６５となり、約２０ｖ程度にな
る。従って第３ゲート酸化膜５には、凡そ〜　６．７Ｍ
Ｖ／Ｃｍの電界が印加されることになり、Ｆｏｗｌ　ｅ
　ｒ−Ｎｏ　ｒ　ｄｂｅ　ｉｍトンネリングを起こし書
き込みが行われる。その際、第１ゲート酸化膜３にも同
じ２０Ｖが印加されるが、膜厚が５００オングストロー
ムと厚いため、酸化膜には約４ＭＶ／ｃｍ程度の電界し
か印加されずトンネル注入は生しない。また、非選択セ
ルには二つのバイアス状態が存在するが制御ゲート８の
み３０Ｖ印加された場合、第３多結晶シリコンゲート４
はオープン状態なので、トンネル注入は生じない。また
、反対に第３多結晶シリコンゲート４のみＧＮＤに接地
されただけでは書き込みは生じない。以上の動作により
、浮遊ゲートに電子が注入されることで、セルの閾値電
圧は負から正になり、読み出し電源電圧以上にシフトす
る。

逆に消去（浮遊ゲートから電荷を引き抜く）動作の場合
、−括消去の形をとり、制御ゲート及び基板は接地され
、第３多結晶シリコンケート４に例えば２０Ｖ印加する
と、浮遊ゲートの電位ＶはＣ３／ＣＴ〜０．０８である
から ｖ＝１．　６−△ＶＴＭ となり、第３ゲート酸化膜５にかかる電界は、凡そ６（
ｖｌＶ／ｃｍ以上かかりＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ）ンネリングにより電子を引き抜くことができる。こ
の消去動作により再びセルの閾値電圧を正から負にしデ
イブレジョンモードにする。

また、前述の第１実施例とは異なりＥＥＰＲＯＭとして
も使うことができる。すなわち第１実施例と同じ書込動
作を行うことによって浮遊ゲート６に電子を注入した後
、遠紫外線（ＵＶ）照射によってデータを消去すること
も可能である。

第１．第２実施例では各れも電子を浮遊ゲート６に注入
する例について述べたが負の書込電源電圧が使える場合
には第１実施例と同じように制御ゲート及び第３多結晶
シリコンゲート４に印加して正孔を注入することにより
プログラミングできる。その際読み出しトランジスタの
初期量値電圧は正でエンハンスメントモードにする。

［発明の効果］ 以上説明したように本発明は、三層多結晶シリコンゲー
ト構造を用い、書込または消去をそのうち２つの多結晶
シリコンゲート間のトンネル電流を用いて行い、通常の
浮遊ゲートをゲート電極とする基板状に形成されるＭＯ
Ｓ）ランジスタは、読み出し専用とすることにより、従
来のように前記ＭＯ９）ランジスタのトレインのドレイ
ンに各ビット独立にバイアス印加する必要がなくなった
為、よりセル面積を縮小化できる縦積み型ＲＯＭにする
ことが可能となる。云うまでもなく、第３ゲート酸化膜
５は、従来のトンネル酸化膜に比べ疲労が速く、繰り返
し特性は従来Ｅ２ＦＲＯＭより劣るが、特に○ＴＰ等の
用途に対しては、セル面積もＭａｓｋ　　ＲＯＭ並にな
り、また読み出し電源電圧に対しても容易に低電源化で
きる大きなメリットを持っている。

【図面の簡単な説明】

第１Ａ図は本発明に係る不揮発性半導体記憶装置の断面
図、第１Ｂ図は第１Ａ図に示した記憶装置の平面図、第
１Ｃ図は第１Ｂ図のＢ−Ｂ’断面図、第２Ａ図は従来例
の断面図、第２Ｂ図は従来例の平面図、第３図〜第５図
は第１実施例の製造工程をそれぞれ示す平面図、第６図
は不揮発性半導体記憶装置の回路図である。 １・・・・・・・単結晶シリコン基板、２・・・・・・
・素子分離絶縁膜、 ３・・・・・・・第１ゲート絶縁膜、 ４・・・・・・・第３多結晶シリコン層、５・・・・・
・・第３ゲート絶縁膜、 ６・・・・・・・第１多結晶シリコン層、７・・・・・
・・第２ゲート絶縁膜、 ８・・・・・・・第２多結晶シリコン層（制御ゲート）
、 ９・・・・・・・Ｎ型拡散層、 １０・・・・・・層間絶縁膜、 １１・・・・・・Ｎ型拡散層（ソース）。 第２Ｂ図

Claims (1)

【特許請求の範囲】
1. 　第１導電型半導体基板に選択的に形成された第２導電
   型不純物領域からなるソース及びドレイン領域と、第１
   ゲート絶縁膜と、素子分離絶縁膜上に第２導電型の第３
   多結晶シリコン層及び前記第３多結晶シリコン層を被覆
   する前記第１ゲート絶縁膜よりも薄い膜厚の第３ゲート
   絶縁膜と前記第１ゲート絶縁膜と第３ゲート絶縁膜とを
   被膜するように形成された第２導電型の浮遊ゲート第１
   多結晶シリコン層及び前記第１多結晶シリコン層を被覆
   する第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形
   成された第２導電型の制御ゲート第２多結晶シリコン層
   を含むことを特徴とする不揮発性半導体記憶装置。