JPS62229982A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体記憶装置に関し、特に浮遊ゲート、イレ
ーズゲートを有するＦＥ２　ＦＲＯＭに係わる。

（従来の技術） 周知の如く、最近開発されている ＦＥ２ＰＲＯＭ　（Ｆｌａｓｈ　　Ｅｌｅｃｔｒｉｃｃ
ａｌＥ　ｒａｓａｂｌｅ　Ｐ　ｒｏｇｒａｍｍａｂｌｅ
　Ｒｅａｄ　Ｏｎｌｙ　Ｍｃａ＋ｏｒｙ　）は従来の紫
外線消去型ＥＦＲＯＭに代り、電気的に全ビット同時消
去する機能を備えている。従来、ＦＥ２　ＰＲＯＭとし
ては、例えば第５図に示すものが知られている。なお、
同図は前記 ＦＥ２　ＦＲＯＭの１つセルを幅方向から見た図である
。

図中の１は、例えばＰ型のシリコン基板である。

この基板１の表面には、フィールド酸化膜２が設けられ
ている。このフィールド酸化膜２で囲まれた前記基板１
の表面には、Ｎ十型のソース・ドレイン領域（夫々図示
せず）が形成されている。前記基板１上には第１のゲー
ト酸化膜３を介して多結晶シリコンからなる浮遊ゲート
４が形成され、更にこの浮遊ゲート４上には第２のゲー
ト酸化膜５を介して多結晶シリコンからなる制御ゲート
６が形成されている。また、前記フィールド酸化膜２上
には、多結晶シリコンからなるイレーズゲート７がその
端部を前記浮遊ゲート４と薄い層間絶縁膜８を介して接
するように形成されている。ところで、従来のＥＰＲＯ
Ｍにおいてはプログラムにより浮遊ゲートに注入された
エレクトロンは紫外線の照射により消去していたが、上
記構造のＦＥ２　ＦＲＯＭではイレーズゲート７に高電
圧を印加することにより発生する電界で浮遊ゲートに蓄
積されたエレクトロンを強制的に放出する。

しかしながら、上記構造のＦＥ２　ＦＲＯＭによれば、
電気的消去は紫外線消去と異なり一方的な電界により強
制的に消去するため、エレクトロンが過剰に放出され、
浮遊ゲート４中に逆にプラスの電荷が残ってしまう。そ
の結果、実質上ゲートに電圧がかかったことと等価にな
るため、電荷の量によってはしきい値を越えてデプレッ
ション型のトランジスタとなり、正常な読みだしが出来
なくなる。こうしたことから、それを回避するために現
状ではチャネル長方向にオフセット領域を設け、浮遊ゲ
ート下がデプレッション型のトランジスタになっても一
定のしきい値を保持するようにしである。

第６図は、現状のＦＥ２　ＦＲＯＭを長さ方向に見た断
面図である。図中の１１は、Ｐ型のシリコン基板である
。このシリコン基板１１の表面には、Ｎ＋型のソース・
ドレイン領域１２．１３が互いに離間して設けられてい
る。また、同基板１１の表面の例えばソース領域１２側
には、オフセット領域１４が形成されている。このオフ
セット領域１５は、ボロンなどのドナータイプの不純物
がインプラされることにより形成され、これにより一定
のしきい値電圧が保持できるようになっている。

前記基板１１上には第１のゲート酸化膜１５を介して多
結晶シリコンからなる浮遊ゲート１６が形成されている
。この浮遊ゲート１６上には、第２のゲート酸化膜１７
を介して多結晶シリコンからなる制御ゲート１８が形成
されている。ここで、制御ゲート１８の一部は前記オフ
セット領域１４上にまで延出している。しかしながら、
こうした構造のＦＥ２　ＦＲＯＭによれば、オフセット
領域１４を必要とすることからソース・ドレイン領域１
２．１３の間隔が長くなり、書込み特性が低下するとい
う問題点を有する。

（発明が解決しようとする問題点） 本発明は上記事情に鑑みてなされたもので、電気的消去
というＦＥ２　ＰＲＯＭの基本的特性を維持しつつ、従
来のＥＰＲＭと同様安定した書込み特性を得ることがで
きる半導体記憶装置を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段と作用）本発明は、書込
み専用セルと読み出し専用セルを夫々分離した状態で有
するもので、書込み用セルには従来のＥＰＲＯＭ型セル
構造を用いて書込み特性を向上させ、読み出し専用セル
にはしきい値保持のためのオフセット領域を有したセル
構造を用いて過剰消去によるデプレッション化に備えた
ものである。つまり、両者の浮遊ゲートは互いに電気的
に接続して共通とし、またイレーズゲートは従来のＦＥ
２　ＦＲＯＭと同様の方式で形成し消去を行なうので、
消去特性、読み出し特性を従来のＦＥ２　ＦＲＯＭと同
様のレベルで維持でき、書込み特性もＥＦＲＯＭと同様
に安定させることができる。

（実施例〕 以下、本発明の一実施例を第１図〜第４図を参照して説
明する。ここで、第１図は本発明に係るＦＥ２　ＦＲＯ
Ｍの平面図、第２図は第１図の×ａ−Ｘ、線に沿う断面
図、第３図は　エイ線に沿う断面図、第１図は第１図の
　Ｚ−７線に沿う断面図である。

図中の２１は、表面に素子分離用酸化膜としてのフィー
ルド酸化膜２２を有するＰ型のシリコン基板である。前
記フィールド酸化膜２２上には、消去時に高電圧が印加
される多結晶シリコンからなるイレーズゲート２３が設
けられている。このイレーズゲート２３により前記基板
２１が、書込み専用の第１のトランジスタ領域Ａと読み
出し専用の第２のトランジスタ領域Ｂとに分けられる。

前記領域Ａの前記基板２１の表面にはＮ中型のソース・
ドレイン領域２４．２５が形成され、領域Ｂの前記基板
２１表面にはＮ中型のソースφドレイン領域２６．２７
が形成されるとともに該ソース領域２７側にオフセット
領域（点線領域）２８が形成されている。ここで、前記
オフセット領域２８は、ボロンなどのドナータイプの不
純物をインプラすることにより形成される。前記領域Ａ
１Ｂの前記基板２１上には、夫々互いに電気的に接続さ
れた多結晶シリコンからなる第１・第２の浮遊ゲート２
９ａ、２９ｂが第１のゲート酸化膜３０を介して一体的
に形成されている。なお、前記イレーズゲート２３の端
部は、夫々前記第１・第２の浮遊ゲート２９ａ、２９ｂ
と薄い層間絶縁膜３１を介して接触している。前記第１
・第２の浮遊ゲート２９ａ、２９ｂ上には、多結晶シリ
コンからなる制御ゲート３３が第２の酸化膜３４を介し
て形成されている。

上述した構造のＦＥ２　ＦＲＯＭによれば、次に示す効
果を有する。

■トランジスタ領域Ａ、Ｂ間のフィールド酸化膜２２上
でかつ第１・第２の浮遊ゲート２９ａ１２９ｂに近接し
た位置にイレーズゲート２３が形成されているため、消
去は従来のＦＥ２　ＦＲＯＭと同様、イレーズゲート２
３に高電圧を印加することで可能となる。

■領域Ｂのシリコン基板２１の表面のソース領域２６側
にオフセット領域２８が形成されているため、過剰消去
が生じてもデプレッション型になることを回避できる。

■領域Ａの基板２１表面にはオフセット領域２８が存在
しないため、第４図に示す如くソース・ドレイン領域２
４．２５同志の間隔を第１の浮遊ゲート２９ａの幅まで
近付けることができる。

従って、書込み特性は従来のＥＦＲＯＭと同程度のもの
を得ることができる。

■第１・第２の浮遊ゲー）２９ａ、２９ｂは夫々電気的
に接続されているため、領域Ｂの第２のトランジスタで
は書込み後の読み出しも従来通り可能となる。

■領域Ａの第１のトランジスタのチャネルには自由に不
純物をインプラして書込み特性の最適化がる。また、読
み出しは第にのト、ランジスタで行なうのでそれに伴う
スピードめ、讐乍もない。

［発明の効果］ 以上詳述した如く本発明によれば、電気的消去というＦ
Ｅ２　ＦＲＯＭの基本的特性を維持しつつ、従来のＥＦ
ＲＯＭと同様安定した書込み特性を得ることができる信
頼性の高い半導体記憶装置を提供できる。

【図面の簡単な説明】

第１図は本発明に係るＦＥ２　ＦＲＯＭの平面図、第２
図は第１図の　メーＸ　線に沿う断面図、第３図は第１
図の　’ｆ−Ｙ　線に沿う断面図、第４図は第１図の　
ど−７ｌ゛線に沿う断面図、第５図及び第６図夫々従来
のＦＥ２　ＦＲＯＭの断面図である。 １・・・Ｐ型のシリコン基板、２２・・・フィールド酸
化膜、２３・・・イレーズゲート、２４．２６・・・ソ
ース領域、２５．２７・・・ドレイン領域、２８・・・
オフセット領域、２９ａ、２９ｂ・・・浮遊ゲート、３
０゜３４・・・ゲート酸化膜、３１・・・層間絶縁膜、
３３・・・制御ゲート。 出願人代理人　弁理士　鈴江武彦 Ｂ　　　　　　　　　　　　　　Ａ 第１図 第２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. 半導体基板上に第１の浮遊ゲート、第１の制御ゲートを
   夫々第１の絶縁膜を介して形成してなる書込み用トラン
   ジスタと、前記半導体基板上に上記第１の浮遊ゲートと
   電気的に接続する第２の浮遊ゲート、第２の制御ゲート
   を夫々第２の絶縁膜を介しかつ前記第２の制御ゲートの
   一部が前記基板上に第３の絶縁膜を介して形成してなる
   読み出し用トランジスタとを具備し、高電圧が印加され
   るイレーズゲートが上記両トランジスタを分離する素子
   分離用絶縁膜上でしかも前記第１、第２の浮遊ゲートと
   は層間絶縁膜を介して接して形成されていることを特徴
   とする半導体記憶装置。