JPH0536986A - 不揮発性分割ゲートｅｐｒｏｍ記憶セル及びこのセルを得るための自己整合フイールド絶縁法 - Google Patents

不揮発性分割ゲートｅｐｒｏｍ記憶セル及びこのセルを得るための自己整合フイールド絶縁法

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JPH0536986A
JPH0536986A JP2405095A JP40509590A JPH0536986A JP H0536986 A JPH0536986 A JP H0536986A JP 2405095 A JP2405095 A JP 2405095A JP 40509590 A JP40509590 A JP 40509590A JP H0536986 A JPH0536986 A JP H0536986A
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Abstract

(57)【要約】 （修正有） 【目的】不揮発性分割ゲートＥＰＲＯＭ記憶セル及びこ
のセルを得るための自己整合フィールド絶縁法。 【構成】チャネル域７，８により分離されたソース拡散
層１１及びドレイン拡散層１２を有する基板２０、第１
のポリシリコン片４から形成され、チャネル域８の第１
の部分及び第２のポリシリコン片１０から形成された制
御ゲート１０上に重ね形成されたフローティングゲート
４、このフローティングゲート４とチャネル域８の上記
第１の部分との間にセルゲート酸化物３、制御ゲート１
０とチャネル域７の第２の部分にトランジスタゲート酸
化物９’、フローティングゲート４と制御ゲート１０の
間に補極酸化物９及び誘電体充填物１４の層を有する不
揮発性分割ゲートＥＰＲＯＭ記憶セル。ポリシリコン層
４，１０，１５及び酸化物層３，９，９’の自己整合エ
ッチングの可能な製造法により、相互に自己整合された
ソース１１及びドレイン１２の拡散層に、更に第１の酸
化物１にも整合されたフローティングゲート４及び制御
ゲート１０が製造される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、不揮発性分割ゲートＥ
ＰＲＯＭ記憶セル及びこのセルを得るための自己整合フ
ィールド絶縁法に関するものである。
【０００２】
【従来の技術】不揮発性の分割 (スプリット) ゲートＥ
ＰＲＯＭ記憶セルは公知でありまた公用されてもいる。
このセルにおいてはフローティングゲートはセルのチャ
ネルの全体 (全長) におよび形成されてはおらず、チャ
ネルの１部分 (第１の部分) のみをおおうようにして実
際の記憶セルが製造されている。チャネルの第２の部分
は、制御ゲートにより直接的に制御されるようになって
おり、従って制御ゲートが、セル自体に一連の小型トラ
ンジスタを形成することになる。
【０００３】分割ゲート記憶セルを使用することから得
られる第１の利点は、このセル構造についての問題点
が、ドレインが高電圧でバイアスされ、制御ゲートが接
地された場合、フローティングゲートとドレインの間の
容量結合 (「ドレインターンオン」として知られる問
題) に起因してフローティングゲート電圧 (とその結果
のチャネルへの通電) が部分的上昇を起すということに
要約されるという事実に関係している。事実、分割ゲー
トセルにおいては、フローティングゲート及びドレイン
間の容量結合が大きな場合であっても、セル自体にトラ
ンジスタが一連 (直列) に存在するためチャネルの開路
は完全に予防されるのである。
【０００４】この記憶セルを利用することから得られる
第２の利点は、このセルが非対称構造であるため、ふた
つの拡散層の一方 (ドレインとして知られる拡散層、即
ちフローティングゲートに面する方の拡散層) のみから
プログラミングを開始し得るということにある。ソース
側からセルの読み取りを行う (即ち、書き込みが不可能
な側の拡散層電圧を接地電圧を超えて上げる) ことによ
り、いわゆる「ソフトライティング」問題、即ちセルの
読み取り時におけるその遅くて不都合なプログラミング
の問題を完全に解消することが可能である。
【０００５】この利点のあるため、セル自体の読み取り
時にビットライン拡散層を分極させる電圧を、典型的に
利用される値 (約１ボルト) に関し、上げることが可能
となり、従ってセルの読み取り電流の増量化及びビット
ライン自体の容量の減少化を共に実現し得る。この分割
ゲートＥＰＲＯＭ記憶セルには種々のものが文献により
知られている。
【０００６】それらの１例が米国特許第４,３２８,５６
５号に開示されているが、このセルは非自己整合構造の
ものであって、重ね形成されるフローティングゲート及
び制御ゲートの形成を行う前にソース拡散層及びドレイ
ン拡散層が埋設形成 (インプラント) されて製造される
ものである。
【０００７】従って、ドレイン拡散層をフローティング
ゲートに結合させる (即ち、前者を後者に充分に重ね形
成する) には、フローティングゲート自体とドレイン拡
散層に大きな重なり合い部を維持することが必要であ
り、このためそれらの間に大きくかつ非常に変動し易い
容量結合が生じることになる。これは、セルのプログラ
ミング時に、フローティングゲートに伝わる電圧の値が
広範囲の変動を起すという形で現れ、また書き込みの後
には、その値の予測が非常に困難なしきい値のはね上り
及び製造時の不整合の原因ともなる。
【０００８】このセルについての第２の問題点は、ゲー
ト及び補極の酸化層の形成に先行して拡散層の埋設形成
が行われることと関係している。この場合には、拡散層
が酸化工程で行われる全ての熱処理の影響を受けること
になり、その結果それらの拡散層は必要以上に深くまた
必要以上の程度に拡散されることになる。これは、密度
を一層増大させるということによりその特徴を有する新
世代の製造法を開発するという今日の傾向に逆行するも
のである。
【０００９】更に他の問題点は、制御ゲートがゲート及
びドレイン拡散層をおおって形成され、これら拡散層と
この制御ゲートの間の絶縁には熱形成酸化物の薄い層が
あるに過ぎないということに関連している。即ち、ワー
ドライン容量を上げると、これに従ってアクセス速度が
減速されるのである。この種記憶セルの他の例が、米国
特許第４,６３９,８９３号に開示されている。
【００１０】このセルにおいては、ドレイン拡散層がフ
ローティングゲートに自己整合されている。ソース及び
ドレイン埋設がフローティングゲートの形成の後に行わ
れ、ドレイン上でこの拡散層はフローティングゲートに
自己整合されるのである。従って、フローティングゲー
トのドレインとの容量結合には、不整合の問題はなくな
る。
【００１１】しかし、ソースとドレイン間の距離が、フ
ローティングゲートを規定するマスクとソース及びドレ
イン埋設に用いられるマスクの間に不整合があると、そ
の影響を受けることになる。先に記述したセル例の場合
と同様に、この第２のセル例の場合にも、制御ゲートは
ソース及びドレイン拡散層を完全におおっており、これ
らの拡散層とこの制御ゲートの間の絶縁には、ゲート酸
化物及び補極(interpoly) 酸化物の形成と同時に熱形成
された酸化物の薄い層があるに過ぎない。
【００１２】このセルの構造につき、最も重大な問題点
は、正にこの酸化工程に関連している。ワードラインの
容量を下げる (従ってアクセル速度を上げる) には、上
記の薄い酸化物の層を可能な限り厚くすることが事実必
要なのであるが、そうすることは他のふたつの酸化物層
を高品質のものとすることと相容れない。これらの酸化
物層の厚みに適宜の差をもたせるためには、酸化を低温
で行うことが実際には必要なのであるが、そのようにし
て得られる酸化物は高品質のものとはなり得ない。
【００１３】
【発明が解決しようとする課題】上述した技術の現状に
かんがみ、本発明の主要な目的は、上に指摘した欠点、
問題点のない分割ゲートＥＰＲＯＭ記憶セルを完成提供
することである。本発明の他の目的は、上記の記憶セル
を製造するための製造法を完成提供することである。
【００１４】
【課題を解決するための手段の概要及び作用効果】本発
明によれば、チャネル域により分離されたソース拡散層
及びドレイン拡散層を有する基板、第１のポリシリコン
片から形成され、チャネル域の第１の部分及び第２のポ
リシリコン片から形成された制御ゲート上に重ね形成さ
れたフローティングゲート、このフローティングゲート
とチャネル域の第１の部分との間にセルゲート酸化物、
制御ゲートとチャネル域の第２の部分にトランジスタゲ
ート酸化物、フローティングゲートと制御ゲートの間に
補極酸化物及び誘電体充填物の層を有するものであっ
て、フローティングゲートがドレイン拡散層と整合され
ておりまた制御ゲートがフローティングゲートとソース
拡散層及びドレイン拡散層とに整合されていることを特
徴とする不揮発性分割ゲートＥＰＲＯＭ記憶セルを提供
することにより、上記の本発明の主要な目的は達成され
る。
【００１５】また、本発明によれば、半導体基板上にフ
ィールド及び作動域の平行な絶縁片を形成しまたセルチ
ャネル埋設を行う工程、セルゲート酸化物の成長、第１
のポリシリコン層の配置及びドーピングを行い、フィー
ルドの絶縁片に直交する第１の片群にこれらの酸化物及
びポリシリコン層を形成する工程、トランジスタのトラ
ンジスタゲート酸化物及び補極酸化物の成長及び第２の
ポリシリコン層の配置及びドーピングを行う工程、第１
のポリシリコン層の片群に平行にかつ部分的にそれらに
重ね形成して第２のポリシリコン層を第２の片群に形成
する工程、第２のポリシリコン層、トランジスタゲート
酸化物、補極酸化物、第１のポリシリコン層及びセルゲ
ート酸化物から成る多層体に、フィールドの絶縁酸化物
にいたるまで整合エッチングを行い、次いでフィールド
の酸化物のエッチングを行って基板片を露出させる工
程、露出させた基板片にソース及びドレインの埋設形成
を行い、次いで多層体の横方向の酸化物密封を行う工程
及び隣接セル間の空間部に厚い誘電体層を充填形成する
工程から成ることを特徴とする不揮発性分割ゲートＥＰ
ＲＯＭ記憶セルの製造方法を提供することにより、上記
の本発明の他の目的は達成される。
【００１６】上記の本発明の構成により得られるＥＰＲ
ＯＭ記憶セルにおいては、ドレイン拡散層は、相互に自
己整合された (self-aligned) フローティングゲート及
び制御ゲートに自己整合されており、またソース拡散層
は制御ゲートに自己整合されていて、更に、ソース拡散
層とドレイン拡散層の間の距離は制御ゲートを規定する
マスクの幅により決定され、従ってマスク同志間の不整
合により影響を受けることはない、これに加えて、ソー
ス及びドレインは、ゲート酸化物の形成及び補極酸化物
の形成のための酸化熱処理に付されることが無いため、
それらの接合点がはなはだしく拡散されることは無くな
る。
【００１７】更に、この記憶セルにおいては、厚い誘電
体層が設けられるので、制御ゲート及びフローティング
ゲートを形成するポリシリコン又はケイ化物層片群(str
ips)に直交する第３の一連のポリシリコン又はケイ化物
層片群により形成されるワードラインを非常に高位置に
まで設けることが出来、従って酸化を三重に行う問題及
びゲート拡散層とソース及びドレイン拡散層の間の大き
な結合容量の問題も回避される。
【００１８】更に、フィールドの絶縁が制御ゲートに自
己整合 (self-alignment) されているために、セル対そ
れぞれにドレイン接点を設ける必要のない、いわゆる
「テーブルクロス」パターンを有する周期的構造のマト
リックスにセルを詰込む (パックする) ことが可能とな
る。本発明の構成特徴及び作用効果は、本発明の範囲を
限定する意味ではなしに添付図面に例示される本発明の
実施例につき以下に行う記述から一層明らかとなるであ
ろう。
【００１９】
【実施例】図１を参照すると、各セル３０は、本質的に
ｎ+ 型のソース１１の拡散層及びドレイン１２の拡散層
の設けられた半導体基板２０から成り、これらの拡散層
の間に、好ましくは相異なるドーピングにより形成され
た隣接部分７及び８から成るチャネルが形成されてい
る。これらのチャネルの部分７及び８に積重ね構成でセ
ルゲート酸化物３及びトランジスタ酸化物9'が配されて
いる。セルゲート酸化物３上には、積重ね構成でフロー
ティングゲート４を形成する (図面用紙の面に直交す
る) 第１のポリシリコン片(strip) が配されていて、更
にその上にトランジスタ酸化物9'と同様な補極酸化物９
が重ね形成されている。ふたつの酸化物層９及び9'の上
に、制御ゲート１０を形成する第２のポリシリコン片が
更に設けられている。図示のように、フローティングゲ
ート４は、ドレイン拡散層１２に整合(align) されてお
り、また制御ゲート１０は、フローティングゲート４の
一縁部とソース拡散層１１及びドレイン拡散層１２とに
整合されている。
【００２０】隣接２個のセルの間の空間部の密封のため
に誘電体１４が用いられており、更にセル間の接続ワー
ドラインを形成するポリシリコン又はケイ化物片(stri
p) １５がゲート酸化物片４及び１０に直交状におよぶ
ように設けられている。図２ないし図２８に示されるよ
うに、図１に示したセル３０対を製造するための本発明
による製造法において、第１の工程は、フィールド１及
び作動域２の平行な絶縁片群 (strips) をシリコン基板
２０上に形成することから成る (図２ないし図４) 。こ
の工程の際に、しきい値電圧を規定するため必要な、セ
ルの (図１ないし図４) 。この工程の際に、しきい値電
圧を規定するため必要な、セルの(図１における部分７
及び８から成る) チャネル埋設 (インプラント) も形成
される。
【００２１】図５ないし図７を参照すると、次にセルゲ
ート酸化物３の成長及びこれに続くポリシリコン層４の
配設 (deposition) が行われる。ポリシリコン層４は、
従来技術により導電性とされる (ドーピングされる) 。
次に、図８ないし図１０に示されるように、セルゲート
酸化物３及びポリシリコン層４の２層はフィールド酸化
物片群 (strips) １に直交する片群 (strips)に形成さ
れる。ポリシリコン層４及びセルゲート酸化物３のエッ
チングを行った後、必要に応じ、トランジスタチャネル
(図１の部分７) の埋設を行うことが可能であるが、そ
の目的はセルと直列のトランジスタのしきい値を規定す
るためである。この方法によれば、図１に示されるよう
に、制御ゲート１０により直接制御される、チャネル域
の部分７のチャネル形成ドーピングを、フローティング
ゲート４の下方のチャネル域の部分８のドーピングとは
異なったものとすることが出来る。
【００２２】次に、図１１ないし図１３に示されるよう
に、トランジスタ酸化物9'と補極 (interpoly)酸化物９
の成長が行われ、それらの上に、制御ゲートを形成する
第２のポリシリコン層１０が形成され導電性とされる。
図１４ないし図１７には、先ず第２のポリシリコン層１
０が、第１のポリシリコン４片群に平行かつそれらの上
に１部重なった片群 (strips) の形で形成されることが
示されている。次いで、第１及び第２のポリシリコン層
４及び１０、補極酸化物９並びにゲート酸化物9'及び３
により形成された多層体に、相互に平行でフィールド酸
化物１及び作動域２に関する片群に直交する片群に従っ
てエッチングが行われる。次に、フィールド酸化物１の
エッチングが行われ、すると、ソース１１とドレイン１
２に横並び (side-by-side) の露出部分が形成され、こ
れらの部分により、制御ゲート１０とフローティングゲ
ート４とに整合されたビットラインが形成される。第１
のポリシリコン層４のエッチングの際に、セルが非対称
構造であるため (図１５) 、シリコン基板２０のソース
域に小さなくぼみ部３０が形成される。
【００２３】図１８ないし２１においては、ソース１１
及びドレイン１２の域にｎ+ の埋設(インプラント) が
行われ、これに続いて酸化物１３による多層体 (３,
４, ９及び１０) の横方向の密封が行われる。図２２な
いし図２５においては、平坦化 (planarisation)、即ち
セル３０及び３０間の空間部への誘電体の充填が行われ
る。典型的に、この平坦化は、酸化物の層を、次に表面
を平らにする目的で用いられるスピン−オン−グラス(s
pin-on-glass) と称される物質 (又は樹脂) の層を形成
(deposit) することにより行われる。
【００２４】平坦化は、更に第２のポリシリコン層１０
をおおう誘電体１４及び酸化物１３の部分を除去するこ
とにより完成されるが、この除去によりポリシリコン層
１０の表面の酸化物による被覆は除かれ、それへの接続
が可能となる。図２６ないし図２９に示されるように、
ワードラインを形成する、ポリシリケート又はケイ化物
により代表される導電体の、導電体層１５が次に形成さ
れる。
【００２５】更に、図３０ないし図３３においては、フ
ィールド酸化物１上に重ね形成する横方向のフィンを備
えたセルを得るために、作動域２片群に平行であるがそ
れらよりも広幅の片群 (strips) に従い、 (３, ４,
９, １０及び１５より成る) 多層体に、フィールド酸化
物１におよぶまで自己整合されたエッチングを行う (図
３２)。この方法により、一方のセルのフィンを隣接他
方のそれらから分離させることが出来る。
【００２６】標準的な製造法において行われる工程、特
に密封のための再酸化、中間誘電体の形成 (depositio
n) 、接点の開放または開通(opening) 及び金属被覆(me
tallisation)等の工程については説明を省略する。
【図面の簡単な説明】
【図１】本発明によるセルの１対を示す垂直方向断面図
である。
【図２ないし図４】図１のセル対の製造法における最初
の工程を示す、それぞれ平面図、図２のＡ−Ａ線矢視断
面図及び図２のＢ−Ｂ線矢視断面図である。
【図５ないし図３３】上記最初の工程に続く諸工程の説
明のための、それぞれ図２ないし図４と同様な平面図及
び断面図である。
【符号の説明】
１ フィールド又はフィールド酸化物 (層) ２ 作動域 ３ セルゲート酸化物 (層) ４ フローティングゲート又は第１のポリシリコン層
(片) ７，８ チャネル域又はその (隣接) 部分 (７ トラン
ジスタチャネル埋設、８ セルチャネル) ９ 補極 (interpoly)酸化物 (層) ９' トランジスタゲート酸化物 (層) １０ 制御ゲート又は第２のポリシリコン層 (片) １１ ソース又はソース拡散層 １２ ドレイン又はドレイン拡散層 １３ 酸化物又は酸化物密封 １４ 誘電体充電物又は誘電体 (層) １５ 導電体片又は導電体 (層) ２０ (シリコン) 基板

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 チャネル域 (７，８) により分離された
    ソース拡散層 (１１) 及びドレイン拡散層 (１２) を有
    する基板 (２０) 、第１のポリシリコン片 (４) から形
    成され、チャネル域 (８) の第１の部分及び第２のポリ
    シリコン片(１０) から形成された制御ゲート (１０)
    上に重ね形成されたフローティングゲート (４) 、この
    フローティングゲート(４) とチャネル域 (８) の上記
    第１の部分との間にセルゲート酸化物 (３) 、制御ゲー
    ト (１０) とチャネル域 (７)の第２の部分にトランジ
    スタゲート酸化物 (９')、フローティングゲート (４)
    と制御ゲート (１０) の間に補極酸化物 (９) 及び誘電
    体充填物 (１４) の層を有する不揮発性分割ゲートＥＰ
    ＲＯＭ記憶セルであって、上記フローティングゲート
    (４) がドレイン拡散層 (１２) と整合されておりまた
    上記制御ゲート (１０) がフローティングゲート (４)
    とソース拡散層 (１２) 及びドレイン拡散層(１１) と
    に整合されていることを特徴とする記憶セル。
  2. 【請求項２】 フローティングゲート (４) と制御ゲー
    ト(１０) にフィールド酸化物 (１) が整合されてお
    り、このフィールド酸化物 (１) の幅が第２のポリシリ
    コン片 (１０) に決められていることを特徴とする請求
    項１の記憶セル。
  3. 【請求項３】 フローティングゲート (４) が、制御ゲ
    ート (１０) との容量結合を増大させるため、フィール
    ド酸化物 (１) に重ね形成された横方向のフィンを有す
    ることを特徴とする請求項１の記憶セル。
  4. 【請求項４】 隣接セルとの電気接続のため、第２のポ
    リシリコン片 (１０) に接触状態で重ね形成された導電
    体片 (１５) を更に有し、この導電体片 (１５) が、ソ
    ース拡散層 (１１) 及びドレイン拡散層 (１２) との容
    量結合を減少させるためこれらの拡散層 (１１, １２)
    から上記誘電体充填物(１４) の層により分離されてい
    ることを特徴とする請求項１記載の記憶セル。
  5. 【請求項５】 請求項１ないし４の記憶セルを製造する
    ための方法であって、半導体基板 (２０) 上にフィール
    ド (１) 及び作動域 (２) の平行な絶縁片を形成しまた
    セルチャネル埋設を行う工程、セルゲート酸化物 (３)
    の成長、第１のポリシリコン層 (４) の配置及びドーピ
    ングを行い、フィールド (１) の絶縁片に直交する第１
    の片群にこれらの酸化物 (３) 及びポリシリコン層
    (４) を形成する工程、トランジスタのトランジスタゲ
    ート酸化物 (９')及び補極酸化物 (９) の成長及び第２
    のポリシリコン層 (１０) の配置及びドーピングを行う
    工程、第１のポリシリコン層 (４) の片群に平行かつ部
    分的にそれらに重ね形成して上記第２のポリシリコン層
    (１０) を第２の片群に形成する工程、第２のポリシリ
    コン層 (１０) 、トランジスタゲート酸化物 (９')、補
    極酸化物 (９) 、第１のポリシリコン層 (４) 及びセル
    ゲート酸化物 (３) から成る多層体に、フィールド
    (１) の絶縁酸化物にいたるまで整合エッチングを行
    い、次いでフィールド(１) の酸化物のエッチングを行
    って基板 (２０) 片を露出させる工程、露出させた基板
    (２０) 片にソース (１１) 及びドレイン (１２) の埋
    設形成を行い、次いで多層体の横方向の酸化物密封 (１
    ３) を行う工程及び隣接セル間の空間部に厚い誘電体層
    (１４) を充填形成する工程から成ることを特徴とする
    記憶セルの製造法。
  6. 【請求項６】 第１のポリシリコン層 (４) の形成工程
    の後に、セルチャネル (８) のものとは異なるドーピン
    グプロフィールを得るため、トランジスタチャネル埋設
    (７) を形成する工程を実施することを特徴とする請求
    項５の記憶セルの製造法。
  7. 【請求項７】 誘電体層 (１４) の充填形成の工程の後
    に、誘電体層 (１４) 及び第２のポリシリコン層 (１
    ０)の被覆する酸化物密封 (１３) の部分的除去を行
    い、第２のポリシリコン層 (１０) 片群を露出させる工
    程、ワードラインを形成するための導電体層 (１５) を
    形成する工程及びフィールド (１) の酸化物に横方向の
    フィンを有するセルを得るため、作動域 (２) 片群と平
    行でかつそれらよりも広幅の片群に従って、多層体
    (３, ４, ９, ９',１０, １５) をフィールド (１) の
    酸化物にいたるまで形成し、後に所要露出を行う工程を
    実施することを特徴とする請求項５の記憶セルの製造
    法。
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